JP3602079B2 - スイッチング電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源回路に関し、特にアクティブクランプ方式と同期整流回路とを組み合わせたスイッチング電源回路に関する。
【０００２】
【従来の技術】
図９はアクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【０００３】
図９に示すように、従来のスイッチング電源は、メイントランスＴ１と、直流電源ＶｉｎからメイントランスＴ１の一次巻線Ｎｐ１に供給される電力を所定の周期でオン（ＯＮ）／オフ（ＯＦＦ）するスイッチング素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）Ｑ１と、メイントランスＴ１の二次巻線Ｎｓ１から出力される交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化するための平滑用素子であるチョークコイルＬ１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのときに、メイントランスＴ１の一次巻線Ｎｐ１に対する印加電圧を制限するためのクランプコンデンサＣ１及びスイッチング素子であるＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチング動作をそれぞれ制御するための制御信号を出力する制御回路２０と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動するためのパルス駆動回路１０とを有し、負荷ＲＬが平滑用コンデンサＣ２と並列に接続される構成である。
【０００４】
ここで、ＭＯＳＦＥＴＱ１のソース−ドレインはメイントランスＴ１の一次巻線Ｎｐ１と直列に接続されている。また、アクティブクランプ方式を構成するクランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２がメイントランスＴ１の一次巻線Ｎｐ１と並列に接続されている。
【０００５】
また、同期整流回路を構成するＭＯＳＦＥＴＱ３のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１の負極と直列に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１と並列に接続されている。ＭＯＳＦＥＴＱ３のゲートはメイントランスＴ１の二次巻線Ｎｓ１の正極に接続され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線Ｎｓ３の負極に接続されている。
【０００６】
このような構成において、ＭＯＳＦＥＴＱ１は、制御回路２０から供給されるスイッチングパルスによってオン／オフが制御され、ＭＯＳＦＥＴＱ１がオンのとき、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョークコイルＬ１及び平滑用コンデンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給される。
【０００７】
一方、ＭＯＳＦＥＴＱ１がオフのとき、ＭＯＳＦＥＴＱ３はオフし、ＭＯＳＦＥＴＱ４はオンするため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷ＲＬに整流電圧Ｖｏが供給される。なお、ＭＯＳＦＥＴＱ２は、パルス駆動回路１０を介して制御回路２０から供給されるスイッチングパルスによってＭＯＳＦＥＴＱ１がオフのときの所定の期間でオンするように制御される。このことにより、ＭＯＳＦＥＴＱ１がオフのときにメイントランスＴ１の一次巻線に印加される電圧をクランプコンデンサＣ１の両端電圧Ｖｃ１に制限することができる。
【０００８】
【発明が解決しようとする課題】
直流電源Ｖｉｎから１つの整流電圧Ｖｏを生成して負荷ＲＬに電力を供給する場合、図９に示した構成のスイッチング電源回路は問題無く動作する。
【０００９】
しかしながら、例えば、メイントランスＴ１の二次巻線数を増やして、複数の整流電圧Ｖｏを出力する構成にした場合、任意の二次巻線から出力された整流電圧が負荷ＲＬを介して他の二次巻線の出力側にも回り込むため、チョークコイルＬ１を介してＭＯＳＦＥＴＱ３のゲートに電圧Ｖｇｓ３が供給され、ＭＯＳＦＥＴＱ３が意図せずにオンする問題が発生する。この場合、ＭＯＳＦＥＴＱ３をオフに制御すべきタイミングでもオンするため、回路の誤動作により素子が破損するおそれがある。
【００１０】
このような問題を解決するための簡単な手法として、平滑用コンデンサＣ２と負荷ＲＬの間に直列にダイオードを挿入して負荷側から回り込む直流電圧を遮断する構成が考えられる。
【００１１】
しかしながら、このような構成では、通常動作時にダイオードを介して負荷ＲＬに電流ＩＬ１が供給されるため、ダイオードによる損失が大きくなり、スイッチング電源回路の変換効率が低下してしまう問題がある。
【００１２】
また、許容損失の大きいダイオードを用いなければならないため、ダイオードの外形が大きくなり、ダイオードを冷却するための機構も必要になり、スイッチング電源回路の外形が大きくなってしまう。
【００１３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、効率の低下や外形寸法の増大を抑制すると共に、整流出力数を問題無く増やすことが可能なスイッチング電源回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明のスイッチング電源回路は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第２のスイッチング素子に供給される電圧を該第２のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第２のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【００１５】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する構成であってもよい。
【００１６】
また、本発明のスイッチング電源回路の他の構成は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第１のスイッチング素子に供給される電圧を該第１のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第１のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【００１７】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する構成であってもよい。
【００１８】
上記のように構成されたスイッチング電源回路では、トランスの二次巻線から出力される交流電力を整流するための第１のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできても従来のようにオンすることがない。
【００１９】
また、第２のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第２のスイッチング素子に供給される電圧を第２のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第２のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第１のトランジスタ及び第２のトランジスタの誤動作が防止される。
【００２０】
同様に、第１のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第１のスイッチング素子に供給される電圧を第１のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第１のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第１のトランジスタ及び第２のトランジスタの誤動作が防止される。
【００２１】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２２】
上述した、負荷ＲＬを介して他の整流出力がメイントランスＴ１の二次側に回り込む問題を防止する構成として、負荷ＲＬと平滑用コンデンサＣ２間にダイオードを挿入する構成の他に、図９に示したＭＯＳＦＥＴＱ３のソース−ドレインをメイントランスＴ１の二次巻線の正極に接続する構成が考えられる。この場合、ＭＯＳＦＥＴＱ３を駆動するためのゲート電圧Ｖｇｓ３を得るためにメイントランスＴ１の二次巻線数を増やさなくてはならないが、ダイオードを挿入する構成に比べてスイッチング電源回路の効率の低下が少なく、外形寸法の増大も最小限で済む。
【００２３】
以下では、このような回路構成のスイッチング電源回路について説明すると共に、その問題点の解決策も合わせて提案する。
【００２４】
（第１の実施の形態）
図１は本発明のスイッチング電源回路の第１の実施の形態の構成を示す回路図であり、図２は図１に示したパルス駆動回路の構成を示す回路図である。
【００２５】
なお、図１に示した各回路要素の符号のうち、同じ構成については図９に示した従来のスイッチング電源回路と同一の符号を付与している。また、ＭＯＳＦＥＴＱ３については、接続位置が図９に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【００２６】
図１に示すように、本実施形態のスイッチング電源は、メイントランスＴ１と、直流電源ＶｉｎからメイントランスＴ１の一次巻線Ｎｐ１に供給される電力を所定の周期でスイッチングするＭＯＳＦＥＴＱ１と、メイントランスＴ１の二次巻線Ｎｓ１から出力される交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化するための平滑用素子であるチョークコイルＬ１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのときに、メイントランスＴ１の一次巻線Ｎｐ１に対する印加電圧を制限するためのクランプコンデンサＣ１及びＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチングをそれぞれ制御するための制御信号を出力する制御回路２と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動するためのパルス駆動回路１とを有し、負荷ＲＬが平滑用コンデンサＣ２と並列に接続される構成である。
【００２７】
ＭＯＳＦＥＴＱ１のソース−ドレインはメイントランスＴ１の一次巻線Ｎｐ１の負極と直列に接続されている。また、クランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２はメイントランスＴ１の一次巻線Ｎｐ１と並列に接続されている。
【００２８】
一方、ＭＯＳＦＥＴＱ３のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１の正極と直列に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１と並列に接続されている。
【００２９】
また、ＭＯＳＦＥＴＱ３のゲートはメイントランスＴ１の二次巻線Ｎｓ２の正極に接続され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線Ｎｓ３の負極に接続されている。なお、ＭＯＳＦＥＴＱ１〜Ｑ４は制御用の入力端子を備えたスイッチング素子であればよく、例えば、バイポーラトランジスタ等に置き換えることも可能である。
【００３０】
図２に示すように、パルス駆動回路１は、パルストランスＰＴ１と、制御回路２から出力される制御信号の直流成分を遮断し、パルストランスＰＴ１の一次巻線Ｎｐｐ１に供給するコンデンサＣ３と、パルストランスＰＴ１の二次巻線から出力される制御信号の直流成分を遮断し、ＭＯＳＦＥＴＱ２のゲートに供給するコンデンサＣ４と、コンデンサＣ４と並列に接続される、直列接続されたツェナダイオードＤ１及びダイオードＤ２と、ＭＯＳＦＥＴＱ２のゲート−ソース間に並列に接続される、直列接続されたダイオードＤ３及び抵抗器Ｒ１とを有する構成である。
【００３１】
コンデンサＣ３はパルストランスＰＴ１の一次巻線の正極と制御回路２間に挿入され、コンデンサＣ４はパルストランスＰＴ１の二次巻線の正極とＭＯＳＦＥＴＱ２のゲート間に挿入されている。
【００３２】
また、ツェナダイオードＤ１とダイオードＤ２は、カソードどうしが接続され、ダイオードＤ３のカソードはＭＯＳＦＥＴＱ２のゲートに接続されている。ダイオードＤ３のアノードは抵抗器Ｒ１の一端に接続され、抵抗器Ｒ１の他端は接地電位ＧＮＤに接続されている。
【００３３】
次に、図１に示したスイッチング電源回路及び図２に示したパルス駆動回路の動作について、図３及び図４を用いて説明する。
【００３４】
図３は図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子を示すタイミングチャートである。また、図４は図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【００３５】
定常動作時（図３、図４のＴ１〜Ｔ３）、制御回路２は出力端子ＯＵＴ１、ＯＵＴ２から制御信号として互いに逆相のスイッチングパルスをそれぞれ送出している。ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２は、該制御信号にしたがって交互にオン／オフを繰り返している。
【００３６】
ここで、ＭＯＳＦＥＴＱ１がオフのとき（図３、図４のＴ１〜Ｔ２）、従来と同様に、ＭＯＳＦＥＴＱ３がオフし、ＭＯＳＦＥＴＱ４がオンするため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷ＲＬに整流電圧Ｖｏが供給される。また、ＭＯＳＦＥＴＱ２はオン状態に制御される。
【００３７】
なお、制御回路２の出力端子ＯＵＴ２より送出された制御信号Ｖｓｗ２は、コンデンサＣ３を介してパルストランスＰＴ１の一次巻線Ｎｐｐ１に印加される。
【００３８】
コンデンサＣ３は、定常時、制御回路２の出力端子ＯＵＴ２側が正に充電されているため、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐｐ１は、制御信号Ｖｓｗ２とコンデンサＣ３に充電されている電圧Ｖｃ３との差分となり、図３、４に示すような交流波形となる。
【００３９】
パルストランスＰＴ１の二次巻線Ｎｐｓ１に、一次側と同位相で発生する電圧Ｖｐｓ１は、ＭＯＳＦＥＴＱ２のゲート側が正に充電されているコンデンサＣ４の電圧Ｖｃ４と加算され、ゲート電圧Ｖｇｓ２として出力される。コンデンサＣ４の電圧Ｖｃ４はツェナダイオードＤ１によりツェナ電圧Ｖｚ１に常にクランプされている。
【００４０】
一方、ＭＯＳＦＥＴＱ１がオンのとき（図３、図４のＴ２〜Ｔ３）、従来と同様に、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョークコイルＬ１及び平滑用コンデンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給される。
【００４１】
また、制御回路２の出力端子ＯＵＴ２より送出された制御信号Ｖｓｗ２は０Ｖとなり、パルストランスＰＴ１の一次巻線Ｎｐｐ１にコンデンサＣ３を介して負電圧が印加され、二次巻線Ｎｐｓ１にも負電圧が発生する。この二次巻線Ｎｐｓ１に発生した負電圧により抵抗器Ｒ１とダイオードＤ３を介してコンデンサＣ４に充電電流Ｉｄ３が流れる。ここで、コンデンサＣ４の電圧Ｖｃ４がツェナダイオードＤ１のツェナ電圧Ｖｚ１以上になると、充電電流Ｉｄ３はダイオードＤ２とツェナダイオードＤ１を介して二次巻線Ｎｐｓ１に戻される。
【００４２】
次に、図３、図４に示す時刻Ｔ４において、スイッチング電源回路に供給される電源がオフすると、制御回路２から送出される制御信号Ｖｓｗ２が０Ｖになり、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐｐ１、及び二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１がそれぞれ消失する。
【００４３】
しかしながら、コンデンサＣ４には放電経路が無いため、コンデンサＣ４に蓄積された電荷は直ぐには無くならず、コンデンサＣ４の電圧Ｖｃ４がＭＯＳＦＥＴＱ２のゲートに供給されてしまう。
【００４４】
図３は、図２に示したツェナダイオードＤ１のツェナ電圧Ｖｚ１が、ＭＯＳＦＥＴＱ２がオンとなる電圧Ｖｏｎ以上の場合のスイッチング電源回路の要部の動作を示しており、時刻Ｔ５でゲート電圧Ｖｇｓ２がＶｏｎを超えるため、ＭＯＳＦＥＴＱ２がオンしてしまう。
【００４５】
この場合、ＭＯＳＦＥＴＱ４がオンするため、平滑用コンデンサＣ２に蓄積されていた電荷がチョークコイルＬ１及びＭＯＳＦＥＴＱ４を介して放電され、ショート電流がＩＬ１が流れる。
【００４６】
コンデンサＣ４の電圧Ｖｃ４が低下してＭＯＳＦＥＴＱ２がオフし、ＭＯＳＦＥＴＱ４がオフすると、チョークコイルＬ１に流れていたショート電流ＩＬ１が無くなることにより発生する逆起電圧ＶＬ１がＭＯＳＦＥＴＱ４のドレイン、ソース間に印加される。さらに、ＭＯＳＦＥＴＱ３にもメイントランスＴ１の二次巻線Ｎｓ１を介して、ＭＯＳＦＥＴＱ４と同様の逆起電圧ＶＬ１が印加される。このとき、ＭＯＳＦＥＴＱ３、Ｑ４は発生した逆起電圧ＶＬ１により破損するおそれがある。
【００４７】
このような問題を防止するため、本実施形態のスイッチング電源回路では、ツェナダイオードＤ１のツェナ電圧Ｖｚ１を、ＭＯＳＦＥＴＱ２がオンする電圧Ｖｏｎ以下に設定する。
【００４８】
このような電圧制限手段を有することで、図４に示すように、スイッチング電源回路に供給する電源をオフしたときに、ＭＯＳＦＥＴＱ２がオンしないため、ＭＯＳＦＥＴＱ４がオンして流れるショート電流の発生が抑止され、逆起電圧ＶＬ１が発生しない。
【００４９】
よって、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ４が誤ってオンすることが無いためＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００５０】
したがって、本実施形態のスイッチング電源回路によれば、ＭＯＳＦＥＴＱ３をトランスの二次巻線Ｎｓ１の正極に直列に接続することで、他の整流出力が負荷ＲＬを介して回り込んできてもオンすることが無いため、平滑用コンデンサＣ２と負荷ＲＬの間にダイオードを挿入しなくても、トランスＴ１の二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【００５１】
また、パルス駆動回路１に、電源オフ時にＭＯＳＦＥＴＱ２のゲートに供給される電圧をＭＯＳＦＥＴＱ２がオンする電圧以下に制限する電圧制限手段を備えることで、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ２がオンする誤動作が防止され、ＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００５２】
（第２の実施の形態）
図５は本発明のスイッチング電源回路の第２の実施の形態の構成を示す回路図である。
【００５３】
なお、図５に示した各回路要素の符号のうち、同じ構成については図９に示した従来のスイッチング電源回路と同一の符号を付与している。また、ＭＯＳＦＥＴＱ３については、接続位置が図９に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【００５４】
図５に示すように、本実施形態のスイッチング電源回路は、接地電位ＧＮＤをメイントランスＴ１の一次巻線の負極以外と共通にした（図５では二次巻線の負極を接地電位としている）制御回路４を設け、ＭＯＳＦＥＴＱ２を第１のパルス駆動回路３１で駆動し、ＭＯＳＦＥＴＱ１を第２のパルス駆動回路３２で駆動する構成である。
【００５５】
第１のパルス駆動回路３１は第１の実施の形態のパルス駆動回路１と同様の構成であるため、その説明は省略する。
【００５６】
なお、第２のパルス駆動回路３２も第１の実施の形態のパルス駆動回路１と同様構成の回路を用いることが望ましい。その場合、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ１が誤ってオンすることが防止され、ＭＯＳＦＥＴＱ３、Ｑ４と共にＭＯＳＦＥＴＱ１の破損も防止される。
【００５７】
（第３の実施の形態）
図６は本発明のスイッチング電源回路の第３の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【００５８】
なお、図６に示した各回路要素の符号のうち、同じ構成については図２に示した第１の実施の形態のパルス駆動回路と同一の符号を付与している。また、ツェナダイオードＤ１、及びダイオードＤ２、Ｄ３については、接続位置が図２に示した第１の実施の形態のパルス駆動回路と異なっているが、第１の実施の形態と同様の機能を有しているため、同一の符号を付与している。
【００５９】
図６に示すように、本実施形態のパルス駆動回路は、図２に示したパルス駆動回路のうち、コンデンサＣ４と直列にトランジスタＱ５のエミッタ−コレクタが接続され、コンデンサＣ４とトランジスタＱ５間にツェナダイオードＤ１が挿入され、トランジスタＱ５のエミッタ−コレクタと並列にダイオードＤ２が接続された構成である。
【００６０】
また、トランジスタＱ５のベース−コレクタ間に抵抗器Ｒ２が挿入され、ダイオードＤ３がＭＯＳＦＥＴＱ２のソース−ゲートに並列に接続された構成である。その他の構成は図２に示した第１の実施の形態と同様であるため、その説明は省略する。
【００６１】
図６に示した本実施形態のパルス駆動回路では、コンデンサＣ４の電圧Ｖｃ４が、ツェナダイオードＤ１のツェナ電圧Ｖｚ１とトランジスタＱ５のベース−エミッタ間電圧Ｖｂｅとにより一定に制御される。
【００６２】
すなわち、Ｖｃ４＝Ｖｚ１−Ｖｂｅとなるよう制限されるため、ツェナ電圧Ｖｚ１を最適に設定することで、スイッチング電源回路のオフ時に図２に示した回路と同様にＭＯＳＦＥＴＱ２がオンしないような電圧にゲート電圧Ｖｇｓ２を抑制できる。
【００６３】
このようにすることで、第１の実施の形態と同様に、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ４が誤ってオンすることが無いため、ＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００６４】
なお、本実施形態で示したパルス駆動回路は、図１に示した第１の実施の形態のスイッチング電源回路、または図５に示した第２の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【００６５】
（第４の実施の形態）
図７は本発明のスイッチング電源回路の第４の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。また、図８は図７に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。なお、図７に示した各回路要素の符号のうち、同じ構成については図２に示した第１の実施の形態のパルス駆動回路と同一の符号を付与している。
【００６６】
図７に示すように、本実施形態のパルス駆動回路は、図２に示したパルス駆動回路のうち、パルストランスＰＴ１に巻線比が異なる２つの二次巻線Ｎｐｓ１、Ｎｐｓ２を備え、一方の二次巻線Ｎｐｓ１をＭＯＳＦＥＴＱ２の駆動に用い、他方の二次巻線Ｎｐｓ２をＭＯＳＦＥＴＱ２のゲート電圧Ｖｇｓ２を０Ｖに設定するためのＭＯＳＦＥＴＱ５の駆動に用いる構成である。ＭＯＳＦＥＴＱ５のソース−ドレインは一方の二次巻線Ｎｐｓ１と並列に接続され、ゲートは他方の二次巻線Ｎｐｓ２の負極と接続される。
【００６７】
なお、二次巻線Ｎｐｓ１と二次巻線Ｎｐｓ２の巻線比は、二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１と二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２とが、Ｖｐｓ１＜Ｖｐｓ２の関係になるような値に設定される。
【００６８】
図８に示すように、本実施形態のパルス駆動回路では、時刻Ｔ４においてスイッチング電源回路に供給される電源がオフすると、パルストランスＰＴ１の一方の二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１が他方の二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２よりも先に低下する。
【００６９】
この場合、スイッチング電源回路に供給される電源がオフしても、電圧Ｖｐｓ２によりＭＯＳＦＥＴＱ５のオン状態が維持されるため、ＭＯＳＦＥＴＱ２のゲート−ソース間が短絡され、コンデンサＣ４に蓄積された電荷が放電される。
【００７０】
したがって、図２に示したパルス駆動回路と同様に、スイッチング電源回路のオフ時に、ＭＯＳＦＥＴＱ２、Ｑ４が誤ってオンすることが防止される。
【００７１】
なお、本実施形態で示したパルス駆動回路は、図１に示した第１の実施の形態のスイッチング電源回路、及び図５に示した第２の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【００７２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７３】
トランスの二次巻線から出力される交流電力を整流するための第１のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできてもオンすることがない。
【００７４】
したがって、平滑用素子と負荷の間にダイオードを挿入しなくても、トランスの二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【００７５】
また、第２のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第２のスイッチング素子に供給される電圧を第２のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第２のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第１のトランジスタ及び第２のトランジスタの誤動作が防止され、第１のトランジスタ及び第２のトランジスタの破損が防止される。
【００７６】
同様に、第１のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第１のスイッチング素子に供給される電圧を第１のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第１のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第１のトランジスタ及び第２のトランジスタの誤動作が防止され、第１のスイッチング素子、第１のトランジスタ及び第２のトランジスタの破損が防止される。
【図面の簡単な説明】
【図１】本発明のスイッチング電源回路の第１の実施の形態の構成を示す回路図である。
【図２】図１に示したパルス駆動回路の構成を示す回路図である。
【図３】図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子を示すタイミングチャートである。
【図４】図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【図５】本発明のスイッチング電源回路の第２の実施の形態の構成を示す回路図である。
【図６】本発明のスイッチング電源回路の第３の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図７】本発明のスイッチング電源回路の第４の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図８】図７に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。
【図９】アクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【符号の説明】
１ パルス駆動回路
２、４ 制御回路
３１ 第１のパルス駆動回路
３２ 第２のパルス駆動回路
Ｃ１ クランプコンデンサ
Ｃ２ 平滑用コンデンサ
Ｃ３、Ｃ４ コンデンサ
Ｄ１ ツェナダイオード
Ｄ２、Ｄ３ ダイオード
Ｌ１ チョークコイル
Ｔ１ メイントランス
ＰＴ１ パルストランス
Ｑ１〜Ｑ４ ＭＯＳＦＥＴ
Ｑ５ トランジスタ
Ｒ１ 抵抗器
ＲＬ 負荷
【発明の属する技術分野】
本発明は、スイッチング電源回路に関し、特にアクティブクランプ方式と同期整流回路とを組み合わせたスイッチング電源回路に関する。
【０００２】
【従来の技術】
図９はアクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【０００３】
図９に示すように、従来のスイッチング電源は、メイントランスＴ１と、直流電源ＶｉｎからメイントランスＴ１の一次巻線Ｎｐ１に供給される電力を所定の周期でオン（ＯＮ）／オフ（ＯＦＦ）するスイッチング素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）Ｑ１と、メイントランスＴ１の二次巻線Ｎｓ１から出力される交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化するための平滑用素子であるチョークコイルＬ１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのときに、メイントランスＴ１の一次巻線Ｎｐ１に対する印加電圧を制限するためのクランプコンデンサＣ１及びスイッチング素子であるＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチング動作をそれぞれ制御するための制御信号を出力する制御回路２０と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動するためのパルス駆動回路１０とを有し、負荷ＲＬが平滑用コンデンサＣ２と並列に接続される構成である。
【０００４】
ここで、ＭＯＳＦＥＴＱ１のソース−ドレインはメイントランスＴ１の一次巻線Ｎｐ１と直列に接続されている。また、アクティブクランプ方式を構成するクランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２がメイントランスＴ１の一次巻線Ｎｐ１と並列に接続されている。
【０００５】
また、同期整流回路を構成するＭＯＳＦＥＴＱ３のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１の負極と直列に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１と並列に接続されている。ＭＯＳＦＥＴＱ３のゲートはメイントランスＴ１の二次巻線Ｎｓ１の正極に接続され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線Ｎｓ３の負極に接続されている。
【０００６】
このような構成において、ＭＯＳＦＥＴＱ１は、制御回路２０から供給されるスイッチングパルスによってオン／オフが制御され、ＭＯＳＦＥＴＱ１がオンのとき、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョークコイルＬ１及び平滑用コンデンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給される。
【０００７】
一方、ＭＯＳＦＥＴＱ１がオフのとき、ＭＯＳＦＥＴＱ３はオフし、ＭＯＳＦＥＴＱ４はオンするため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷ＲＬに整流電圧Ｖｏが供給される。なお、ＭＯＳＦＥＴＱ２は、パルス駆動回路１０を介して制御回路２０から供給されるスイッチングパルスによってＭＯＳＦＥＴＱ１がオフのときの所定の期間でオンするように制御される。このことにより、ＭＯＳＦＥＴＱ１がオフのときにメイントランスＴ１の一次巻線に印加される電圧をクランプコンデンサＣ１の両端電圧Ｖｃ１に制限することができる。
【０００８】
【発明が解決しようとする課題】
直流電源Ｖｉｎから１つの整流電圧Ｖｏを生成して負荷ＲＬに電力を供給する場合、図９に示した構成のスイッチング電源回路は問題無く動作する。
【０００９】
しかしながら、例えば、メイントランスＴ１の二次巻線数を増やして、複数の整流電圧Ｖｏを出力する構成にした場合、任意の二次巻線から出力された整流電圧が負荷ＲＬを介して他の二次巻線の出力側にも回り込むため、チョークコイルＬ１を介してＭＯＳＦＥＴＱ３のゲートに電圧Ｖｇｓ３が供給され、ＭＯＳＦＥＴＱ３が意図せずにオンする問題が発生する。この場合、ＭＯＳＦＥＴＱ３をオフに制御すべきタイミングでもオンするため、回路の誤動作により素子が破損するおそれがある。
【００１０】
このような問題を解決するための簡単な手法として、平滑用コンデンサＣ２と負荷ＲＬの間に直列にダイオードを挿入して負荷側から回り込む直流電圧を遮断する構成が考えられる。
【００１１】
しかしながら、このような構成では、通常動作時にダイオードを介して負荷ＲＬに電流ＩＬ１が供給されるため、ダイオードによる損失が大きくなり、スイッチング電源回路の変換効率が低下してしまう問題がある。
【００１２】
また、許容損失の大きいダイオードを用いなければならないため、ダイオードの外形が大きくなり、ダイオードを冷却するための機構も必要になり、スイッチング電源回路の外形が大きくなってしまう。
【００１３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、効率の低下や外形寸法の増大を抑制すると共に、整流出力数を問題無く増やすことが可能なスイッチング電源回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明のスイッチング電源回路は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第２のスイッチング素子に供給される電圧を該第２のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第２のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【００１５】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する構成であってもよい。
【００１６】
また、本発明のスイッチング電源回路の他の構成は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第１のスイッチング素子に供給される電圧を該第１のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第１のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【００１７】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する構成であってもよい。
【００１８】
上記のように構成されたスイッチング電源回路では、トランスの二次巻線から出力される交流電力を整流するための第１のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできても従来のようにオンすることがない。
【００１９】
また、第２のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第２のスイッチング素子に供給される電圧を第２のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第２のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第１のトランジスタ及び第２のトランジスタの誤動作が防止される。
【００２０】
同様に、第１のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第１のスイッチング素子に供給される電圧を第１のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第１のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第１のトランジスタ及び第２のトランジスタの誤動作が防止される。
【００２１】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２２】
上述した、負荷ＲＬを介して他の整流出力がメイントランスＴ１の二次側に回り込む問題を防止する構成として、負荷ＲＬと平滑用コンデンサＣ２間にダイオードを挿入する構成の他に、図９に示したＭＯＳＦＥＴＱ３のソース−ドレインをメイントランスＴ１の二次巻線の正極に接続する構成が考えられる。この場合、ＭＯＳＦＥＴＱ３を駆動するためのゲート電圧Ｖｇｓ３を得るためにメイントランスＴ１の二次巻線数を増やさなくてはならないが、ダイオードを挿入する構成に比べてスイッチング電源回路の効率の低下が少なく、外形寸法の増大も最小限で済む。
【００２３】
以下では、このような回路構成のスイッチング電源回路について説明すると共に、その問題点の解決策も合わせて提案する。
【００２４】
（第１の実施の形態）
図１は本発明のスイッチング電源回路の第１の実施の形態の構成を示す回路図であり、図２は図１に示したパルス駆動回路の構成を示す回路図である。
【００２５】
なお、図１に示した各回路要素の符号のうち、同じ構成については図９に示した従来のスイッチング電源回路と同一の符号を付与している。また、ＭＯＳＦＥＴＱ３については、接続位置が図９に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【００２６】
図１に示すように、本実施形態のスイッチング電源は、メイントランスＴ１と、直流電源ＶｉｎからメイントランスＴ１の一次巻線Ｎｐ１に供給される電力を所定の周期でスイッチングするＭＯＳＦＥＴＱ１と、メイントランスＴ１の二次巻線Ｎｓ１から出力される交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化するための平滑用素子であるチョークコイルＬ１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのときに、メイントランスＴ１の一次巻線Ｎｐ１に対する印加電圧を制限するためのクランプコンデンサＣ１及びＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチングをそれぞれ制御するための制御信号を出力する制御回路２と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動するためのパルス駆動回路１とを有し、負荷ＲＬが平滑用コンデンサＣ２と並列に接続される構成である。
【００２７】
ＭＯＳＦＥＴＱ１のソース−ドレインはメイントランスＴ１の一次巻線Ｎｐ１の負極と直列に接続されている。また、クランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２はメイントランスＴ１の一次巻線Ｎｐ１と並列に接続されている。
【００２８】
一方、ＭＯＳＦＥＴＱ３のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１の正極と直列に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメイントランスＴ１の二次巻線Ｎｓ１と並列に接続されている。
【００２９】
また、ＭＯＳＦＥＴＱ３のゲートはメイントランスＴ１の二次巻線Ｎｓ２の正極に接続され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線Ｎｓ３の負極に接続されている。なお、ＭＯＳＦＥＴＱ１〜Ｑ４は制御用の入力端子を備えたスイッチング素子であればよく、例えば、バイポーラトランジスタ等に置き換えることも可能である。
【００３０】
図２に示すように、パルス駆動回路１は、パルストランスＰＴ１と、制御回路２から出力される制御信号の直流成分を遮断し、パルストランスＰＴ１の一次巻線Ｎｐｐ１に供給するコンデンサＣ３と、パルストランスＰＴ１の二次巻線から出力される制御信号の直流成分を遮断し、ＭＯＳＦＥＴＱ２のゲートに供給するコンデンサＣ４と、コンデンサＣ４と並列に接続される、直列接続されたツェナダイオードＤ１及びダイオードＤ２と、ＭＯＳＦＥＴＱ２のゲート−ソース間に並列に接続される、直列接続されたダイオードＤ３及び抵抗器Ｒ１とを有する構成である。
【００３１】
コンデンサＣ３はパルストランスＰＴ１の一次巻線の正極と制御回路２間に挿入され、コンデンサＣ４はパルストランスＰＴ１の二次巻線の正極とＭＯＳＦＥＴＱ２のゲート間に挿入されている。
【００３２】
また、ツェナダイオードＤ１とダイオードＤ２は、カソードどうしが接続され、ダイオードＤ３のカソードはＭＯＳＦＥＴＱ２のゲートに接続されている。ダイオードＤ３のアノードは抵抗器Ｒ１の一端に接続され、抵抗器Ｒ１の他端は接地電位ＧＮＤに接続されている。
【００３３】
次に、図１に示したスイッチング電源回路及び図２に示したパルス駆動回路の動作について、図３及び図４を用いて説明する。
【００３４】
図３は図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子を示すタイミングチャートである。また、図４は図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【００３５】
定常動作時（図３、図４のＴ１〜Ｔ３）、制御回路２は出力端子ＯＵＴ１、ＯＵＴ２から制御信号として互いに逆相のスイッチングパルスをそれぞれ送出している。ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２は、該制御信号にしたがって交互にオン／オフを繰り返している。
【００３６】
ここで、ＭＯＳＦＥＴＱ１がオフのとき（図３、図４のＴ１〜Ｔ２）、従来と同様に、ＭＯＳＦＥＴＱ３がオフし、ＭＯＳＦＥＴＱ４がオンするため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷ＲＬに整流電圧Ｖｏが供給される。また、ＭＯＳＦＥＴＱ２はオン状態に制御される。
【００３７】
なお、制御回路２の出力端子ＯＵＴ２より送出された制御信号Ｖｓｗ２は、コンデンサＣ３を介してパルストランスＰＴ１の一次巻線Ｎｐｐ１に印加される。
【００３８】
コンデンサＣ３は、定常時、制御回路２の出力端子ＯＵＴ２側が正に充電されているため、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐｐ１は、制御信号Ｖｓｗ２とコンデンサＣ３に充電されている電圧Ｖｃ３との差分となり、図３、４に示すような交流波形となる。
【００３９】
パルストランスＰＴ１の二次巻線Ｎｐｓ１に、一次側と同位相で発生する電圧Ｖｐｓ１は、ＭＯＳＦＥＴＱ２のゲート側が正に充電されているコンデンサＣ４の電圧Ｖｃ４と加算され、ゲート電圧Ｖｇｓ２として出力される。コンデンサＣ４の電圧Ｖｃ４はツェナダイオードＤ１によりツェナ電圧Ｖｚ１に常にクランプされている。
【００４０】
一方、ＭＯＳＦＥＴＱ１がオンのとき（図３、図４のＴ２〜Ｔ３）、従来と同様に、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョークコイルＬ１及び平滑用コンデンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給される。
【００４１】
また、制御回路２の出力端子ＯＵＴ２より送出された制御信号Ｖｓｗ２は０Ｖとなり、パルストランスＰＴ１の一次巻線Ｎｐｐ１にコンデンサＣ３を介して負電圧が印加され、二次巻線Ｎｐｓ１にも負電圧が発生する。この二次巻線Ｎｐｓ１に発生した負電圧により抵抗器Ｒ１とダイオードＤ３を介してコンデンサＣ４に充電電流Ｉｄ３が流れる。ここで、コンデンサＣ４の電圧Ｖｃ４がツェナダイオードＤ１のツェナ電圧Ｖｚ１以上になると、充電電流Ｉｄ３はダイオードＤ２とツェナダイオードＤ１を介して二次巻線Ｎｐｓ１に戻される。
【００４２】
次に、図３、図４に示す時刻Ｔ４において、スイッチング電源回路に供給される電源がオフすると、制御回路２から送出される制御信号Ｖｓｗ２が０Ｖになり、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐｐ１、及び二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１がそれぞれ消失する。
【００４３】
しかしながら、コンデンサＣ４には放電経路が無いため、コンデンサＣ４に蓄積された電荷は直ぐには無くならず、コンデンサＣ４の電圧Ｖｃ４がＭＯＳＦＥＴＱ２のゲートに供給されてしまう。
【００４４】
図３は、図２に示したツェナダイオードＤ１のツェナ電圧Ｖｚ１が、ＭＯＳＦＥＴＱ２がオンとなる電圧Ｖｏｎ以上の場合のスイッチング電源回路の要部の動作を示しており、時刻Ｔ５でゲート電圧Ｖｇｓ２がＶｏｎを超えるため、ＭＯＳＦＥＴＱ２がオンしてしまう。
【００４５】
この場合、ＭＯＳＦＥＴＱ４がオンするため、平滑用コンデンサＣ２に蓄積されていた電荷がチョークコイルＬ１及びＭＯＳＦＥＴＱ４を介して放電され、ショート電流がＩＬ１が流れる。
【００４６】
コンデンサＣ４の電圧Ｖｃ４が低下してＭＯＳＦＥＴＱ２がオフし、ＭＯＳＦＥＴＱ４がオフすると、チョークコイルＬ１に流れていたショート電流ＩＬ１が無くなることにより発生する逆起電圧ＶＬ１がＭＯＳＦＥＴＱ４のドレイン、ソース間に印加される。さらに、ＭＯＳＦＥＴＱ３にもメイントランスＴ１の二次巻線Ｎｓ１を介して、ＭＯＳＦＥＴＱ４と同様の逆起電圧ＶＬ１が印加される。このとき、ＭＯＳＦＥＴＱ３、Ｑ４は発生した逆起電圧ＶＬ１により破損するおそれがある。
【００４７】
このような問題を防止するため、本実施形態のスイッチング電源回路では、ツェナダイオードＤ１のツェナ電圧Ｖｚ１を、ＭＯＳＦＥＴＱ２がオンする電圧Ｖｏｎ以下に設定する。
【００４８】
このような電圧制限手段を有することで、図４に示すように、スイッチング電源回路に供給する電源をオフしたときに、ＭＯＳＦＥＴＱ２がオンしないため、ＭＯＳＦＥＴＱ４がオンして流れるショート電流の発生が抑止され、逆起電圧ＶＬ１が発生しない。
【００４９】
よって、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ４が誤ってオンすることが無いためＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００５０】
したがって、本実施形態のスイッチング電源回路によれば、ＭＯＳＦＥＴＱ３をトランスの二次巻線Ｎｓ１の正極に直列に接続することで、他の整流出力が負荷ＲＬを介して回り込んできてもオンすることが無いため、平滑用コンデンサＣ２と負荷ＲＬの間にダイオードを挿入しなくても、トランスＴ１の二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【００５１】
また、パルス駆動回路１に、電源オフ時にＭＯＳＦＥＴＱ２のゲートに供給される電圧をＭＯＳＦＥＴＱ２がオンする電圧以下に制限する電圧制限手段を備えることで、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ２がオンする誤動作が防止され、ＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００５２】
（第２の実施の形態）
図５は本発明のスイッチング電源回路の第２の実施の形態の構成を示す回路図である。
【００５３】
なお、図５に示した各回路要素の符号のうち、同じ構成については図９に示した従来のスイッチング電源回路と同一の符号を付与している。また、ＭＯＳＦＥＴＱ３については、接続位置が図９に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【００５４】
図５に示すように、本実施形態のスイッチング電源回路は、接地電位ＧＮＤをメイントランスＴ１の一次巻線の負極以外と共通にした（図５では二次巻線の負極を接地電位としている）制御回路４を設け、ＭＯＳＦＥＴＱ２を第１のパルス駆動回路３１で駆動し、ＭＯＳＦＥＴＱ１を第２のパルス駆動回路３２で駆動する構成である。
【００５５】
第１のパルス駆動回路３１は第１の実施の形態のパルス駆動回路１と同様の構成であるため、その説明は省略する。
【００５６】
なお、第２のパルス駆動回路３２も第１の実施の形態のパルス駆動回路１と同様構成の回路を用いることが望ましい。その場合、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ１が誤ってオンすることが防止され、ＭＯＳＦＥＴＱ３、Ｑ４と共にＭＯＳＦＥＴＱ１の破損も防止される。
【００５７】
（第３の実施の形態）
図６は本発明のスイッチング電源回路の第３の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【００５８】
なお、図６に示した各回路要素の符号のうち、同じ構成については図２に示した第１の実施の形態のパルス駆動回路と同一の符号を付与している。また、ツェナダイオードＤ１、及びダイオードＤ２、Ｄ３については、接続位置が図２に示した第１の実施の形態のパルス駆動回路と異なっているが、第１の実施の形態と同様の機能を有しているため、同一の符号を付与している。
【００５９】
図６に示すように、本実施形態のパルス駆動回路は、図２に示したパルス駆動回路のうち、コンデンサＣ４と直列にトランジスタＱ５のエミッタ−コレクタが接続され、コンデンサＣ４とトランジスタＱ５間にツェナダイオードＤ１が挿入され、トランジスタＱ５のエミッタ−コレクタと並列にダイオードＤ２が接続された構成である。
【００６０】
また、トランジスタＱ５のベース−コレクタ間に抵抗器Ｒ２が挿入され、ダイオードＤ３がＭＯＳＦＥＴＱ２のソース−ゲートに並列に接続された構成である。その他の構成は図２に示した第１の実施の形態と同様であるため、その説明は省略する。
【００６１】
図６に示した本実施形態のパルス駆動回路では、コンデンサＣ４の電圧Ｖｃ４が、ツェナダイオードＤ１のツェナ電圧Ｖｚ１とトランジスタＱ５のベース−エミッタ間電圧Ｖｂｅとにより一定に制御される。
【００６２】
すなわち、Ｖｃ４＝Ｖｚ１−Ｖｂｅとなるよう制限されるため、ツェナ電圧Ｖｚ１を最適に設定することで、スイッチング電源回路のオフ時に図２に示した回路と同様にＭＯＳＦＥＴＱ２がオンしないような電圧にゲート電圧Ｖｇｓ２を抑制できる。
【００６３】
このようにすることで、第１の実施の形態と同様に、スイッチング電源回路のオフ時にＭＯＳＦＥＴＱ４が誤ってオンすることが無いため、ＭＯＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００６４】
なお、本実施形態で示したパルス駆動回路は、図１に示した第１の実施の形態のスイッチング電源回路、または図５に示した第２の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【００６５】
（第４の実施の形態）
図７は本発明のスイッチング電源回路の第４の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。また、図８は図７に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。なお、図７に示した各回路要素の符号のうち、同じ構成については図２に示した第１の実施の形態のパルス駆動回路と同一の符号を付与している。
【００６６】
図７に示すように、本実施形態のパルス駆動回路は、図２に示したパルス駆動回路のうち、パルストランスＰＴ１に巻線比が異なる２つの二次巻線Ｎｐｓ１、Ｎｐｓ２を備え、一方の二次巻線Ｎｐｓ１をＭＯＳＦＥＴＱ２の駆動に用い、他方の二次巻線Ｎｐｓ２をＭＯＳＦＥＴＱ２のゲート電圧Ｖｇｓ２を０Ｖに設定するためのＭＯＳＦＥＴＱ５の駆動に用いる構成である。ＭＯＳＦＥＴＱ５のソース−ドレインは一方の二次巻線Ｎｐｓ１と並列に接続され、ゲートは他方の二次巻線Ｎｐｓ２の負極と接続される。
【００６７】
なお、二次巻線Ｎｐｓ１と二次巻線Ｎｐｓ２の巻線比は、二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１と二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２とが、Ｖｐｓ１＜Ｖｐｓ２の関係になるような値に設定される。
【００６８】
図８に示すように、本実施形態のパルス駆動回路では、時刻Ｔ４においてスイッチング電源回路に供給される電源がオフすると、パルストランスＰＴ１の一方の二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１が他方の二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２よりも先に低下する。
【００６９】
この場合、スイッチング電源回路に供給される電源がオフしても、電圧Ｖｐｓ２によりＭＯＳＦＥＴＱ５のオン状態が維持されるため、ＭＯＳＦＥＴＱ２のゲート−ソース間が短絡され、コンデンサＣ４に蓄積された電荷が放電される。
【００７０】
したがって、図２に示したパルス駆動回路と同様に、スイッチング電源回路のオフ時に、ＭＯＳＦＥＴＱ２、Ｑ４が誤ってオンすることが防止される。
【００７１】
なお、本実施形態で示したパルス駆動回路は、図１に示した第１の実施の形態のスイッチング電源回路、及び図５に示した第２の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【００７２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７３】
トランスの二次巻線から出力される交流電力を整流するための第１のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできてもオンすることがない。
【００７４】
したがって、平滑用素子と負荷の間にダイオードを挿入しなくても、トランスの二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【００７５】
また、第２のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第２のスイッチング素子に供給される電圧を第２のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第２のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第１のトランジスタ及び第２のトランジスタの誤動作が防止され、第１のトランジスタ及び第２のトランジスタの破損が防止される。
【００７６】
同様に、第１のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第１のスイッチング素子に供給される電圧を第１のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第１のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第１のトランジスタ及び第２のトランジスタの誤動作が防止され、第１のスイッチング素子、第１のトランジスタ及び第２のトランジスタの破損が防止される。
【図面の簡単な説明】
【図１】本発明のスイッチング電源回路の第１の実施の形態の構成を示す回路図である。
【図２】図１に示したパルス駆動回路の構成を示す回路図である。
【図３】図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子を示すタイミングチャートである。
【図４】図１に示したスイッチング電源回路の動作を示す図であり、図２に示したツェナダイオードのツェナ電圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【図５】本発明のスイッチング電源回路の第２の実施の形態の構成を示す回路図である。
【図６】本発明のスイッチング電源回路の第３の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図７】本発明のスイッチング電源回路の第４の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図８】図７に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。
【図９】アクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【符号の説明】
１ パルス駆動回路
２、４ 制御回路
３１ 第１のパルス駆動回路
３２ 第２のパルス駆動回路
Ｃ１ クランプコンデンサ
Ｃ２ 平滑用コンデンサ
Ｃ３、Ｃ４ コンデンサ
Ｄ１ ツェナダイオード
Ｄ２、Ｄ３ ダイオード
Ｌ１ チョークコイル
Ｔ１ メイントランス
ＰＴ１ パルストランス
Ｑ１〜Ｑ４ ＭＯＳＦＥＴ
Ｑ５ トランジスタ
Ｒ１ 抵抗器
ＲＬ 負荷
Claims (12)
- トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第２のスイッチング素子に供給される電圧を該第２のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第２のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有するスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する請求項１記載のスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する請求項１記載のスイッチング電源回路。 - 前記パルス駆動回路は、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する請求項１記載のスイッチング電源回路。 - トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第１のスイッチング素子に供給される電圧を該第１のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第１のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有するスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続されるツェナダイオードと、
を有する請求項５記載のスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続されるトランジスタと、
前記第２のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する請求項５記載のスイッチング電源回路。 - 前記パルス駆動回路は、
巻線比が異なる２つの二次巻線を備えたパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第１のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第２のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有する請求項５記載のスイッチング電源回路。 - トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第１のスイッチング素子と、
前記第１のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第２のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第１のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第２のトランジスタと、
前記第１のトランジスタ及び第２のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第１のスイッチング素子及び前記第２のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第２のスイッチング素子に供給される電圧を該第２のスイッチング素子がオンする電圧以下に制限するための第１の電圧制限手段を備えた、前記第２のスイッチング素子を前記制御信号にしたがって駆動するための第１のパルス駆動回路と、
電源オフ時に前記第１のスイッチング素子に供給される電圧を該第１のスイッチング素子がオンする電圧以下に制限するための第２の電圧制限手段を備えた、前記第１のスイッチング素子を前記制御信号にしたがって駆動するための第２のパルス駆動回路と、
を有するスイッチング電源回路。 - 前記第１のパルス駆動回路は、
第１のパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第１のパルストランスの一次巻線に供給する第１のコンデンサと、
前記第１のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと並列に接続される第１のツェナダイオードと、
を有し、
前記第２のパルス駆動回路は、
第２のパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第２のパルストランスの一次巻線に供給する第３のコンデンサと、
前記第２のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第４のコンデンサと、
前記第４のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第４のコンデンサと並列に接続される第２のツェナダイオードと、
を有する請求項９記載のスイッチング電源回路。 - 前記第１のパルス駆動回路は、
第１のパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第１のパルストランスの一次巻線に供給する第１のコンデンサと、
前記第１のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第２のコンデンサと直列に接続される第１のトランジスタと、
前記第２のコンデンサの電圧を前記第２のスイッチング素子がオンする電圧以下に制限するために前記第２のコンデンサと前記第１のトランジスタの入力端子間に並列に接続される第１のツェナダイオードと、
を有し、
前記第２のパルス駆動回路は、
第２のパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第２のパルストランスの一次巻線に供給する第３のコンデンサと、
前記第２のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第４のコンデンサと、
前記第４のコンデンサと直列に接続される第２のトランジスタと、
前記第４のコンデンサの電圧を前記第１のスイッチング素子がオンする電圧以下に制限するために前記第４のコンデンサと前記第２のトランジスタの入力端子間に並列に接続される第２のツェナダイオードと、
を有する請求項９記載のスイッチング電源回路。 - 前記第１のパルス駆動回路は、
巻線比が異なる２つの二次巻線を備えた第１のパルストランスと、
前記第２のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第１のパルストランスの一次巻線に供給する第１のコンデンサと、
前記第１のパルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第２のスイッチング素子に入力する第２のコンデンサと、
前記第１のパルストランスの一方の二次巻線と並列に接続され、前記第１のパルストランスの他方の二次巻線から出力される、前記第１のパルストランスの一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第３のスイッチング素子と、
を有し、
前記第２のパルス駆動回路は、
巻線比が異なる２つの二次巻線を備えた第２のパルストランスと、
前記第１のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第２のパルストランスの一次巻線に供給する第３のコンデンサと、
前記第２のパルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第１のスイッチング素子に入力する第４のコンデンサと、
前記第２のパルストランスの一方の二次巻線と並列に接続され、前記第２のパルストランスの他方の二次巻線から出力される、前記第２のパルストランスの一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第４のスイッチング素子と、
を有する請求項９記載のスイッチング電源回路。
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