JP3602079B2 - スイッチング電源回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、スイッチング電源回路に関し、特にアクティブクランプ方式と同期整流回路とを組み合わせたスイッチング電源回路に関する。
【0002】
【従来の技術】
図9はアクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【0003】
図9に示すように、従来のスイッチング電源は、メイントランスT1と、直流電源VinからメイントランスT1の一次巻線Np1に供給される電力を所定の周期でオン(ON)/オフ(OFF)するスイッチング素子であるMOSFET(MOS型電界効果トランジスタ)Q1と、メイントランスT1の二次巻線Ns1から出力される交流電力を整流するためのMOSFETQ3、Q4と、MOSFETQ3、Q4による整流出力を平滑化するための平滑用素子であるチョークコイルL1及び平滑用コンデンサC2と、MOSFETQ1がオフのときに、メイントランスT1の一次巻線Np1に対する印加電圧を制限するためのクランプコンデンサC1及びスイッチング素子であるMOSFETQ2と、MOSFETQ1、Q2のスイッチング動作をそれぞれ制御するための制御信号を出力する制御回路20と、MOSFETQ2を制御信号にしたがって駆動するためのパルス駆動回路10とを有し、負荷RLが平滑用コンデンサC2と並列に接続される構成である。
【0004】
ここで、MOSFETQ1のソース−ドレインはメイントランスT1の一次巻線Np1と直列に接続されている。また、アクティブクランプ方式を構成するクランプコンデンサC1とMOSFETQ2のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサC1とMOSFETQ2がメイントランスT1の一次巻線Np1と並列に接続されている。
【0005】
また、同期整流回路を構成するMOSFETQ3のソース−ドレインはメイントランスT1の二次巻線Ns1の負極と直列に接続され、MOSFETQ4のソース−ドレインはメイントランスT1の二次巻線Ns1と並列に接続されている。MOSFETQ3のゲートはメイントランスT1の二次巻線Ns1の正極に接続され、MOSFETQ4のゲートはメイントランスT1の二次巻線Ns3の負極に接続されている。
【0006】
このような構成において、MOSFETQ1は、制御回路20から供給されるスイッチングパルスによってオン/オフが制御され、MOSFETQ1がオンのとき、MOSFETQ3がオンし、MOSFETQ4がオフするため、チョークコイルL1及び平滑用コンデンサC2を通して負荷RLに整流電圧Voが供給される。
【0007】
一方、MOSFETQ1がオフのとき、MOSFETQ3はオフし、MOSFETQ4はオンするため、MOSFETQ4を通して負荷電流が還流され、負荷RLに整流電圧Voが供給される。なお、MOSFETQ2は、パルス駆動回路10を介して制御回路20から供給されるスイッチングパルスによってMOSFETQ1がオフのときの所定の期間でオンするように制御される。このことにより、MOSFETQ1がオフのときにメイントランスT1の一次巻線に印加される電圧をクランプコンデンサC1の両端電圧Vc1に制限することができる。
【0008】
【発明が解決しようとする課題】
直流電源Vinから1つの整流電圧Voを生成して負荷RLに電力を供給する場合、図9に示した構成のスイッチング電源回路は問題無く動作する。
【0009】
しかしながら、例えば、メイントランスT1の二次巻線数を増やして、複数の整流電圧Voを出力する構成にした場合、任意の二次巻線から出力された整流電圧が負荷RLを介して他の二次巻線の出力側にも回り込むため、チョークコイルL1を介してMOSFETQ3のゲートに電圧Vgs3が供給され、MOSFETQ3が意図せずにオンする問題が発生する。この場合、MOSFETQ3をオフに制御すべきタイミングでもオンするため、回路の誤動作により素子が破損するおそれがある。
【0010】
このような問題を解決するための簡単な手法として、平滑用コンデンサC2と負荷RLの間に直列にダイオードを挿入して負荷側から回り込む直流電圧を遮断する構成が考えられる。
【0011】
しかしながら、このような構成では、通常動作時にダイオードを介して負荷RLに電流IL1が供給されるため、ダイオードによる損失が大きくなり、スイッチング電源回路の変換効率が低下してしまう問題がある。
【0012】
また、許容損失の大きいダイオードを用いなければならないため、ダイオードの外形が大きくなり、ダイオードを冷却するための機構も必要になり、スイッチング電源回路の外形が大きくなってしまう。
【0013】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、効率の低下や外形寸法の増大を抑制すると共に、整流出力数を問題無く増やすことが可能なスイッチング電源回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するため本発明のスイッチング電源回路は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第1のスイッチング素子と、
前記第1のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第2のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第1のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第2のトランジスタと、
前記第1のトランジスタ及び第2のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第2のスイッチング素子に供給される電圧を該第2のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第2のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【0015】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサと直列に接続されるトランジスタと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる2つの二次巻線を備えたパルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第3のスイッチング素子と、
を有する構成であってもよい。
【0016】
また、本発明のスイッチング電源回路の他の構成は、トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第1のスイッチング素子と、
前記第1のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第2のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第1のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第2のトランジスタと、
前記第1のトランジスタ及び第2のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第1のスイッチング素子に供給される電圧を該第1のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第1のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有する構成である。
【0017】
このとき、前記パルス駆動回路は、
パルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと並列に接続されるツェナダイオードと、
を有する構成であってもよく、
パルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサと直列に接続されるトランジスタと、
前記第2のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する構成であってもよく、
巻線比が異なる2つの二次巻線を備えたパルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第3のスイッチング素子と、
を有する構成であってもよい。
【0018】
上記のように構成されたスイッチング電源回路では、トランスの二次巻線から出力される交流電力を整流するための第1のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできても従来のようにオンすることがない。
【0019】
また、第2のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第2のスイッチング素子に供給される電圧を第2のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第2のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第1のトランジスタ及び第2のトランジスタの誤動作が防止される。
【0020】
同様に、第1のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第1のスイッチング素子に供給される電圧を第1のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第1のスイッチング素子がオンする誤動作が防止され、トランスの二次側に設けられた第1のトランジスタ及び第2のトランジスタの誤動作が防止される。
【0021】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【0022】
上述した、負荷RLを介して他の整流出力がメイントランスT1の二次側に回り込む問題を防止する構成として、負荷RLと平滑用コンデンサC2間にダイオードを挿入する構成の他に、図9に示したMOSFETQ3のソース−ドレインをメイントランスT1の二次巻線の正極に接続する構成が考えられる。この場合、MOSFETQ3を駆動するためのゲート電圧Vgs3を得るためにメイントランスT1の二次巻線数を増やさなくてはならないが、ダイオードを挿入する構成に比べてスイッチング電源回路の効率の低下が少なく、外形寸法の増大も最小限で済む。
【0023】
以下では、このような回路構成のスイッチング電源回路について説明すると共に、その問題点の解決策も合わせて提案する。
【0024】
(第1の実施の形態)
図1は本発明のスイッチング電源回路の第1の実施の形態の構成を示す回路図であり、図2は図1に示したパルス駆動回路の構成を示す回路図である。
【0025】
なお、図1に示した各回路要素の符号のうち、同じ構成については図9に示した従来のスイッチング電源回路と同一の符号を付与している。また、MOSFETQ3については、接続位置が図9に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【0026】
図1に示すように、本実施形態のスイッチング電源は、メイントランスT1と、直流電源VinからメイントランスT1の一次巻線Np1に供給される電力を所定の周期でスイッチングするMOSFETQ1と、メイントランスT1の二次巻線Ns1から出力される交流電力を整流するためのMOSFETQ3、Q4と、MOSFETQ3、Q4による整流出力を平滑化するための平滑用素子であるチョークコイルL1及び平滑用コンデンサC2と、MOSFETQ1がオフのときに、メイントランスT1の一次巻線Np1に対する印加電圧を制限するためのクランプコンデンサC1及びMOSFETQ2と、MOSFETQ1、Q2のスイッチングをそれぞれ制御するための制御信号を出力する制御回路2と、MOSFETQ2を制御信号にしたがって駆動するためのパルス駆動回路1とを有し、負荷RLが平滑用コンデンサC2と並列に接続される構成である。
【0027】
MOSFETQ1のソース−ドレインはメイントランスT1の一次巻線Np1の負極と直列に接続されている。また、クランプコンデンサC1とMOSFETQ2のソース−ドレインは直列に接続され、直列に接続されたクランプコンデンサC1とMOSFETQ2はメイントランスT1の一次巻線Np1と並列に接続されている。
【0028】
一方、MOSFETQ3のソース−ドレインはメイントランスT1の二次巻線Ns1の正極と直列に接続され、MOSFETQ4のソース−ドレインはメイントランスT1の二次巻線Ns1と並列に接続されている。
【0029】
また、MOSFETQ3のゲートはメイントランスT1の二次巻線Ns2の正極に接続され、MOSFETQ4のゲートはメイントランスT1の二次巻線Ns3の負極に接続されている。なお、MOSFETQ1〜Q4は制御用の入力端子を備えたスイッチング素子であればよく、例えば、バイポーラトランジスタ等に置き換えることも可能である。
【0030】
図2に示すように、パルス駆動回路1は、パルストランスPT1と、制御回路2から出力される制御信号の直流成分を遮断し、パルストランスPT1の一次巻線Npp1に供給するコンデンサC3と、パルストランスPT1の二次巻線から出力される制御信号の直流成分を遮断し、MOSFETQ2のゲートに供給するコンデンサC4と、コンデンサC4と並列に接続される、直列接続されたツェナダイオードD1及びダイオードD2と、MOSFETQ2のゲート−ソース間に並列に接続される、直列接続されたダイオードD3及び抵抗器R1とを有する構成である。
【0031】
コンデンサC3はパルストランスPT1の一次巻線の正極と制御回路2間に挿入され、コンデンサC4はパルストランスPT1の二次巻線の正極とMOSFETQ2のゲート間に挿入されている。
【0032】
また、ツェナダイオードD1とダイオードD2は、カソードどうしが接続され、ダイオードD3のカソードはMOSFETQ2のゲートに接続されている。ダイオードD3のアノードは抵抗器R1の一端に接続され、抵抗器R1の他端は接地電位GNDに接続されている。
【0033】
次に、図1に示したスイッチング電源回路及び図2に示したパルス駆動回路の動作について、図3及び図4を用いて説明する。
【0034】
図3は図1に示したスイッチング電源回路の動作を示す図であり、図2に示したツェナダイオードのツェナ電圧をMOSFETのオン電圧以上に設定した場合の様子を示すタイミングチャートである。また、図4は図1に示したスイッチング電源回路の動作を示す図であり、図2に示したツェナダイオードのツェナ電圧をMOSFETのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【0035】
定常動作時(図3、図4のT1〜T3)、制御回路2は出力端子OUT1、OUT2から制御信号として互いに逆相のスイッチングパルスをそれぞれ送出している。MOSFETQ1及びMOSFETQ2は、該制御信号にしたがって交互にオン/オフを繰り返している。
【0036】
ここで、MOSFETQ1がオフのとき(図3、図4のT1〜T2)、従来と同様に、MOSFETQ3がオフし、MOSFETQ4がオンするため、MOSFETQ4を通して負荷電流が還流され、負荷RLに整流電圧Voが供給される。また、MOSFETQ2はオン状態に制御される。
【0037】
なお、制御回路2の出力端子OUT2より送出された制御信号Vsw2は、コンデンサC3を介してパルストランスPT1の一次巻線Npp1に印加される。
【0038】
コンデンサC3は、定常時、制御回路2の出力端子OUT2側が正に充電されているため、パルストランスPT1の一次巻線Npp1に発生する電圧Vpp1は、制御信号Vsw2とコンデンサC3に充電されている電圧Vc3との差分となり、図3、4に示すような交流波形となる。
【0039】
パルストランスPT1の二次巻線Nps1に、一次側と同位相で発生する電圧Vps1は、MOSFETQ2のゲート側が正に充電されているコンデンサC4の電圧Vc4と加算され、ゲート電圧Vgs2として出力される。コンデンサC4の電圧Vc4はツェナダイオードD1によりツェナ電圧Vz1に常にクランプされている。
【0040】
一方、MOSFETQ1がオンのとき(図3、図4のT2〜T3)、従来と同様に、MOSFETQ3がオンし、MOSFETQ4がオフするため、チョークコイルL1及び平滑用コンデンサC2を通して負荷RLに整流電圧Voが供給される。
【0041】
また、制御回路2の出力端子OUT2より送出された制御信号Vsw2は0Vとなり、パルストランスPT1の一次巻線Npp1にコンデンサC3を介して負電圧が印加され、二次巻線Nps1にも負電圧が発生する。この二次巻線Nps1に発生した負電圧により抵抗器R1とダイオードD3を介してコンデンサC4に充電電流Id3が流れる。ここで、コンデンサC4の電圧Vc4がツェナダイオードD1のツェナ電圧Vz1以上になると、充電電流Id3はダイオードD2とツェナダイオードD1を介して二次巻線Nps1に戻される。
【0042】
次に、図3、図4に示す時刻T4において、スイッチング電源回路に供給される電源がオフすると、制御回路2から送出される制御信号Vsw2が0Vになり、パルストランスPT1の一次巻線Npp1に発生する電圧Vpp1、及び二次巻線Nps1に発生する電圧Vps1がそれぞれ消失する。
【0043】
しかしながら、コンデンサC4には放電経路が無いため、コンデンサC4に蓄積された電荷は直ぐには無くならず、コンデンサC4の電圧Vc4がMOSFETQ2のゲートに供給されてしまう。
【0044】
図3は、図2に示したツェナダイオードD1のツェナ電圧Vz1が、MOSFETQ2がオンとなる電圧Von以上の場合のスイッチング電源回路の要部の動作を示しており、時刻T5でゲート電圧Vgs2がVonを超えるため、MOSFETQ2がオンしてしまう。
【0045】
この場合、MOSFETQ4がオンするため、平滑用コンデンサC2に蓄積されていた電荷がチョークコイルL1及びMOSFETQ4を介して放電され、ショート電流がIL1が流れる。
【0046】
コンデンサC4の電圧Vc4が低下してMOSFETQ2がオフし、MOSFETQ4がオフすると、チョークコイルL1に流れていたショート電流IL1が無くなることにより発生する逆起電圧VL1がMOSFETQ4のドレイン、ソース間に印加される。さらに、MOSFETQ3にもメイントランスT1の二次巻線Ns1を介して、MOSFETQ4と同様の逆起電圧VL1が印加される。このとき、MOSFETQ3、Q4は発生した逆起電圧VL1により破損するおそれがある。
【0047】
このような問題を防止するため、本実施形態のスイッチング電源回路では、ツェナダイオードD1のツェナ電圧Vz1を、MOSFETQ2がオンする電圧Von以下に設定する。
【0048】
このような電圧制限手段を有することで、図4に示すように、スイッチング電源回路に供給する電源をオフしたときに、MOSFETQ2がオンしないため、MOSFETQ4がオンして流れるショート電流の発生が抑止され、逆起電圧VL1が発生しない。
【0049】
よって、スイッチング電源回路のオフ時にMOSFETQ4が誤ってオンすることが無いためMOSFETQ3、Q4の破損が防止される。
【0050】
したがって、本実施形態のスイッチング電源回路によれば、MOSFETQ3をトランスの二次巻線Ns1の正極に直列に接続することで、他の整流出力が負荷RLを介して回り込んできてもオンすることが無いため、平滑用コンデンサC2と負荷RLの間にダイオードを挿入しなくても、トランスT1の二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【0051】
また、パルス駆動回路1に、電源オフ時にMOSFETQ2のゲートに供給される電圧をMOSFETQ2がオンする電圧以下に制限する電圧制限手段を備えることで、スイッチング電源回路のオフ時にMOSFETQ2がオンする誤動作が防止され、MOSFETQ3、Q4の破損が防止される。
【0052】
(第2の実施の形態)
図5は本発明のスイッチング電源回路の第2の実施の形態の構成を示す回路図である。
【0053】
なお、図5に示した各回路要素の符号のうち、同じ構成については図9に示した従来のスイッチング電源回路と同一の符号を付与している。また、MOSFETQ3については、接続位置が図9に示した従来のスイッチング電源回路と異なっているが、従来と同様の機能を有しているため、同一の符号を付与している。
【0054】
図5に示すように、本実施形態のスイッチング電源回路は、接地電位GNDをメイントランスT1の一次巻線の負極以外と共通にした(図5では二次巻線の負極を接地電位としている)制御回路4を設け、MOSFETQ2を第1のパルス駆動回路31で駆動し、MOSFETQ1を第2のパルス駆動回路32で駆動する構成である。
【0055】
第1のパルス駆動回路31は第1の実施の形態のパルス駆動回路1と同様の構成であるため、その説明は省略する。
【0056】
なお、第2のパルス駆動回路32も第1の実施の形態のパルス駆動回路1と同様構成の回路を用いることが望ましい。その場合、スイッチング電源回路のオフ時にMOSFETQ1が誤ってオンすることが防止され、MOSFETQ3、Q4と共にMOSFETQ1の破損も防止される。
【0057】
(第3の実施の形態)
図6は本発明のスイッチング電源回路の第3の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【0058】
なお、図6に示した各回路要素の符号のうち、同じ構成については図2に示した第1の実施の形態のパルス駆動回路と同一の符号を付与している。また、ツェナダイオードD1、及びダイオードD2、D3については、接続位置が図2に示した第1の実施の形態のパルス駆動回路と異なっているが、第1の実施の形態と同様の機能を有しているため、同一の符号を付与している。
【0059】
図6に示すように、本実施形態のパルス駆動回路は、図2に示したパルス駆動回路のうち、コンデンサC4と直列にトランジスタQ5のエミッタ−コレクタが接続され、コンデンサC4とトランジスタQ5間にツェナダイオードD1が挿入され、トランジスタQ5のエミッタ−コレクタと並列にダイオードD2が接続された構成である。
【0060】
また、トランジスタQ5のベース−コレクタ間に抵抗器R2が挿入され、ダイオードD3がMOSFETQ2のソース−ゲートに並列に接続された構成である。その他の構成は図2に示した第1の実施の形態と同様であるため、その説明は省略する。
【0061】
図6に示した本実施形態のパルス駆動回路では、コンデンサC4の電圧Vc4が、ツェナダイオードD1のツェナ電圧Vz1とトランジスタQ5のベース−エミッタ間電圧Vbeとにより一定に制御される。
【0062】
すなわち、Vc4=Vz1−Vbeとなるよう制限されるため、ツェナ電圧Vz1を最適に設定することで、スイッチング電源回路のオフ時に図2に示した回路と同様にMOSFETQ2がオンしないような電圧にゲート電圧Vgs2を抑制できる。
【0063】
このようにすることで、第1の実施の形態と同様に、スイッチング電源回路のオフ時にMOSFETQ4が誤ってオンすることが無いため、MOSFETQ3、Q4の破損が防止される。
【0064】
なお、本実施形態で示したパルス駆動回路は、図1に示した第1の実施の形態のスイッチング電源回路、または図5に示した第2の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【0065】
(第4の実施の形態)
図7は本発明のスイッチング電源回路の第4の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。また、図8は図7に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。なお、図7に示した各回路要素の符号のうち、同じ構成については図2に示した第1の実施の形態のパルス駆動回路と同一の符号を付与している。
【0066】
図7に示すように、本実施形態のパルス駆動回路は、図2に示したパルス駆動回路のうち、パルストランスPT1に巻線比が異なる2つの二次巻線Nps1、Nps2を備え、一方の二次巻線Nps1をMOSFETQ2の駆動に用い、他方の二次巻線Nps2をMOSFETQ2のゲート電圧Vgs2を0Vに設定するためのMOSFETQ5の駆動に用いる構成である。MOSFETQ5のソース−ドレインは一方の二次巻線Nps1と並列に接続され、ゲートは他方の二次巻線Nps2の負極と接続される。
【0067】
なお、二次巻線Nps1と二次巻線Nps2の巻線比は、二次巻線Nps1に発生する電圧Vps1と二次巻線Nps2に発生する電圧Vps2とが、Vps1<Vps2の関係になるような値に設定される。
【0068】
図8に示すように、本実施形態のパルス駆動回路では、時刻T4においてスイッチング電源回路に供給される電源がオフすると、パルストランスPT1の一方の二次巻線Nps1に発生する電圧Vps1が他方の二次巻線Nps2に発生する電圧Vps2よりも先に低下する。
【0069】
この場合、スイッチング電源回路に供給される電源がオフしても、電圧Vps2によりMOSFETQ5のオン状態が維持されるため、MOSFETQ2のゲート−ソース間が短絡され、コンデンサC4に蓄積された電荷が放電される。
【0070】
したがって、図2に示したパルス駆動回路と同様に、スイッチング電源回路のオフ時に、MOSFETQ2、Q4が誤ってオンすることが防止される。
【0071】
なお、本実施形態で示したパルス駆動回路は、図1に示した第1の実施の形態のスイッチング電源回路、及び図5に示した第2の実施の形態のスイッチング電源回路のいずれの構成に用いても同様の効果を得ることができる。
【0072】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【0073】
トランスの二次巻線から出力される交流電力を整流するための第1のトランジスタをトランスの二次巻線の正極に直列に接続することで、他の整流出力が負荷を介して回り込んできてもオンすることがない。
【0074】
したがって、平滑用素子と負荷の間にダイオードを挿入しなくても、トランスの二次巻線数を増やして複数の整流出力を得ることが可能な回路を構成できる。よって、スイッチング電源回路の効率の低下や外形の増大が抑制される。
【0075】
また、第2のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第2のスイッチング素子に供給される電圧を第2のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第2のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第1のトランジスタ及び第2のトランジスタの誤動作が防止され、第1のトランジスタ及び第2のトランジスタの破損が防止される。
【0076】
同様に、第1のスイッチング素子を駆動するためのパルス駆動回路に、電源オフ時に第1のスイッチング素子に供給される電圧を第1のスイッチング素子がオンする電圧以下に制限する電圧制限手段を備えることで、電源オフ時に第1のスイッチング素子がオンする誤動作、及びトランスの二次側に設けられた整流用の第1のトランジスタ及び第2のトランジスタの誤動作が防止され、第1のスイッチング素子、第1のトランジスタ及び第2のトランジスタの破損が防止される。
【図面の簡単な説明】
【図1】本発明のスイッチング電源回路の第1の実施の形態の構成を示す回路図である。
【図2】図1に示したパルス駆動回路の構成を示す回路図である。
【図3】図1に示したスイッチング電源回路の動作を示す図であり、図2に示したツェナダイオードのツェナ電圧をMOSFETのオン電圧以上に設定した場合の様子を示すタイミングチャートである。
【図4】図1に示したスイッチング電源回路の動作を示す図であり、図2に示したツェナダイオードのツェナ電圧をMOSFETのオン電圧以下に設定した場合の様子を示すタイミングチャートである。
【図5】本発明のスイッチング電源回路の第2の実施の形態の構成を示す回路図である。
【図6】本発明のスイッチング電源回路の第3の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図7】本発明のスイッチング電源回路の第4の実施の形態を示す図であり、パルス駆動回路の構成を示す回路図である。
【図8】図7に示したスイッチング電源回路の動作の様子を示すタイミングチャートである。
【図9】アクティブクランプ方式と同期整流回路とを組み合わせた従来のスイッチング電源の構成を示す回路図である。
【符号の説明】
1 パルス駆動回路
2、4 制御回路
31 第1のパルス駆動回路
32 第2のパルス駆動回路
C1 クランプコンデンサ
C2 平滑用コンデンサ
C3、C4 コンデンサ
D1 ツェナダイオード
D2、D3 ダイオード
L1 チョークコイル
T1 メイントランス
PT1 パルストランス
Q1〜Q4 MOSFET
Q5 トランジスタ
R1 抵抗器
RL 負荷
Claims (12)
- トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第1のスイッチング素子と、
前記第1のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第2のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第1のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第2のトランジスタと、
前記第1のトランジスタ及び第2のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第2のスイッチング素子に供給される電圧を該第2のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第2のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有するスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと並列に接続されるツェナダイオードと、
を有する請求項1記載のスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサと直列に接続されるトランジスタと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する請求項1記載のスイッチング電源回路。 - 前記パルス駆動回路は、
巻線比が異なる2つの二次巻線を備えたパルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第3のスイッチング素子と、
を有する請求項1記載のスイッチング電源回路。 - トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第1のスイッチング素子と、
前記第1のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第2のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第1のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第2のトランジスタと、
前記第1のトランジスタ及び第2のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第1のスイッチング素子に供給される電圧を該第1のスイッチング素子がオンする電圧以下に制限するための電圧制限手段を備えた、前記第1のスイッチング素子を前記制御信号にしたがって駆動するためのパルス駆動回路と、
を有するスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと並列に接続されるツェナダイオードと、
を有する請求項5記載のスイッチング電源回路。 - 前記パルス駆動回路は、
パルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサと直列に接続されるトランジスタと、
前記第2のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと前記トランジスタの入力端子間に並列に接続されるツェナダイオードと、
を有する請求項5記載のスイッチング電源回路。 - 前記パルス駆動回路は、
巻線比が異なる2つの二次巻線を備えたパルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記パルストランスの一次巻線に供給する第1のコンデンサと、
前記パルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第2のコンデンサと、
前記パルストランスの一方の二次巻線と並列に接続され、前記パルストランスの他方の二次巻線から出力される、前記一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第3のスイッチング素子と、
を有する請求項5記載のスイッチング電源回路。 - トランスと、
前記トランスの一次巻線に供給する直流電力を所定の周期でスイッチングする第1のスイッチング素子と、
前記第1のスイッチング素子がオフのときに、前記トランスの一次巻線に対する印加電圧を制限するためのクランプコンデンサ及び第2のスイッチング素子と、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線の正極に直列に接続される第1のトランジスタと、
前記トランスの二次巻線から出力される交流電力を整流するために前記トランスの二次巻線と並列に接続される第2のトランジスタと、
前記第1のトランジスタ及び第2のトランジスタによる整流出力を平滑化するための平滑用素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を動作させるためのスイッチングパルスからなる制御信号をそれぞれ出力する制御回路と、
電源オフ時に前記第2のスイッチング素子に供給される電圧を該第2のスイッチング素子がオンする電圧以下に制限するための第1の電圧制限手段を備えた、前記第2のスイッチング素子を前記制御信号にしたがって駆動するための第1のパルス駆動回路と、
電源オフ時に前記第1のスイッチング素子に供給される電圧を該第1のスイッチング素子がオンする電圧以下に制限するための第2の電圧制限手段を備えた、前記第1のスイッチング素子を前記制御信号にしたがって駆動するための第2のパルス駆動回路と、
を有するスイッチング電源回路。 - 前記第1のパルス駆動回路は、
第1のパルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第1のパルストランスの一次巻線に供給する第1のコンデンサと、
前記第1のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと並列に接続される第1のツェナダイオードと、
を有し、
前記第2のパルス駆動回路は、
第2のパルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第2のパルストランスの一次巻線に供給する第3のコンデンサと、
前記第2のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第4のコンデンサと、
前記第4のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第4のコンデンサと並列に接続される第2のツェナダイオードと、
を有する請求項9記載のスイッチング電源回路。 - 前記第1のパルス駆動回路は、
第1のパルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第1のパルストランスの一次巻線に供給する第1のコンデンサと、
前記第1のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第2のコンデンサと直列に接続される第1のトランジスタと、
前記第2のコンデンサの電圧を前記第2のスイッチング素子がオンする電圧以下に制限するために前記第2のコンデンサと前記第1のトランジスタの入力端子間に並列に接続される第1のツェナダイオードと、
を有し、
前記第2のパルス駆動回路は、
第2のパルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第2のパルストランスの一次巻線に供給する第3のコンデンサと、
前記第2のパルストランスの二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第4のコンデンサと、
前記第4のコンデンサと直列に接続される第2のトランジスタと、
前記第4のコンデンサの電圧を前記第1のスイッチング素子がオンする電圧以下に制限するために前記第4のコンデンサと前記第2のトランジスタの入力端子間に並列に接続される第2のツェナダイオードと、
を有する請求項9記載のスイッチング電源回路。 - 前記第1のパルス駆動回路は、
巻線比が異なる2つの二次巻線を備えた第1のパルストランスと、
前記第2のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第1のパルストランスの一次巻線に供給する第1のコンデンサと、
前記第1のパルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第2のスイッチング素子に入力する第2のコンデンサと、
前記第1のパルストランスの一方の二次巻線と並列に接続され、前記第1のパルストランスの他方の二次巻線から出力される、前記第1のパルストランスの一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第3のスイッチング素子と、
を有し、
前記第2のパルス駆動回路は、
巻線比が異なる2つの二次巻線を備えた第2のパルストランスと、
前記第1のスイッチング素子の動作を制御するための制御信号の直流成分を遮断し、前記第2のパルストランスの一次巻線に供給する第3のコンデンサと、
前記第2のパルストランスの一方の二次巻線から出力される制御信号の直流成分を遮断し、前記第1のスイッチング素子に入力する第4のコンデンサと、
前記第2のパルストランスの一方の二次巻線と並列に接続され、前記第2のパルストランスの他方の二次巻線から出力される、前記第2のパルストランスの一方の二次巻線よりも低い電圧の制御信号にしたがって駆動される第4のスイッチング素子と、
を有する請求項9記載のスイッチング電源回路。
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