JP2003033016A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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Abstract
(57)【要約】
【課題】 効率の低下や外形寸法の増大を抑制すると共
に、整流出力数を問題無く増やすことが可能なスイッチ
ング電源回路を提供する。 【解決手段】 アクティブクランプ方式と同期整流回路
とを組み合わせたスイッチング電源回路において、トラ
ンスの二次巻線から出力される交流電力を同期整流する
ための第１のトランジスタをトランスの二次巻線の正極
側に接続し、アクティブクランプ用のスイッチング素子
に供給する電圧を、スイッチング電源回路のオフ時に、
該第２のスイッチング素子がオンする電圧以下に制限す
る。
に、整流出力数を問題無く増やすことが可能なスイッチ
ング電源回路を提供する。 【解決手段】 アクティブクランプ方式と同期整流回路
とを組み合わせたスイッチング電源回路において、トラ
ンスの二次巻線から出力される交流電力を同期整流する
ための第１のトランジスタをトランスの二次巻線の正極
側に接続し、アクティブクランプ用のスイッチング素子
に供給する電圧を、スイッチング電源回路のオフ時に、
該第２のスイッチング素子がオンする電圧以下に制限す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
回路に関し、特にアクティブクランプ方式と同期整流回
路とを組み合わせたスイッチング電源回路に関する。
回路に関し、特にアクティブクランプ方式と同期整流回
路とを組み合わせたスイッチング電源回路に関する。
【０００２】
【従来の技術】図９はアクティブクランプ方式と同期整
流回路とを組み合わせた従来のスイッチング電源の構成
を示す回路図である。
流回路とを組み合わせた従来のスイッチング電源の構成
を示す回路図である。
【０００３】図９に示すように、従来のスイッチング電
源は、メイントランスＴ１と、直流電源Ｖｉｎからメイ
ントランスＴ１の一次巻線Ｎｐ１に供給される電力を所
定の周期でオン（ＯＮ）／オフ（ＯＦＦ）するスイッチ
ング素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）Ｑ１と、メイントランスＴ１の二次巻線Ｎｓ１
から出力される交流電力を整流するためのＭＯＳＦＥＴ
Ｑ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力
を平滑化するための平滑用素子であるチョークコイルＬ
１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオ
フのときに、メイントランスＴ１の一次巻線Ｎｐ１に対
する印加電圧を制限するためのクランプコンデンサＣ１
及びスイッチング素子であるＭＯＳＦＥＴＱ２と、ＭＯ
ＳＦＥＴＱ１、Ｑ２のスイッチング動作をそれぞれ制御
するための制御信号を出力する制御回路２０と、ＭＯＳ
ＦＥＴＱ２を制御信号にしたがって駆動するためのパル
ス駆動回路１０とを有し、負荷ＲＬが平滑用コンデンサ
Ｃ２と並列に接続される構成である。
源は、メイントランスＴ１と、直流電源Ｖｉｎからメイ
ントランスＴ１の一次巻線Ｎｐ１に供給される電力を所
定の周期でオン（ＯＮ）／オフ（ＯＦＦ）するスイッチ
ング素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）Ｑ１と、メイントランスＴ１の二次巻線Ｎｓ１
から出力される交流電力を整流するためのＭＯＳＦＥＴ
Ｑ３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力
を平滑化するための平滑用素子であるチョークコイルＬ
１及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオ
フのときに、メイントランスＴ１の一次巻線Ｎｐ１に対
する印加電圧を制限するためのクランプコンデンサＣ１
及びスイッチング素子であるＭＯＳＦＥＴＱ２と、ＭＯ
ＳＦＥＴＱ１、Ｑ２のスイッチング動作をそれぞれ制御
するための制御信号を出力する制御回路２０と、ＭＯＳ
ＦＥＴＱ２を制御信号にしたがって駆動するためのパル
ス駆動回路１０とを有し、負荷ＲＬが平滑用コンデンサ
Ｃ２と並列に接続される構成である。
【０００４】ここで、ＭＯＳＦＥＴＱ１のソース−ドレ
インはメイントランスＴ１の一次巻線Ｎｐ１と直列に接
続されている。また、アクティブクランプ方式を構成す
るクランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース
−ドレインは直列に接続され、直列に接続されたクラン
プコンデンサＣ１とＭＯＳＦＥＴＱ２がメイントランス
Ｔ１の一次巻線Ｎｐ１と並列に接続されている。
インはメイントランスＴ１の一次巻線Ｎｐ１と直列に接
続されている。また、アクティブクランプ方式を構成す
るクランプコンデンサＣ１とＭＯＳＦＥＴＱ２のソース
−ドレインは直列に接続され、直列に接続されたクラン
プコンデンサＣ１とＭＯＳＦＥＴＱ２がメイントランス
Ｔ１の一次巻線Ｎｐ１と並列に接続されている。
【０００５】また、同期整流回路を構成するＭＯＳＦＥ
ＴＱ３のソース−ドレインはメイントランスＴ１の二次
巻線Ｎｓ１の負極と直列に接続され、ＭＯＳＦＥＴＱ４
のソース−ドレインはメイントランスＴ１の二次巻線Ｎ
ｓ１と並列に接続されている。ＭＯＳＦＥＴＱ３のゲー
トはメイントランスＴ１の二次巻線Ｎｓ１の正極に接続
され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１
の二次巻線Ｎｓ３の負極に接続されている。
ＴＱ３のソース−ドレインはメイントランスＴ１の二次
巻線Ｎｓ１の負極と直列に接続され、ＭＯＳＦＥＴＱ４
のソース−ドレインはメイントランスＴ１の二次巻線Ｎ
ｓ１と並列に接続されている。ＭＯＳＦＥＴＱ３のゲー
トはメイントランスＴ１の二次巻線Ｎｓ１の正極に接続
され、ＭＯＳＦＥＴＱ４のゲートはメイントランスＴ１
の二次巻線Ｎｓ３の負極に接続されている。
【０００６】このような構成において、ＭＯＳＦＥＴＱ
１は、制御回路２０から供給されるスイッチングパルス
によってオン／オフが制御され、ＭＯＳＦＥＴＱ１がオ
ンのとき、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ
４がオフするため、チョークコイルＬ１及び平滑用コン
デンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給され
る。
１は、制御回路２０から供給されるスイッチングパルス
によってオン／オフが制御され、ＭＯＳＦＥＴＱ１がオ
ンのとき、ＭＯＳＦＥＴＱ３がオンし、ＭＯＳＦＥＴＱ
４がオフするため、チョークコイルＬ１及び平滑用コン
デンサＣ２を通して負荷ＲＬに整流電圧Ｖｏが供給され
る。
【０００７】一方、ＭＯＳＦＥＴＱ１がオフのとき、Ｍ
ＯＳＦＥＴＱ３はオフし、ＭＯＳＦＥＴＱ４はオンする
ため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、
負荷ＲＬに整流電圧Ｖｏが供給される。なお、ＭＯＳＦ
ＥＴＱ２は、パルス駆動回路１０を介して制御回路２０
から供給されるスイッチングパルスによってＭＯＳＦＥ
ＴＱ１がオフのときの所定の期間でオンするように制御
される。このことにより、ＭＯＳＦＥＴＱ１がオフのと
きにメイントランスＴ１の一次巻線に印加される電圧を
クランプコンデンサＣ１の両端電圧Ｖｃ１に制限するこ
とができる。
ＯＳＦＥＴＱ３はオフし、ＭＯＳＦＥＴＱ４はオンする
ため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、
負荷ＲＬに整流電圧Ｖｏが供給される。なお、ＭＯＳＦ
ＥＴＱ２は、パルス駆動回路１０を介して制御回路２０
から供給されるスイッチングパルスによってＭＯＳＦＥ
ＴＱ１がオフのときの所定の期間でオンするように制御
される。このことにより、ＭＯＳＦＥＴＱ１がオフのと
きにメイントランスＴ１の一次巻線に印加される電圧を
クランプコンデンサＣ１の両端電圧Ｖｃ１に制限するこ
とができる。
【０００８】
【発明が解決しようとする課題】直流電源Ｖｉｎから１
つの整流電圧Ｖｏを生成して負荷ＲＬに電力を供給する
場合、図９に示した構成のスイッチング電源回路は問題
無く動作する。
つの整流電圧Ｖｏを生成して負荷ＲＬに電力を供給する
場合、図９に示した構成のスイッチング電源回路は問題
無く動作する。
【０００９】しかしながら、例えば、メイントランスＴ
１の二次巻線数を増やして、複数の整流電圧Ｖｏを出力
する構成にした場合、任意の二次巻線から出力された整
流電圧が負荷ＲＬを介して他の二次巻線の出力側にも回
り込むため、チョークコイルＬ１を介してＭＯＳＦＥＴ
Ｑ３のゲートに電圧Ｖｇｓ３が供給され、ＭＯＳＦＥＴ
Ｑ３が意図せずにオンする問題が発生する。この場合、
ＭＯＳＦＥＴＱ３をオフに制御すべきタイミングでもオ
ンするため、回路の誤動作により素子が破損するおそれ
がある。
１の二次巻線数を増やして、複数の整流電圧Ｖｏを出力
する構成にした場合、任意の二次巻線から出力された整
流電圧が負荷ＲＬを介して他の二次巻線の出力側にも回
り込むため、チョークコイルＬ１を介してＭＯＳＦＥＴ
Ｑ３のゲートに電圧Ｖｇｓ３が供給され、ＭＯＳＦＥＴ
Ｑ３が意図せずにオンする問題が発生する。この場合、
ＭＯＳＦＥＴＱ３をオフに制御すべきタイミングでもオ
ンするため、回路の誤動作により素子が破損するおそれ
がある。
【００１０】このような問題を解決するための簡単な手
法として、平滑用コンデンサＣ２と負荷ＲＬの間に直列
にダイオードを挿入して負荷側から回り込む直流電圧を
遮断する構成が考えられる。
法として、平滑用コンデンサＣ２と負荷ＲＬの間に直列
にダイオードを挿入して負荷側から回り込む直流電圧を
遮断する構成が考えられる。
【００１１】しかしながら、このような構成では、通常
動作時にダイオードを介して負荷ＲＬに電流ＩＬ１が供
給されるため、ダイオードによる損失が大きくなり、ス
イッチング電源回路の変換効率が低下してしまう問題が
ある。
動作時にダイオードを介して負荷ＲＬに電流ＩＬ１が供
給されるため、ダイオードによる損失が大きくなり、ス
イッチング電源回路の変換効率が低下してしまう問題が
ある。
【００１２】また、許容損失の大きいダイオードを用い
なければならないため、ダイオードの外形が大きくな
り、ダイオードを冷却するための機構も必要になり、ス
イッチング電源回路の外形が大きくなってしまう。
なければならないため、ダイオードの外形が大きくな
り、ダイオードを冷却するための機構も必要になり、ス
イッチング電源回路の外形が大きくなってしまう。
【００１３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、効率の
低下や外形寸法の増大を抑制すると共に、整流出力数を
問題無く増やすことが可能なスイッチング電源回路を提
供することを目的とする。
る問題点を解決するためになされたものであり、効率の
低下や外形寸法の増大を抑制すると共に、整流出力数を
問題無く増やすことが可能なスイッチング電源回路を提
供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチング電源回路は、トランスと、前記ト
ランスの一次巻線に供給する直流電力を所定の周期でス
イッチングする第１のスイッチング素子と、前記第１の
スイッチング素子がオフのときに、前記トランスの一次
巻線に対する印加電圧を制限するためのクランプコンデ
ンサ及び第２のスイッチング素子と、前記トランスの二
次巻線から出力される交流電力を整流するために前記ト
ランスの二次巻線の正極に直列に接続される第１のトラ
ンジスタと、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線と並列
に接続される第２のトランジスタと、前記第１のトラン
ジスタ及び第２のトランジスタによる整流出力を平滑化
するための平滑用素子と、前記第１のスイッチング素子
及び前記第２のスイッチング素子を動作させるためのス
イッチングパルスからなる制御信号をそれぞれ出力する
制御回路と、電源オフ時に前記第２のスイッチング素子
に供給される電圧を該第２のスイッチング素子がオンす
る電圧以下に制限するための電圧制限手段を備えた、前
記第２のスイッチング素子を前記制御信号にしたがって
駆動するためのパルス駆動回路と、を有する構成であ
る。
本発明のスイッチング電源回路は、トランスと、前記ト
ランスの一次巻線に供給する直流電力を所定の周期でス
イッチングする第１のスイッチング素子と、前記第１の
スイッチング素子がオフのときに、前記トランスの一次
巻線に対する印加電圧を制限するためのクランプコンデ
ンサ及び第２のスイッチング素子と、前記トランスの二
次巻線から出力される交流電力を整流するために前記ト
ランスの二次巻線の正極に直列に接続される第１のトラ
ンジスタと、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線と並列
に接続される第２のトランジスタと、前記第１のトラン
ジスタ及び第２のトランジスタによる整流出力を平滑化
するための平滑用素子と、前記第１のスイッチング素子
及び前記第２のスイッチング素子を動作させるためのス
イッチングパルスからなる制御信号をそれぞれ出力する
制御回路と、電源オフ時に前記第２のスイッチング素子
に供給される電圧を該第２のスイッチング素子がオンす
る電圧以下に制限するための電圧制限手段を備えた、前
記第２のスイッチング素子を前記制御信号にしたがって
駆動するためのパルス駆動回路と、を有する構成であ
る。
【００１５】このとき、前記パルス駆動回路は、パルス
トランスと、前記第２のスイッチング素子の動作を制御
するための制御信号の直流成分を遮断し、前記パルスト
ランスの一時巻線に供給する第１のコンデンサと、前記
パルストランスの二次巻線から出力される制御信号の直
流成分を遮断し、前記第２のスイッチング素子に入力す
る第２のコンデンサと、前記第２のコンデンサの電圧を
前記第２のスイッチング素子がオンする電圧以下に制限
するために前記第２のコンデンサと並列に接続されるツ
ェナダイオードと、を有する構成であってもよく、パル
ストランスと、前記第２のスイッチング素子の動作を制
御するための制御信号の直流成分を遮断し、前記パルス
トランスの一時巻線に供給する第１のコンデンサと、前
記パルストランスの二次巻線から出力される制御信号の
直流成分を遮断し、前記第２のスイッチング素子に入力
する第２のコンデンサと、前記第２のコンデンサと直列
に接続されるトランジスタと、前記第２のコンデンサの
電圧を前記第２のスイッチング素子がオンする電圧以下
に制限するために前記第２のコンデンサと前記トランジ
スタの入力端子間に並列に接続されるツェナダイオード
と、を有する構成であってもよく、巻線比が異なる２つ
の二次巻線を備えたパルストランスと、前記第２のスイ
ッチング素子の動作を制御するための制御信号の直流成
分を遮断し、前記パルストランスの一時巻線に供給する
第１のコンデンサと、前記パルストランスの一方の二次
巻線から出力される制御信号の直流成分を遮断し、前記
第２のスイッチング素子に入力する第２のコンデンサ
と、前記パルストランスの一方の二次巻線と並列に接続
され、前記パルストランスの他方の二次巻線から出力さ
れる、前記一方の二次巻線よりも低い電圧の制御信号に
したがって駆動される第３のスイッチング素子と、を有
する構成であってもよい。
トランスと、前記第２のスイッチング素子の動作を制御
するための制御信号の直流成分を遮断し、前記パルスト
ランスの一時巻線に供給する第１のコンデンサと、前記
パルストランスの二次巻線から出力される制御信号の直
流成分を遮断し、前記第２のスイッチング素子に入力す
る第２のコンデンサと、前記第２のコンデンサの電圧を
前記第２のスイッチング素子がオンする電圧以下に制限
するために前記第２のコンデンサと並列に接続されるツ
ェナダイオードと、を有する構成であってもよく、パル
ストランスと、前記第２のスイッチング素子の動作を制
御するための制御信号の直流成分を遮断し、前記パルス
トランスの一時巻線に供給する第１のコンデンサと、前
記パルストランスの二次巻線から出力される制御信号の
直流成分を遮断し、前記第２のスイッチング素子に入力
する第２のコンデンサと、前記第２のコンデンサと直列
に接続されるトランジスタと、前記第２のコンデンサの
電圧を前記第２のスイッチング素子がオンする電圧以下
に制限するために前記第２のコンデンサと前記トランジ
スタの入力端子間に並列に接続されるツェナダイオード
と、を有する構成であってもよく、巻線比が異なる２つ
の二次巻線を備えたパルストランスと、前記第２のスイ
ッチング素子の動作を制御するための制御信号の直流成
分を遮断し、前記パルストランスの一時巻線に供給する
第１のコンデンサと、前記パルストランスの一方の二次
巻線から出力される制御信号の直流成分を遮断し、前記
第２のスイッチング素子に入力する第２のコンデンサ
と、前記パルストランスの一方の二次巻線と並列に接続
され、前記パルストランスの他方の二次巻線から出力さ
れる、前記一方の二次巻線よりも低い電圧の制御信号に
したがって駆動される第３のスイッチング素子と、を有
する構成であってもよい。
【００１６】また、本発明のスイッチング電源回路の他
の構成は、トランスと、前記トランスの一次巻線に供給
する直流電力を所定の周期でスイッチングする第１のス
イッチング素子と、前記第１のスイッチング素子がオフ
のときに、前記トランスの一次巻線に対する印加電圧を
制限するためのクランプコンデンサ及び第２のスイッチ
ング素子と、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線の正極
に直列に接続される第１のトランジスタと、前記トラン
スの二次巻線から出力される交流電力を整流するために
前記トランスの二次巻線と並列に接続される第２のトラ
ンジスタと、前記第１のトランジスタ及び第２のトラン
ジスタによる整流出力を平滑化するための平滑用素子
と、前記第１のスイッチング素子及び前記第２のスイッ
チング素子を動作させるためのスイッチングパルスから
なる制御信号をそれぞれ出力する制御回路と、電源オフ
時に前記第１のスイッチング素子に供給される電圧を該
第１のスイッチング素子がオンする電圧以下に制限する
ための電圧制限手段を備えた、前記第１のスイッチング
素子を前記制御信号にしたがって駆動するためのパルス
駆動回路と、を有する構成である。
の構成は、トランスと、前記トランスの一次巻線に供給
する直流電力を所定の周期でスイッチングする第１のス
イッチング素子と、前記第１のスイッチング素子がオフ
のときに、前記トランスの一次巻線に対する印加電圧を
制限するためのクランプコンデンサ及び第２のスイッチ
ング素子と、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線の正極
に直列に接続される第１のトランジスタと、前記トラン
スの二次巻線から出力される交流電力を整流するために
前記トランスの二次巻線と並列に接続される第２のトラ
ンジスタと、前記第１のトランジスタ及び第２のトラン
ジスタによる整流出力を平滑化するための平滑用素子
と、前記第１のスイッチング素子及び前記第２のスイッ
チング素子を動作させるためのスイッチングパルスから
なる制御信号をそれぞれ出力する制御回路と、電源オフ
時に前記第１のスイッチング素子に供給される電圧を該
第１のスイッチング素子がオンする電圧以下に制限する
ための電圧制限手段を備えた、前記第１のスイッチング
素子を前記制御信号にしたがって駆動するためのパルス
駆動回路と、を有する構成である。
【００１７】このとき、前記パルス駆動回路は、パルス
トランスと、前記第１のスイッチング素子の動作を制御
するための制御信号の直流成分を遮断し、前記パルスト
ランスの一時巻線に供給する第１のコンデンサと、前記
パルストランスの二次巻線から出力される制御信号の直
流成分を遮断し、前記第１のスイッチング素子に入力す
る第２のコンデンサと、前記第２のコンデンサの電圧を
前記第１のスイッチング素子がオンする電圧以下に制限
するために前記第２のコンデンサと並列に接続されるツ
ェナダイオードと、を有する構成であってもよく、パル
ストランスと、前記第１のスイッチング素子の動作を制
御するための制御信号の直流成分を遮断し、前記パルス
トランスの一時巻線に供給する第１のコンデンサと、前
記パルストランスの二次巻線から出力される制御信号の
直流成分を遮断し、前記第１のスイッチング素子に入力
する第２のコンデンサと、前記第２のコンデンサと直列
に接続されるトランジスタと、前記第２のコンデンサの
電圧を前記第１のスイッチング素子がオンする電圧以下
に制限するために前記第２のコンデンサと前記トランジ
スタの入力端子間に並列に接続されるツェナダイオード
と、を有する構成であってもよく、巻線比が異なる２つ
の二次巻線を備えたパルストランスと、前記第１のスイ
ッチング素子の動作を制御するための制御信号の直流成
分を遮断し、前記パルストランスの一時巻線に供給する
第１のコンデンサと、前記パルストランスの一方の二次
巻線から出力される制御信号の直流成分を遮断し、前記
第１のスイッチング素子に入力する第２のコンデンサ
と、前記パルストランスの一方の二次巻線と並列に接続
され、前記パルストランスの他方の二次巻線から出力さ
れる、前記一方の二次巻線よりも低い電圧の制御信号に
したがって駆動される第３のスイッチング素子と、を有
する構成であってもよい。
トランスと、前記第１のスイッチング素子の動作を制御
するための制御信号の直流成分を遮断し、前記パルスト
ランスの一時巻線に供給する第１のコンデンサと、前記
パルストランスの二次巻線から出力される制御信号の直
流成分を遮断し、前記第１のスイッチング素子に入力す
る第２のコンデンサと、前記第２のコンデンサの電圧を
前記第１のスイッチング素子がオンする電圧以下に制限
するために前記第２のコンデンサと並列に接続されるツ
ェナダイオードと、を有する構成であってもよく、パル
ストランスと、前記第１のスイッチング素子の動作を制
御するための制御信号の直流成分を遮断し、前記パルス
トランスの一時巻線に供給する第１のコンデンサと、前
記パルストランスの二次巻線から出力される制御信号の
直流成分を遮断し、前記第１のスイッチング素子に入力
する第２のコンデンサと、前記第２のコンデンサと直列
に接続されるトランジスタと、前記第２のコンデンサの
電圧を前記第１のスイッチング素子がオンする電圧以下
に制限するために前記第２のコンデンサと前記トランジ
スタの入力端子間に並列に接続されるツェナダイオード
と、を有する構成であってもよく、巻線比が異なる２つ
の二次巻線を備えたパルストランスと、前記第１のスイ
ッチング素子の動作を制御するための制御信号の直流成
分を遮断し、前記パルストランスの一時巻線に供給する
第１のコンデンサと、前記パルストランスの一方の二次
巻線から出力される制御信号の直流成分を遮断し、前記
第１のスイッチング素子に入力する第２のコンデンサ
と、前記パルストランスの一方の二次巻線と並列に接続
され、前記パルストランスの他方の二次巻線から出力さ
れる、前記一方の二次巻線よりも低い電圧の制御信号に
したがって駆動される第３のスイッチング素子と、を有
する構成であってもよい。
【００１８】上記のように構成されたスイッチング電源
回路では、トランスの二次巻線から出力される交流電力
を整流するための第１のトランジスタをトランスの二次
巻線の正極に直列に接続することで、他の整流出力が負
荷を介して回り込んできても従来のようにオンすること
がない。
回路では、トランスの二次巻線から出力される交流電力
を整流するための第１のトランジスタをトランスの二次
巻線の正極に直列に接続することで、他の整流出力が負
荷を介して回り込んできても従来のようにオンすること
がない。
【００１９】また、第２のスイッチング素子を駆動する
ためのパルス駆動回路に、電源オフ時に第２のスイッチ
ング素子に供給される電圧を第２のスイッチング素子が
オンする電圧以下に制限する電圧制限手段を備えること
で、電源オフ時に第２のスイッチング素子がオンする誤
動作が防止され、トランスの二次側に設けられた第１の
トランジスタ及び第２のトランジスタの誤動作が防止さ
れる。
ためのパルス駆動回路に、電源オフ時に第２のスイッチ
ング素子に供給される電圧を第２のスイッチング素子が
オンする電圧以下に制限する電圧制限手段を備えること
で、電源オフ時に第２のスイッチング素子がオンする誤
動作が防止され、トランスの二次側に設けられた第１の
トランジスタ及び第２のトランジスタの誤動作が防止さ
れる。
【００２０】同様に、第１のスイッチング素子を駆動す
るためのパルス駆動回路に、電源オフ時に第１のスイッ
チング素子に供給される電圧を第１のスイッチング素子
がオンする電圧以下に制限する電圧制限手段を備えるこ
とで、電源オフ時に第１のスイッチング素子がオンする
誤動作が防止され、トランスの二次側に設けられた第１
のトランジスタ及び第２のトランジスタの誤動作が防止
される。
るためのパルス駆動回路に、電源オフ時に第１のスイッ
チング素子に供給される電圧を第１のスイッチング素子
がオンする電圧以下に制限する電圧制限手段を備えるこ
とで、電源オフ時に第１のスイッチング素子がオンする
誤動作が防止され、トランスの二次側に設けられた第１
のトランジスタ及び第２のトランジスタの誤動作が防止
される。
【００２１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２２】上述した、負荷ＲＬを介して他の整流出力
がメイントランスＴ１の二次側に回り込む問題を防止す
る構成として、負荷ＲＬと平滑用コンデンサＣ２間にダ
イオードを挿入する構成の他に、図９に示したＭＯＳＦ
ＥＴＱ３のソース−ドレインをメイントランスＴ１の二
次巻線の正極に接続する構成が考えられる。この場合、
ＭＯＳＦＥＴＱ３を駆動するためのゲート電圧Ｖｇｓ３
を得るためにメイントランスＴ１の二次巻線数を増やさ
なくてはならないが、ダイオードを挿入する構成に比べ
てスイッチング電源回路の効率の低下が少なく、外形寸
法の増大も最小限で済む。
がメイントランスＴ１の二次側に回り込む問題を防止す
る構成として、負荷ＲＬと平滑用コンデンサＣ２間にダ
イオードを挿入する構成の他に、図９に示したＭＯＳＦ
ＥＴＱ３のソース−ドレインをメイントランスＴ１の二
次巻線の正極に接続する構成が考えられる。この場合、
ＭＯＳＦＥＴＱ３を駆動するためのゲート電圧Ｖｇｓ３
を得るためにメイントランスＴ１の二次巻線数を増やさ
なくてはならないが、ダイオードを挿入する構成に比べ
てスイッチング電源回路の効率の低下が少なく、外形寸
法の増大も最小限で済む。
【００２３】以下では、このような回路構成のスイッチ
ング電源回路について説明すると共に、その問題点の解
決策も合わせて提案する。
ング電源回路について説明すると共に、その問題点の解
決策も合わせて提案する。
【００２４】（第１の実施の形態）図１は本発明のスイ
ッチング電源回路の第１の実施の形態の構成を示す回路
図であり、図２は図１に示したパルス駆動回路の構成を
示す回路図である。
ッチング電源回路の第１の実施の形態の構成を示す回路
図であり、図２は図１に示したパルス駆動回路の構成を
示す回路図である。
【００２５】なお、図１に示した各回路要素の符号のう
ち、同じ構成については図９に示した従来のスイッチン
グ電源回路と同一の符号を付与している。また、ＭＯＳ
ＦＥＴＱ３については、接続位置が図９に示した従来の
スイッチング電源回路と異なっているが、従来と同様の
機能を有しているため、同一の符号を付与している。
ち、同じ構成については図９に示した従来のスイッチン
グ電源回路と同一の符号を付与している。また、ＭＯＳ
ＦＥＴＱ３については、接続位置が図９に示した従来の
スイッチング電源回路と異なっているが、従来と同様の
機能を有しているため、同一の符号を付与している。
【００２６】図１に示すように、本実施形態のスイッチ
ング電源は、メイントランスＴ１と、直流電源Ｖｉｎか
らメイントランスＴ１の一次巻線Ｎｐ１に供給される電
力を所定の周期でスイッチングするＭＯＳＦＥＴＱ１
と、メイントランスＴ１の二次巻線Ｎｓ１から出力され
る交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４
と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化す
るための平滑用素子であるチョークコイルＬ１及び平滑
用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのとき
に、メイントランスＴ１の一次巻線Ｎｐ１に対する印加
電圧を制限するためのクランプコンデンサＣ１及びＭＯ
ＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチン
グをそれぞれ制御するための制御信号を出力する制御回
路２と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動
するためのパルス駆動回路１とを有し、負荷ＲＬが平滑
用コンデンサＣ２と並列に接続される構成である。
ング電源は、メイントランスＴ１と、直流電源Ｖｉｎか
らメイントランスＴ１の一次巻線Ｎｐ１に供給される電
力を所定の周期でスイッチングするＭＯＳＦＥＴＱ１
と、メイントランスＴ１の二次巻線Ｎｓ１から出力され
る交流電力を整流するためのＭＯＳＦＥＴＱ３、Ｑ４
と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を平滑化す
るための平滑用素子であるチョークコイルＬ１及び平滑
用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がオフのとき
に、メイントランスＴ１の一次巻線Ｎｐ１に対する印加
電圧を制限するためのクランプコンデンサＣ１及びＭＯ
ＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ１、Ｑ２のスイッチン
グをそれぞれ制御するための制御信号を出力する制御回
路２と、ＭＯＳＦＥＴＱ２を制御信号にしたがって駆動
するためのパルス駆動回路１とを有し、負荷ＲＬが平滑
用コンデンサＣ２と並列に接続される構成である。
【００２７】ＭＯＳＦＥＴＱ１のソース−ドレインはメ
イントランスＴ１の一次巻線Ｎｐ１の負極と直列に接続
されている。また、クランプコンデンサＣ１とＭＯＳＦ
ＥＴＱ２のソース−ドレインは直列に接続され、直列に
接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２
はメイントランスＴ１の一次巻線Ｎｐ１と並列に接続さ
れている。
イントランスＴ１の一次巻線Ｎｐ１の負極と直列に接続
されている。また、クランプコンデンサＣ１とＭＯＳＦ
ＥＴＱ２のソース−ドレインは直列に接続され、直列に
接続されたクランプコンデンサＣ１とＭＯＳＦＥＴＱ２
はメイントランスＴ１の一次巻線Ｎｐ１と並列に接続さ
れている。
【００２８】一方、ＭＯＳＦＥＴＱ３のソース−ドレイ
ンはメイントランスＴ１の二次巻線Ｎｓ１の正極と直列
に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメ
イントランスＴ１の二次巻線Ｎｓ１と並列に接続されて
いる。
ンはメイントランスＴ１の二次巻線Ｎｓ１の正極と直列
に接続され、ＭＯＳＦＥＴＱ４のソース−ドレインはメ
イントランスＴ１の二次巻線Ｎｓ１と並列に接続されて
いる。
【００２９】また、ＭＯＳＦＥＴＱ３のゲートはメイン
トランスＴ１の二次巻線Ｎｓ２の正極に接続され、ＭＯ
ＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線
Ｎｓ３の負極に接続されている。なお、ＭＯＳＦＥＴＱ
１〜Ｑ４は制御用の入力端子を備えたスイッチング素子
であればよく、例えば、バイポーラトランジスタ等に置
き換えることも可能である。
トランスＴ１の二次巻線Ｎｓ２の正極に接続され、ＭＯ
ＳＦＥＴＱ４のゲートはメイントランスＴ１の二次巻線
Ｎｓ３の負極に接続されている。なお、ＭＯＳＦＥＴＱ
１〜Ｑ４は制御用の入力端子を備えたスイッチング素子
であればよく、例えば、バイポーラトランジスタ等に置
き換えることも可能である。
【００３０】図２に示すように、パルス駆動回路１は、
パルストランスＰＴ１と、制御回路２から出力される制
御信号の直流成分を遮断し、パルストランスＰＴ１の一
時巻線Ｎｐｐ１に供給するコンデンサＣ３と、パルスト
ランスＰＴ１の二次巻線から出力される制御信号の直流
成分を遮断し、ＭＯＳＦＥＴＱ２のゲートに供給するコ
ンデンサＣ４と、コンデンサＣ４と並列に接続される、
直列接続されたツェナダイオードＤ１及びダイオードＤ
２と、ＭＯＳＦＥＴＱ２のゲート−ソース間に並列に接
続される、直列接続されたダイオードＤ３及び抵抗器Ｒ
１とを有する構成である。
パルストランスＰＴ１と、制御回路２から出力される制
御信号の直流成分を遮断し、パルストランスＰＴ１の一
時巻線Ｎｐｐ１に供給するコンデンサＣ３と、パルスト
ランスＰＴ１の二次巻線から出力される制御信号の直流
成分を遮断し、ＭＯＳＦＥＴＱ２のゲートに供給するコ
ンデンサＣ４と、コンデンサＣ４と並列に接続される、
直列接続されたツェナダイオードＤ１及びダイオードＤ
２と、ＭＯＳＦＥＴＱ２のゲート−ソース間に並列に接
続される、直列接続されたダイオードＤ３及び抵抗器Ｒ
１とを有する構成である。
【００３１】コンデンサＣ３はパルストランスＰＴ１の
一次巻線の正極と制御回路２間に挿入され、コンデンサ
Ｃ４はパルストランスＰＴ１の二次巻線の正極とＭＯＳ
ＦＥＴＱ２のゲート間に挿入されている。
一次巻線の正極と制御回路２間に挿入され、コンデンサ
Ｃ４はパルストランスＰＴ１の二次巻線の正極とＭＯＳ
ＦＥＴＱ２のゲート間に挿入されている。
【００３２】また、ツェナダイオードＤ１とダイオード
Ｄ２は、カソードどうしが接続され、ダイオードＤ３の
カソードはＭＯＳＦＥＴＱ２のゲートに接続されてい
る。ダイオードＤ３のアノードは抵抗器Ｒ１の一端に接
続され、抵抗器Ｒ１の他端は接地電位ＧＮＤに接続され
ている。
Ｄ２は、カソードどうしが接続され、ダイオードＤ３の
カソードはＭＯＳＦＥＴＱ２のゲートに接続されてい
る。ダイオードＤ３のアノードは抵抗器Ｒ１の一端に接
続され、抵抗器Ｒ１の他端は接地電位ＧＮＤに接続され
ている。
【００３３】次に、図１に示したスイッチング電源回路
及び図２に示したパルス駆動回路の動作について、図３
及び図４を用いて説明する。
及び図２に示したパルス駆動回路の動作について、図３
及び図４を用いて説明する。
【００３４】図３は図１に示したスイッチング電源回路
の動作を示す図であり、図２に示したツェナダイオード
のツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した
場合の様子を示すタイミングチャートである。また、図
４は図１に示したスイッチング電源回路の動作を示す図
であり、図２に示したツェナダイオードのツェナ電圧を
ＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示
すタイミングチャートである。
の動作を示す図であり、図２に示したツェナダイオード
のツェナ電圧をＭＯＳＦＥＴのオン電圧以上に設定した
場合の様子を示すタイミングチャートである。また、図
４は図１に示したスイッチング電源回路の動作を示す図
であり、図２に示したツェナダイオードのツェナ電圧を
ＭＯＳＦＥＴのオン電圧以下に設定した場合の様子を示
すタイミングチャートである。
【００３５】定常動作時（図３、図４のＴ１〜Ｔ３）、
制御回路２は出力端子ＯＵＴ１、ＯＵＴ２から制御信号
として互いに逆相のスイッチングパルスをそれぞれ送出
している。ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２は、
該制御信号にしたがって交互にオン／オフを繰り返して
いる。
制御回路２は出力端子ＯＵＴ１、ＯＵＴ２から制御信号
として互いに逆相のスイッチングパルスをそれぞれ送出
している。ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２は、
該制御信号にしたがって交互にオン／オフを繰り返して
いる。
【００３６】ここで、ＭＯＳＦＥＴＱ１がオフのとき
（図３、図４のＴ１〜Ｔ２）、従来と同様に、ＭＯＳＦ
ＥＴＱ３がオフし、ＭＯＳＦＥＴＱ４がオンするため、
ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷Ｒ
Ｌに整流電圧Ｖｏが供給される。また、ＭＯＳＦＥＴＱ
２はオン状態に制御される。
（図３、図４のＴ１〜Ｔ２）、従来と同様に、ＭＯＳＦ
ＥＴＱ３がオフし、ＭＯＳＦＥＴＱ４がオンするため、
ＭＯＳＦＥＴＱ４を通して負荷電流が還流され、負荷Ｒ
Ｌに整流電圧Ｖｏが供給される。また、ＭＯＳＦＥＴＱ
２はオン状態に制御される。
【００３７】なお、制御回路２の出力端子ＯＵＴ２より
送出された制御信号Ｖｓｗ２は、コンデンサＣ３を介し
てパルストランスＰＴ１の一次巻線Ｎｐｐ１に印加され
る。
送出された制御信号Ｖｓｗ２は、コンデンサＣ３を介し
てパルストランスＰＴ１の一次巻線Ｎｐｐ１に印加され
る。
【００３８】コンデンサＣ３は、定常時、制御回路２の
出力端子ＯＵＴ２側が正に充電されているため、パルス
トランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐ
ｐ１は、制御信号Ｖｓｗ２とコンデンサＣ３に充電され
ている電圧Ｖｃ３との差分となり、図３、４に示すよう
な交流波形となる。
出力端子ＯＵＴ２側が正に充電されているため、パルス
トランスＰＴ１の一次巻線Ｎｐｐ１に発生する電圧Ｖｐ
ｐ１は、制御信号Ｖｓｗ２とコンデンサＣ３に充電され
ている電圧Ｖｃ３との差分となり、図３、４に示すよう
な交流波形となる。
【００３９】パルストランスＰＴ１の二次巻線Ｎｐｓ１
に、一次側と同位相で発生する電圧Ｖｐｓ１は、ＭＯＳ
ＦＥＴＱ２のゲート側が正に充電されているコンデンサ
Ｃ４の電圧Ｖｃ４と加算され、ゲート電圧Ｖｇｓ２とし
て出力される。コンデンサＣ４の電圧Ｖｃ４はツェナダ
イオードＤ１によりツェナ電圧Ｖｚ１に常にクランプさ
れている。
に、一次側と同位相で発生する電圧Ｖｐｓ１は、ＭＯＳ
ＦＥＴＱ２のゲート側が正に充電されているコンデンサ
Ｃ４の電圧Ｖｃ４と加算され、ゲート電圧Ｖｇｓ２とし
て出力される。コンデンサＣ４の電圧Ｖｃ４はツェナダ
イオードＤ１によりツェナ電圧Ｖｚ１に常にクランプさ
れている。
【００４０】一方、ＭＯＳＦＥＴＱ１がオンのとき（図
３、図４のＴ２〜Ｔ３）、従来と同様に、ＭＯＳＦＥＴ
Ｑ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョ
ークコイルＬ１及び平滑用コンデンサＣ２を通して負荷
ＲＬに整流電圧Ｖｏが供給される。
３、図４のＴ２〜Ｔ３）、従来と同様に、ＭＯＳＦＥＴ
Ｑ３がオンし、ＭＯＳＦＥＴＱ４がオフするため、チョ
ークコイルＬ１及び平滑用コンデンサＣ２を通して負荷
ＲＬに整流電圧Ｖｏが供給される。
【００４１】また、制御回路２の出力端子ＯＵＴ２より
送出された制御信号Ｖｓｗ２は０Ｖとなり、パルストラ
ンスＰＴ１の一次巻線Ｎｐｐ１にコンデンサＣ３を介し
て負電圧が印加され、二次巻線Ｎｐｓ１にも負電圧が発
生する。この二次巻線Ｎｐｓ１に発生した負電圧により
抵抗器Ｒ１とダイオードＤ３を介してコンデンサＣ４に
充電電流Ｉｄ３が流れる。ここで、コンデンサＣ４の電
圧Ｖｃ４がツェナダイオードＤ１のツェナ電圧Ｖｚ１以
上になると、充電電流Ｉｄ３はダイオードＤ２とツェナ
ダイオードＤ１を介して二次巻線Ｎｐｓ１に戻される。
送出された制御信号Ｖｓｗ２は０Ｖとなり、パルストラ
ンスＰＴ１の一次巻線Ｎｐｐ１にコンデンサＣ３を介し
て負電圧が印加され、二次巻線Ｎｐｓ１にも負電圧が発
生する。この二次巻線Ｎｐｓ１に発生した負電圧により
抵抗器Ｒ１とダイオードＤ３を介してコンデンサＣ４に
充電電流Ｉｄ３が流れる。ここで、コンデンサＣ４の電
圧Ｖｃ４がツェナダイオードＤ１のツェナ電圧Ｖｚ１以
上になると、充電電流Ｉｄ３はダイオードＤ２とツェナ
ダイオードＤ１を介して二次巻線Ｎｐｓ１に戻される。
【００４２】次に、図３、図４に示す時刻Ｔ４におい
て、スイッチング電源回路に供給される電源がオフする
と、制御回路２から送出される制御信号Ｖｓｗ２が０Ｖ
になり、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発
生する電圧Ｖｐｐ１、及び二次巻線Ｎｐｓ１に発生する
電圧Ｖｐｓ１がそれぞれ消失する。
て、スイッチング電源回路に供給される電源がオフする
と、制御回路２から送出される制御信号Ｖｓｗ２が０Ｖ
になり、パルストランスＰＴ１の一次巻線Ｎｐｐ１に発
生する電圧Ｖｐｐ１、及び二次巻線Ｎｐｓ１に発生する
電圧Ｖｐｓ１がそれぞれ消失する。
【００４３】しかしながら、コンデンサＣ４には放電経
路が無いため、コンデンサＣ４に蓄積された電荷は直ぐ
には無くならず、コンデンサＣ４の電圧Ｖｃ４がＭＯＳ
ＦＥＴＱ２のゲートに供給されてしまう。
路が無いため、コンデンサＣ４に蓄積された電荷は直ぐ
には無くならず、コンデンサＣ４の電圧Ｖｃ４がＭＯＳ
ＦＥＴＱ２のゲートに供給されてしまう。
【００４４】図３は、図２に示したツェナダイオードＤ
１のツェナ電圧Ｖｚ１が、ＭＯＳＦＥＴＱ２がオンとな
る電圧Ｖｏｎ以上の場合のスイッチング電源回路の要部
の動作を示しており、時刻Ｔ５でゲート電圧Ｖｇｓ２が
Ｖｏｎを超えるため、ＭＯＳＦＥＴＱ２がオンしてしま
う。
１のツェナ電圧Ｖｚ１が、ＭＯＳＦＥＴＱ２がオンとな
る電圧Ｖｏｎ以上の場合のスイッチング電源回路の要部
の動作を示しており、時刻Ｔ５でゲート電圧Ｖｇｓ２が
Ｖｏｎを超えるため、ＭＯＳＦＥＴＱ２がオンしてしま
う。
【００４５】この場合、ＭＯＳＦＥＴＱ４がオンするた
め、平滑用コンデンサＣ２に蓄積されていた電荷がチョ
ークコイルＬ１及びＭＯＳＦＥＴＱ４を介して放電さ
れ、ショート電流がＩＬ１が流れる。
め、平滑用コンデンサＣ２に蓄積されていた電荷がチョ
ークコイルＬ１及びＭＯＳＦＥＴＱ４を介して放電さ
れ、ショート電流がＩＬ１が流れる。
【００４６】コンデンサＣ４の電圧Ｖｃ４が低下してＭ
ＯＳＦＥＴＱ２がオフし、ＭＯＳＦＥＴＱ４がオフする
と、チョークコイルＬ１に流れていたショート電流ＩＬ
１が無くなることにより発生する逆起電圧ＶＬ１がＭＯ
ＳＦＥＴＱ４のドレイン、ソース間に印加される。さら
に、ＭＯＳＦＥＴＱ３にもメイントランスＴ１の二次巻
線Ｎｓ１を介して、ＭＯＳＦＥＴＱ４と同様の逆起電圧
ＶＬ１が印加される。このとき、ＭＯＳＦＥＴＱ３、Ｑ
４は発生した逆起電圧ＶＬ１により破損するおそれがあ
る。
ＯＳＦＥＴＱ２がオフし、ＭＯＳＦＥＴＱ４がオフする
と、チョークコイルＬ１に流れていたショート電流ＩＬ
１が無くなることにより発生する逆起電圧ＶＬ１がＭＯ
ＳＦＥＴＱ４のドレイン、ソース間に印加される。さら
に、ＭＯＳＦＥＴＱ３にもメイントランスＴ１の二次巻
線Ｎｓ１を介して、ＭＯＳＦＥＴＱ４と同様の逆起電圧
ＶＬ１が印加される。このとき、ＭＯＳＦＥＴＱ３、Ｑ
４は発生した逆起電圧ＶＬ１により破損するおそれがあ
る。
【００４７】このような問題を防止するため、本実施形
態のスイッチング電源回路では、ツェナダイオードＤ１
のツェナ電圧Ｖｚ１を、ＭＯＳＦＥＴＱ２がオンする電
圧Ｖｏｎ以下に設定する。
態のスイッチング電源回路では、ツェナダイオードＤ１
のツェナ電圧Ｖｚ１を、ＭＯＳＦＥＴＱ２がオンする電
圧Ｖｏｎ以下に設定する。
【００４８】このような電圧制限手段を有することで、
図４に示すように、スイッチング電源回路に供給する電
源をオフしたときに、ＭＯＳＦＥＴＱ２がオンしないた
め、ＭＯＳＦＥＴＱ４がオンして流れるショート電流の
発生が抑止され、逆起電圧ＶＬ１が発生しない。
図４に示すように、スイッチング電源回路に供給する電
源をオフしたときに、ＭＯＳＦＥＴＱ２がオンしないた
め、ＭＯＳＦＥＴＱ４がオンして流れるショート電流の
発生が抑止され、逆起電圧ＶＬ１が発生しない。
【００４９】よって、スイッチング電源回路のオフ時に
ＭＯＳＦＥＴＱ４が誤ってオンすることが無いためＭＯ
ＳＦＥＴＱ３、Ｑ４の破損が防止される。
ＭＯＳＦＥＴＱ４が誤ってオンすることが無いためＭＯ
ＳＦＥＴＱ３、Ｑ４の破損が防止される。
【００５０】したがって、本実施形態のスイッチング電
源回路によれば、ＭＯＳＦＥＴＱ３をトランスの二次巻
線Ｎｓ１の正極に直列に接続することで、他の整流出力
が負荷ＲＬを介して回り込んできてもオンすることが無
いため、平滑用コンデンサＣ２と負荷ＲＬの間にダイオ
ードを挿入しなくても、トランスＴ１の二次巻線数を増
やして複数の整流出力を得ることが可能な回路を構成で
きる。よって、スイッチング電源回路の効率の低下や外
形の増大が抑制される。
源回路によれば、ＭＯＳＦＥＴＱ３をトランスの二次巻
線Ｎｓ１の正極に直列に接続することで、他の整流出力
が負荷ＲＬを介して回り込んできてもオンすることが無
いため、平滑用コンデンサＣ２と負荷ＲＬの間にダイオ
ードを挿入しなくても、トランスＴ１の二次巻線数を増
やして複数の整流出力を得ることが可能な回路を構成で
きる。よって、スイッチング電源回路の効率の低下や外
形の増大が抑制される。
【００５１】また、パルス駆動回路１に、電源オフ時に
ＭＯＳＦＥＴＱ２のゲートに供給される電圧をＭＯＳＦ
ＥＴＱ２がオンする電圧以下に制限する電圧制限手段を
備えることで、スイッチング電源回路のオフ時にＭＯＳ
ＦＥＴＱ２がオンする誤動作が防止され、ＭＯＳＦＥＴ
Ｑ３、Ｑ４の破損が防止される。
ＭＯＳＦＥＴＱ２のゲートに供給される電圧をＭＯＳＦ
ＥＴＱ２がオンする電圧以下に制限する電圧制限手段を
備えることで、スイッチング電源回路のオフ時にＭＯＳ
ＦＥＴＱ２がオンする誤動作が防止され、ＭＯＳＦＥＴ
Ｑ３、Ｑ４の破損が防止される。
【００５２】（第２の実施の形態）図５は本発明のスイ
ッチング電源回路の第２の実施の形態の構成を示す回路
図である。
ッチング電源回路の第２の実施の形態の構成を示す回路
図である。
【００５３】なお、図５に示した各回路要素の符号のう
ち、同じ構成については図９に示した従来のスイッチン
グ電源回路と同一の符号を付与している。また、ＭＯＳ
ＦＥＴＱ３については、接続位置が図９に示した従来の
スイッチング電源回路と異なっているが、従来と同様の
機能を有しているため、同一の符号を付与している。
ち、同じ構成については図９に示した従来のスイッチン
グ電源回路と同一の符号を付与している。また、ＭＯＳ
ＦＥＴＱ３については、接続位置が図９に示した従来の
スイッチング電源回路と異なっているが、従来と同様の
機能を有しているため、同一の符号を付与している。
【００５４】図５に示すように、本実施形態のスイッチ
ング電源回路は、接地電位ＧＮＤをメイントランスＴ１
の一次巻線の負極以外と共通にした（図５では二次巻線
の負極を接地電位としている）制御回路４を設け、ＭＯ
ＳＦＥＴＱ２を第１のパルス駆動回路３1で駆動し、Ｍ
ＯＳＦＥＴＱ１を第２のパルス駆動回路３2で駆動する
構成である。
ング電源回路は、接地電位ＧＮＤをメイントランスＴ１
の一次巻線の負極以外と共通にした（図５では二次巻線
の負極を接地電位としている）制御回路４を設け、ＭＯ
ＳＦＥＴＱ２を第１のパルス駆動回路３1で駆動し、Ｍ
ＯＳＦＥＴＱ１を第２のパルス駆動回路３2で駆動する
構成である。
【００５５】第１のパルス駆動回路３1は第１の実施の
形態のパルス駆動回路１と同様の構成であるため、その
説明は省略する。
形態のパルス駆動回路１と同様の構成であるため、その
説明は省略する。
【００５６】なお、第２のパルス駆動回路３2も第１の
実施の形態のパルス駆動回路１と同様構成の回路を用い
ることが望ましい。その場合、スイッチング電源回路の
オフ時にＭＯＳＦＥＴＱ１が誤ってオンすることが防止
され、ＭＯＳＦＥＴＱ３、Ｑ４と共にＭＯＳＦＥＴＱ１
の破損も防止される。
実施の形態のパルス駆動回路１と同様構成の回路を用い
ることが望ましい。その場合、スイッチング電源回路の
オフ時にＭＯＳＦＥＴＱ１が誤ってオンすることが防止
され、ＭＯＳＦＥＴＱ３、Ｑ４と共にＭＯＳＦＥＴＱ１
の破損も防止される。
【００５７】（第３の実施の形態）図６は本発明のスイ
ッチング電源回路の第３の実施の形態を示す図であり、
パルス駆動回路の構成を示す回路図である。
ッチング電源回路の第３の実施の形態を示す図であり、
パルス駆動回路の構成を示す回路図である。
【００５８】なお、図６に示した各回路要素の符号のう
ち、同じ構成については図２に示した第１の実施の形態
のパルス駆動回路と同一の符号を付与している。また、
ツェナダイオードＤ１、及びダイオードＤ２、Ｄ３につ
いては、接続位置が図２に示した第１の実施の形態のパ
ルス駆動回路と異なっているが、第１の実施の形態と同
様の機能を有しているため、同一の符号を付与してい
る。
ち、同じ構成については図２に示した第１の実施の形態
のパルス駆動回路と同一の符号を付与している。また、
ツェナダイオードＤ１、及びダイオードＤ２、Ｄ３につ
いては、接続位置が図２に示した第１の実施の形態のパ
ルス駆動回路と異なっているが、第１の実施の形態と同
様の機能を有しているため、同一の符号を付与してい
る。
【００５９】図６に示すように、本実施形態のパルス駆
動回路は、図２に示したパルス駆動回路のうち、コンデ
ンサＣ４と直列にトランジスタＱ５のエミッタ−コレク
タが接続され、コンデンサＣ４とトランジスタＱ５間に
ツェナダイオードＤ１が挿入され、トランジスタＱ５の
エミッタ−コレクタと並列にダイオードＤ２が接続され
た構成である。
動回路は、図２に示したパルス駆動回路のうち、コンデ
ンサＣ４と直列にトランジスタＱ５のエミッタ−コレク
タが接続され、コンデンサＣ４とトランジスタＱ５間に
ツェナダイオードＤ１が挿入され、トランジスタＱ５の
エミッタ−コレクタと並列にダイオードＤ２が接続され
た構成である。
【００６０】また、トランジスタＱ５のベース−コレク
タ間に抵抗器Ｒ２が挿入され、ダイオードＤ３がＭＯＳ
ＦＥＴＱ２のソース−ゲートに並列に接続された構成で
ある。その他の構成は図２に示した第１の実施の形態と
同様であるため、その説明は省略する。
タ間に抵抗器Ｒ２が挿入され、ダイオードＤ３がＭＯＳ
ＦＥＴＱ２のソース−ゲートに並列に接続された構成で
ある。その他の構成は図２に示した第１の実施の形態と
同様であるため、その説明は省略する。
【００６１】図６に示した本実施形態のパルス駆動回路
では、コンデンサＣ４の電圧Ｖｃ４が、ツェナダイオー
ドＤ１のツェナ電圧Ｖｚ１とトランジスタＱ５のベース
−エミッタ間電圧Ｖｂｅとにより一定に制御される。
では、コンデンサＣ４の電圧Ｖｃ４が、ツェナダイオー
ドＤ１のツェナ電圧Ｖｚ１とトランジスタＱ５のベース
−エミッタ間電圧Ｖｂｅとにより一定に制御される。
【００６２】すなわち、Ｖｃ４＝Ｖｚ１−Ｖｂｅとなる
よう制限されるため、ツェナ電圧Ｖｚ１を最適に設定す
ることで、スイッチング電源回路のオフ時に図２に示し
た回路と同様にＭＯＳＦＥＴＱ２がオンしないような電
圧にゲート電圧Ｖｇｓ２を抑制できる。
よう制限されるため、ツェナ電圧Ｖｚ１を最適に設定す
ることで、スイッチング電源回路のオフ時に図２に示し
た回路と同様にＭＯＳＦＥＴＱ２がオンしないような電
圧にゲート電圧Ｖｇｓ２を抑制できる。
【００６３】このようにすることで、第１の実施の形態
と同様に、スイッチング電源回路のオフ時にＭＯＳＦＥ
ＴＱ４が誤ってオンすることが無いため、ＭＯＳＦＥＴ
Ｑ３、Ｑ４の破損が防止される。
と同様に、スイッチング電源回路のオフ時にＭＯＳＦＥ
ＴＱ４が誤ってオンすることが無いため、ＭＯＳＦＥＴ
Ｑ３、Ｑ４の破損が防止される。
【００６４】なお、本実施形態で示したパルス駆動回路
は、図１に示した第１の実施の形態のスイッチング電源
回路、または図５に示した第２の実施の形態のスイッチ
ング電源回路のいずれの構成に用いても同様の効果を得
ることができる。
は、図１に示した第１の実施の形態のスイッチング電源
回路、または図５に示した第２の実施の形態のスイッチ
ング電源回路のいずれの構成に用いても同様の効果を得
ることができる。
【００６５】（第４の実施の形態）図７は本発明のスイ
ッチング電源回路の第４の実施の形態を示す図であり、
パルス駆動回路の構成を示す回路図である。また、図８
は図７に示したスイッチング電源回路の動作の様子を示
すタイミングチャートである。なお、図７に示した各回
路要素の符号のうち、同じ構成については図２に示した
第１の実施の形態のパルス駆動回路と同一の符号を付与
している。
ッチング電源回路の第４の実施の形態を示す図であり、
パルス駆動回路の構成を示す回路図である。また、図８
は図７に示したスイッチング電源回路の動作の様子を示
すタイミングチャートである。なお、図７に示した各回
路要素の符号のうち、同じ構成については図２に示した
第１の実施の形態のパルス駆動回路と同一の符号を付与
している。
【００６６】図７に示すように、本実施形態のパルス駆
動回路は、図２に示したパルス駆動回路のうち、パルス
トランスＰＴ１に巻線比が異なる２つの二次巻線Ｎｐｓ
１、Ｎｐｓ２を備え、一方の二次巻線Ｎｐｓ１をＭＯＳ
ＦＥＴＱ２の駆動に用い、他方の二次巻線Ｎｐｓ２をＭ
ＯＳＦＥＴＱ２のゲート電圧Ｖｇｓ２を０Ｖに設定する
ためのＭＯＳＦＥＴＱ５の駆動に用いる構成である。Ｍ
ＯＳＦＥＴＱ５のソース−ドレインは一方の二次巻線Ｎ
ｐｓ１と並列に接続され、ゲートは他方の二次巻線Ｎｐ
ｓ２の負極と接続される。
動回路は、図２に示したパルス駆動回路のうち、パルス
トランスＰＴ１に巻線比が異なる２つの二次巻線Ｎｐｓ
１、Ｎｐｓ２を備え、一方の二次巻線Ｎｐｓ１をＭＯＳ
ＦＥＴＱ２の駆動に用い、他方の二次巻線Ｎｐｓ２をＭ
ＯＳＦＥＴＱ２のゲート電圧Ｖｇｓ２を０Ｖに設定する
ためのＭＯＳＦＥＴＱ５の駆動に用いる構成である。Ｍ
ＯＳＦＥＴＱ５のソース−ドレインは一方の二次巻線Ｎ
ｐｓ１と並列に接続され、ゲートは他方の二次巻線Ｎｐ
ｓ２の負極と接続される。
【００６７】なお、二次巻線Ｎｐｓ１と二次巻線Ｎｐｓ
２の巻線比は、二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ
１と二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２とが、Ｖ
ｐｓ１＜Ｖｐｓ２の関係になるような値に設定される。
２の巻線比は、二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ
１と二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２とが、Ｖ
ｐｓ１＜Ｖｐｓ２の関係になるような値に設定される。
【００６８】図８に示すように、本実施形態のパルス駆
動回路では、時刻Ｔ４においてスイッチング電源回路に
供給される電源がオフすると、パルストランスＰＴ１の
一方の二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１が他方
の二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２よりも先に
低下する。
動回路では、時刻Ｔ４においてスイッチング電源回路に
供給される電源がオフすると、パルストランスＰＴ１の
一方の二次巻線Ｎｐｓ１に発生する電圧Ｖｐｓ１が他方
の二次巻線Ｎｐｓ２に発生する電圧Ｖｐｓ２よりも先に
低下する。
【００６９】この場合、スイッチング電源回路に供給さ
れる電源がオフしても、電圧Ｖｐｓ２によりＭＯＳＦＥ
ＴＱ５のオン状態が維持されるため、ＭＯＳＦＥＴＱ２
のゲート−ソース間が短絡され、コンデンサＣ４に蓄積
された電荷が放電される。
れる電源がオフしても、電圧Ｖｐｓ２によりＭＯＳＦＥ
ＴＱ５のオン状態が維持されるため、ＭＯＳＦＥＴＱ２
のゲート−ソース間が短絡され、コンデンサＣ４に蓄積
された電荷が放電される。
【００７０】したがって、図２に示したパルス駆動回路
と同様に、スイッチング電源回路のオフ時に、ＭＯＳＦ
ＥＴＱ２、Ｑ４が誤ってオンすることが防止される。
と同様に、スイッチング電源回路のオフ時に、ＭＯＳＦ
ＥＴＱ２、Ｑ４が誤ってオンすることが防止される。
【００７１】なお、本実施形態で示したパルス駆動回路
は、図１に示した第１の実施の形態のスイッチング電源
回路、及び図５に示した第２の実施の形態のスイッチン
グ電源回路のいずれの構成に用いても同様の効果を得る
ことができる。
は、図１に示した第１の実施の形態のスイッチング電源
回路、及び図５に示した第２の実施の形態のスイッチン
グ電源回路のいずれの構成に用いても同様の効果を得る
ことができる。
【００７２】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００７３】トランスの二次巻線から出力される交流電
力を整流するための第１のトランジスタをトランスの二
次巻線の正極に直列に接続することで、他の整流出力が
負荷を介して回り込んできてもオンすることがない。
力を整流するための第１のトランジスタをトランスの二
次巻線の正極に直列に接続することで、他の整流出力が
負荷を介して回り込んできてもオンすることがない。
【００７４】したがって、平滑用素子と負荷の間にダイ
オードを挿入しなくても、トランスの二次巻線数を増や
して複数の整流出力を得ることが可能な回路を構成でき
る。よって、スイッチング電源回路の効率の低下や外形
の増大が抑制される。
オードを挿入しなくても、トランスの二次巻線数を増や
して複数の整流出力を得ることが可能な回路を構成でき
る。よって、スイッチング電源回路の効率の低下や外形
の増大が抑制される。
【００７５】また、第２のスイッチング素子を駆動する
ためのパルス駆動回路に、電源オフ時に第２のスイッチ
ング素子に供給される電圧を第２のスイッチング素子が
オンする電圧以下に制限する電圧制限手段を備えること
で、電源オフ時に第２のスイッチング素子がオンする誤
動作、及びトランスの二次側に設けられた整流用の第１
のトランジスタ及び第２のトランジスタの誤動作が防止
され、第１のトランジスタ及び第２のトランジスタの破
損が防止される。
ためのパルス駆動回路に、電源オフ時に第２のスイッチ
ング素子に供給される電圧を第２のスイッチング素子が
オンする電圧以下に制限する電圧制限手段を備えること
で、電源オフ時に第２のスイッチング素子がオンする誤
動作、及びトランスの二次側に設けられた整流用の第１
のトランジスタ及び第２のトランジスタの誤動作が防止
され、第１のトランジスタ及び第２のトランジスタの破
損が防止される。
【００７６】同様に、第１のスイッチング素子を駆動す
るためのパルス駆動回路に、電源オフ時に第１のスイッ
チング素子に供給される電圧を第１のスイッチング素子
がオンする電圧以下に制限する電圧制限手段を備えるこ
とで、電源オフ時に第１のスイッチング素子がオンする
誤動作、及びトランスの二次側に設けられた整流用の第
１のトランジスタ及び第２のトランジスタの誤動作が防
止され、第１のスイッチング素子、第１のトランジスタ
及び第２のトランジスタの破損が防止される。
るためのパルス駆動回路に、電源オフ時に第１のスイッ
チング素子に供給される電圧を第１のスイッチング素子
がオンする電圧以下に制限する電圧制限手段を備えるこ
とで、電源オフ時に第１のスイッチング素子がオンする
誤動作、及びトランスの二次側に設けられた整流用の第
１のトランジスタ及び第２のトランジスタの誤動作が防
止され、第１のスイッチング素子、第１のトランジスタ
及び第２のトランジスタの破損が防止される。
【図１】本発明のスイッチング電源回路の第１の実施の
形態の構成を示す回路図である。
形態の構成を示す回路図である。
【図２】図１に示したパルス駆動回路の構成を示す回路
図である。
図である。
【図３】図１に示したスイッチング電源回路の動作を示
す図であり、図２に示したツェナダイオードのツェナ電
圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子
を示すタイミングチャートである。
す図であり、図２に示したツェナダイオードのツェナ電
圧をＭＯＳＦＥＴのオン電圧以上に設定した場合の様子
を示すタイミングチャートである。
【図４】図１に示したスイッチング電源回路の動作を示
す図であり、図２に示したツェナダイオードのツェナ電
圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子
を示すタイミングチャートである。
す図であり、図２に示したツェナダイオードのツェナ電
圧をＭＯＳＦＥＴのオン電圧以下に設定した場合の様子
を示すタイミングチャートである。
【図５】本発明のスイッチング電源回路の第２の実施の
形態の構成を示す回路図である。
形態の構成を示す回路図である。
【図６】本発明のスイッチング電源回路の第３の実施の
形態を示す図であり、パルス駆動回路の構成を示す回路
図である。
形態を示す図であり、パルス駆動回路の構成を示す回路
図である。
【図７】本発明のスイッチング電源回路の第４の実施の
形態を示す図であり、パルス駆動回路の構成を示す回路
図である。
形態を示す図であり、パルス駆動回路の構成を示す回路
図である。
【図８】図７に示したスイッチング電源回路の動作の様
子を示すタイミングチャートである。
子を示すタイミングチャートである。
【図９】アクティブクランプ方式と同期整流回路とを組
み合わせた従来のスイッチング電源の構成を示す回路図
である。
み合わせた従来のスイッチング電源の構成を示す回路図
である。
１ パルス駆動回路
２、４ 制御回路
３1 第１のパルス駆動回路
３2 第２のパルス駆動回路
Ｃ１ クランプコンデンサ
Ｃ２ 平滑用コンデンサ
Ｃ３、Ｃ４ コンデンサ
Ｄ１ ツェナダイオード
Ｄ２、Ｄ３ ダイオード
Ｌ１ チョークコイル
Ｔ１ メイントランス
ＰＴ１ パルストランス
Ｑ１〜Ｑ４ ＭＯＳＦＥＴ
Ｑ５ トランジスタ
Ｒ１ 抵抗器
ＲＬ 負荷
Claims (12)
- 【請求項１】 トランスと、 前記トランスの一次巻線に供給する直流電力を所定の周
期でスイッチングする第１のスイッチング素子と、 前記第１のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第２のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線の正極に直列に接続
される第１のトランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第２のトランジスタと、 前記第１のトランジスタ及び第２のトランジスタによる
整流出力を平滑化するための平滑用素子と、 前記第１のスイッチング素子及び前記第２のスイッチン
グ素子を動作させるためのスイッチングパルスからなる
制御信号をそれぞれ出力する制御回路と、 電源オフ時に前記第２のスイッチング素子に供給される
電圧を該第２のスイッチング素子がオンする電圧以下に
制限するための電圧制限手段を備えた、前記第２のスイ
ッチング素子を前記制御信号にしたがって駆動するため
のパルス駆動回路と、を有するスイッチング電源回路。 - 【請求項２】 前記パルス駆動回路は、 パルストランスと、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの二次巻線から出力される制御信号
の直流成分を遮断し、前記第２のスイッチング素子に入
力する第２のコンデンサと、 前記第２のコンデンサの電圧を前記第２のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと並列に接続されるツェナダイオードと、を有
する請求項１記載のスイッチング電源回路。 - 【請求項３】 前記パルス駆動回路は、 パルストランスと、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの二次巻線から出力される制御信号
の直流成分を遮断し、前記第２のスイッチング素子に入
力する第２のコンデンサと、 前記第２のコンデンサと直列に接続されるトランジスタ
と、 前記第２のコンデンサの電圧を前記第２のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと前記トランジスタの入力端子間に並列に接続
されるツェナダイオードと、を有する請求項１記載のス
イッチング電源回路。 - 【請求項４】 前記パルス駆動回路は、 巻線比が異なる２つの二次巻線を備えたパルストランス
と、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの一方の二次巻線から出力される制
御信号の直流成分を遮断し、前記第２のスイッチング素
子に入力する第２のコンデンサと、 前記パルストランスの一方の二次巻線と並列に接続さ
れ、前記パルストランスの他方の二次巻線から出力され
る、前記一方の二次巻線よりも低い電圧の制御信号にし
たがって駆動される第３のスイッチング素子と、を有す
る請求項１記載のスイッチング電源回路。 - 【請求項５】トランスと、 前記トランスの一次巻線に供給する直流電力を所定の周
期でスイッチングする第１のスイッチング素子と、 前記第１のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第２のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線の正極に直列に接続
される第１のトランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第２のトランジスタと、 前記第１のトランジスタ及び第２のトランジスタによる
整流出力を平滑化するための平滑用素子と、 前記第１のスイッチング素子及び前記第２のスイッチン
グ素子を動作させるためのスイッチングパルスからなる
制御信号をそれぞれ出力する制御回路と、 電源オフ時に前記第１のスイッチング素子に供給される
電圧を該第１のスイッチング素子がオンする電圧以下に
制限するための電圧制限手段を備えた、前記第１のスイ
ッチング素子を前記制御信号にしたがって駆動するため
のパルス駆動回路と、を有するスイッチング電源回路。 - 【請求項６】 前記パルス駆動回路は、 パルストランスと、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの二次巻線から出力される制御信号
の直流成分を遮断し、前記第１のスイッチング素子に入
力する第２のコンデンサと、 前記第２のコンデンサの電圧を前記第１のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと並列に接続されるツェナダイオードと、を有
する請求項５記載のスイッチング電源回路。 - 【請求項７】 前記パルス駆動回路は、 パルストランスと、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの二次巻線から出力される制御信号
の直流成分を遮断し、 前記第１のスイッチング素子に入力する第２のコンデン
サと、 前記第２のコンデンサと直列に接続されるトランジスタ
と、 前記第２のコンデンサの電圧を前記第１のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと前記トランジスタの入力端子間に並列に接続
されるツェナダイオードと、を有する請求項５記載のス
イッチング電源回路。 - 【請求項８】 前記パルス駆動回路は、 巻線比が異なる２つの二次巻線を備えたパルストランス
と、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記パルストランスの一時
巻線に供給する第１のコンデンサと、 前記パルストランスの一方の二次巻線から出力される制
御信号の直流成分を遮断し、前記第１のスイッチング素
子に入力する第２のコンデンサと、 前記パルストランスの一方の二次巻線と並列に接続さ
れ、前記パルストランスの他方の二次巻線から出力され
る、前記一方の二次巻線よりも低い電圧の制御信号にし
たがって駆動される第３のスイッチング素子と、を有す
る請求項５記載のスイッチング電源回路。 - 【請求項９】 トランスと、 前記トランスの一次巻線に供給する直流電力を所定の周
期でスイッチングする第１のスイッチング素子と、 前記第１のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第２のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線の正極に直列に接続
される第１のトランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第２のトランジスタと、 前記第１のトランジスタ及び第２のトランジスタによる
整流出力を平滑化するための平滑用素子と、 前記第１のスイッチング素子及び前記第２のスイッチン
グ素子を動作させるためのスイッチングパルスからなる
制御信号をそれぞれ出力する制御回路と、 電源オフ時に前記第２のスイッチング素子に供給される
電圧を該第２のスイッチング素子がオンする電圧以下に
制限するための第１の電圧制限手段を備えた、前記第２
のスイッチング素子を前記制御信号にしたがって駆動す
るための第１のパルス駆動回路と、 電源オフ時に前記第１のスイッチング素子に供給される
電圧を該第１のスイッチング素子がオンする電圧以下に
制限するための第２の電圧制限手段を備えた、前記第１
のスイッチング素子を前記制御信号にしたがって駆動す
るための第２のパルス駆動回路と、を有するスイッチン
グ電源回路。 - 【請求項１０】 前記第１のパルス駆動回路は、 第１のパルストランスと、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第１のパルストランス
の一時巻線に供給する第１のコンデンサと、 前記第１のパルストランスの二次巻線から出力される制
御信号の直流成分を遮断し、前記第２のスイッチング素
子に入力する第２のコンデンサと、 前記第２のコンデンサの電圧を前記第２のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと並列に接続される第１のツェナダイオード
と、を有し、 前記第２のパルス駆動回路は、 第２のパルストランスと、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第２のパルストランス
の一時巻線に供給する第３のコンデンサと、 前記第２のパルストランスの二次巻線から出力される制
御信号の直流成分を遮断し、前記第１のスイッチング素
子に入力する第４のコンデンサと、 前記第４のコンデンサの電圧を前記第１のスイッチング
素子がオンする電圧以下に制限するために前記第４のコ
ンデンサと並列に接続される第２のツェナダイオード
と、 を有する請求項９記載のスイッチング電源回路。 - 【請求項１１】 前記第１のパルス駆動回路は、 第１のパルストランスと、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第１のパルストランス
の一時巻線に供給する第１のコンデンサと、 前記第１のパルストランスの二次巻線から出力される制
御信号の直流成分を遮断し、前記第２のスイッチング素
子に入力する第２のコンデンサと、 前記第２のコンデンサと直列に接続される第１のトラン
ジスタと、 前記第２のコンデンサの電圧を前記第２のスイッチング
素子がオンする電圧以下に制限するために前記第２のコ
ンデンサと前記第１のトランジスタの入力端子間に並列
に接続される第１のツェナダイオードと、を有し、 前記第２のパルス駆動回路は、 第２のパルストランスと、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第２のパルストランス
の一時巻線に供給する第３のコンデンサと、 前記第２のパルストランスの二次巻線から出力される制
御信号の直流成分を遮断し、前記第１のスイッチング素
子に入力する第４のコンデンサと、 前記第４のコンデンサと直列に接続される第２のトラン
ジスタと、 前記第４のコンデンサの電圧を前記第１のスイッチング
素子がオンする電圧以下に制限するために前記第４のコ
ンデンサと前記第２のトランジスタの入力端子間に並列
に接続される第２のツェナダイオードと、を有する請求
項９記載のスイッチング電源回路。 - 【請求項１２】 前記第１のパルス駆動回路は、 巻線比が異なる２つの二次巻線を備えた第１のパルスト
ランスと、 前記第２のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第１のパルストランス
の一時巻線に供給する第１のコンデンサと、 前記第１のパルストランスの一方の二次巻線から出力さ
れる制御信号の直流成分を遮断し、前記第２のスイッチ
ング素子に入力する第２のコンデンサと、 前記第１のパルストランスの一方の二次巻線と並列に接
続され、前記第１のパルストランスの他方の二次巻線か
ら出力される、前記第１のパルストランスの一方の二次
巻線よりも低い電圧の制御信号にしたがって駆動される
第３のスイッチング素子と、を有し、 前記第２のパルス駆動回路は、 巻線比が異なる２つの二次巻線を備えた第２のパルスト
ランスと、 前記第１のスイッチング素子の動作を制御するための制
御信号の直流成分を遮断し、前記第２のパルストランス
の一時巻線に供給する第３のコンデンサと、 前記第２のパルストランスの一方の二次巻線から出力さ
れる制御信号の直流成分を遮断し、前記第１のスイッチ
ング素子に入力する第４のコンデンサと、 前記第２のパルストランスの一方の二次巻線と並列に接
続され、前記第２のパルストランスの他方の二次巻線か
ら出力される、前記第２のパルストランスの一方の二次
巻線よりも低い電圧の制御信号にしたがって駆動される
第４のスイッチング素子と、を有する請求項９記載のス
イッチング電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207620A JP3602079B2 (ja) | 2001-07-09 | 2001-07-09 | スイッチング電源回路 |
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|---|---|---|---|
| JP2001207620A JP3602079B2 (ja) | 2001-07-09 | 2001-07-09 | スイッチング電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003033016A true JP2003033016A (ja) | 2003-01-31 |
| JP3602079B2 JP3602079B2 (ja) | 2004-12-15 |
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ID=19043575
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|---|---|---|---|
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732612B1 (ko) * | 2006-02-07 | 2007-06-27 | 학교법인 포항공과대학교 | 하이브리드 자동차용 고효율 강압형 직류-직류 컨버터 |
| JP2010178411A (ja) * | 2009-01-27 | 2010-08-12 | Murata Mfg Co Ltd | 絶縁型スイッチング電源装置 |
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2001
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| KR100732612B1 (ko) * | 2006-02-07 | 2007-06-27 | 학교법인 포항공과대학교 | 하이브리드 자동차용 고효율 강압형 직류-직류 컨버터 |
| JP2010178411A (ja) * | 2009-01-27 | 2010-08-12 | Murata Mfg Co Ltd | 絶縁型スイッチング電源装置 |
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