JPH08289538A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JPH08289538A JPH08289538A JP7116481A JP11648195A JPH08289538A JP H08289538 A JPH08289538 A JP H08289538A JP 7116481 A JP7116481 A JP 7116481A JP 11648195 A JP11648195 A JP 11648195A JP H08289538 A JPH08289538 A JP H08289538A
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Abstract
(57)【要約】
【目的】 ＦＥＴ等の電界制御型スイッチング素子を用
いた同期整流方式のＤＣ−ＤＣコンバータにおいて，そ
のスイッチング素子がオフしている間の雑音電圧等によ
る誤動作を防止する。 【構成】 変圧器７の１次巻線に直列に接続されたスイ
ッチング素子５をオン・オフさせ，変圧器７を介してそ
の２次側に交流電圧を取り出し，これを２次巻線に直列
接続された整流用のＦＥＴ11で整流し，チョークコイル
15とコンデンサ17とフリーホィーリング用のＦＥＴ13と
により，同期整流方式のＤＣ−ＤＣコンバータを構成す
る。整流用のＦＥＴ11と，フリーホィーリング用のＦＥ
Ｔ13がオフする区間は異なるが，各オフ区間において
は，制御回路９からの信号によりフォトカプラ35と37と
を介して各ＦＥＴのゲート・ソース間を短絡して雑音電
圧等による誤動作を防止する。
いた同期整流方式のＤＣ−ＤＣコンバータにおいて，そ
のスイッチング素子がオフしている間の雑音電圧等によ
る誤動作を防止する。 【構成】 変圧器７の１次巻線に直列に接続されたスイ
ッチング素子５をオン・オフさせ，変圧器７を介してそ
の２次側に交流電圧を取り出し，これを２次巻線に直列
接続された整流用のＦＥＴ11で整流し，チョークコイル
15とコンデンサ17とフリーホィーリング用のＦＥＴ13と
により，同期整流方式のＤＣ−ＤＣコンバータを構成す
る。整流用のＦＥＴ11と，フリーホィーリング用のＦＥ
Ｔ13がオフする区間は異なるが，各オフ区間において
は，制御回路９からの信号によりフォトカプラ35と37と
を介して各ＦＥＴのゲート・ソース間を短絡して雑音電
圧等による誤動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は，ＦＥＴなどの電界制御
型スイッチング素子を用いた同期整流方式のＤＣ−ＤＣ
コンバータに関する。
型スイッチング素子を用いた同期整流方式のＤＣ−ＤＣ
コンバータに関する。
【０００２】
【従来技術】直流入力を受けて，１次側で高周波スイッ
チングを行い，変圧器と整流器を経て直流出力を発生す
るＤＣ−ＤＣコンバータにおいて，２次側の整流回路と
して，１次側の交番電圧に対応してオン，オフするＦＥ
Ｔによる同期整流器を用いる回路構成は，その整流器の
電力損失を低減するために有効な手段として使用されて
いる。
チングを行い，変圧器と整流器を経て直流出力を発生す
るＤＣ−ＤＣコンバータにおいて，２次側の整流回路と
して，１次側の交番電圧に対応してオン，オフするＦＥ
Ｔによる同期整流器を用いる回路構成は，その整流器の
電力損失を低減するために有効な手段として使用されて
いる。
【０００３】 従来のＦＥＴなどの電界制御型スイッチ
ング素子を用いた同期整流方式のＤＣ−ＤＣコンバータ
としては，例えば図３に示すようなものがある。この図
に従って従来例を説明すると，入力端子１，３より入力
された直流電圧はスイッチング素子であるＦＥＴ５のス
イッチングにより，オンオフ波形として変圧器７の１次
巻線に印加される。この電圧は，変圧器７の１次，２次
巻線の巻数比に比例した電圧を２次側に出力する。
ング素子を用いた同期整流方式のＤＣ−ＤＣコンバータ
としては，例えば図３に示すようなものがある。この図
に従って従来例を説明すると，入力端子１，３より入力
された直流電圧はスイッチング素子であるＦＥＴ５のス
イッチングにより，オンオフ波形として変圧器７の１次
巻線に印加される。この電圧は，変圧器７の１次，２次
巻線の巻数比に比例した電圧を２次側に出力する。
【０００４】 変圧器７の２次側の電圧が黒点印側が正
のとき，この電圧は出力チョーク15，出力端子19,21 間
に接続される負荷（図示せず），整流用のＦＥＴ11に印
加される。このとき，ＦＥＴ11のボディダイオード（図
示せず）が導通方向にあり，整流用のＦＥＴ11のゲート
・ソース間にも抵抗23，25により順バイアスされるよう
電圧が印加されるので，このＦＥＴ11は瞬時にオンす
る。このときのＦＥＴ11のドレイン・ソース間電圧VDS
は，ドレイン電流IDと，オン状態におけるドレイン・ソ
ース間抵抗 RDS(ON)との積，すなわちID×RDS(ON) であ
り，通常は一般のダイオードの順方向電圧降下よりも充
分小さい値となるので，高効率な整流ができる。変圧器
７の２次側の電圧が黒点印の反対側を正とする電圧を生
じたときは，ＦＥＴ13のボディダイオードが導通し，整
流用のＦＥＴ11のゲート・ソース間電圧VGS がほぼ零と
なり，整流用ＦＥＴ11はオフする。このとき，ＦＥＴ13
のゲートについては，抵抗27と29およびトランジスタ31
の回路によりＦＥＴ13のゲート・ソース間を順バイアス
する。チョークコイル15に流れていた電流によるエネル
ギーは，このＦＥＴ13のソース・ドレイン間を導通して
流れる。いわゆるフリーホィーリングダイオードとして
ＦＥＴ13は作用する。そして，このＤＣ−ＤＣコンバー
タはスイッチング素子であるＦＥＴ５がオンのときに出
力電力が供給されるため，フォワード型と呼ばれる。な
お，ＦＥＴ13のゲート・ソース間に接続された抵抗33
は，その電極間静電容量に充電された電荷を放電させる
作用をする。これで１サイクルの整流動作が完了する。
以下この動作を繰り返す。
のとき，この電圧は出力チョーク15，出力端子19,21 間
に接続される負荷（図示せず），整流用のＦＥＴ11に印
加される。このとき，ＦＥＴ11のボディダイオード（図
示せず）が導通方向にあり，整流用のＦＥＴ11のゲート
・ソース間にも抵抗23，25により順バイアスされるよう
電圧が印加されるので，このＦＥＴ11は瞬時にオンす
る。このときのＦＥＴ11のドレイン・ソース間電圧VDS
は，ドレイン電流IDと，オン状態におけるドレイン・ソ
ース間抵抗 RDS(ON)との積，すなわちID×RDS(ON) であ
り，通常は一般のダイオードの順方向電圧降下よりも充
分小さい値となるので，高効率な整流ができる。変圧器
７の２次側の電圧が黒点印の反対側を正とする電圧を生
じたときは，ＦＥＴ13のボディダイオードが導通し，整
流用のＦＥＴ11のゲート・ソース間電圧VGS がほぼ零と
なり，整流用ＦＥＴ11はオフする。このとき，ＦＥＴ13
のゲートについては，抵抗27と29およびトランジスタ31
の回路によりＦＥＴ13のゲート・ソース間を順バイアス
する。チョークコイル15に流れていた電流によるエネル
ギーは，このＦＥＴ13のソース・ドレイン間を導通して
流れる。いわゆるフリーホィーリングダイオードとして
ＦＥＴ13は作用する。そして，このＤＣ−ＤＣコンバー
タはスイッチング素子であるＦＥＴ５がオンのときに出
力電力が供給されるため，フォワード型と呼ばれる。な
お，ＦＥＴ13のゲート・ソース間に接続された抵抗33
は，その電極間静電容量に充電された電荷を放電させる
作用をする。これで１サイクルの整流動作が完了する。
以下この動作を繰り返す。
【０００５】 しかしながら，このような従来のＦＥＴ
を用いた同期整流方式にあっては，ＦＥＴがオフしてい
るときには，そのゲート電極は整流回路の線路に抵抗等
を介して接続されており，雑音電圧等により誤動作する
可能性がある。ＦＥＴは電圧駆動型のスイッチング素子
であり，この雑音電圧等による誤動作でオフすべき区間
でオンする可能性があり，このことはＤＣ−ＤＣコンバ
ータの信頼性を損なうことになる。
を用いた同期整流方式にあっては，ＦＥＴがオフしてい
るときには，そのゲート電極は整流回路の線路に抵抗等
を介して接続されており，雑音電圧等により誤動作する
可能性がある。ＦＥＴは電圧駆動型のスイッチング素子
であり，この雑音電圧等による誤動作でオフすべき区間
でオンする可能性があり，このことはＤＣ−ＤＣコンバ
ータの信頼性を損なうことになる。
【０００６】
【発明が解決しようとする課題】本発明は，ＦＥＴなど
の電界制御制御型スイッチング素子による同期整流器を
備えるＤＣ−ＤＣコンバータにおいて，その同期整流用
のスイッチング素子のオフ区間における，雑音電圧等に
よる誤動作を防止することを課題とする。
の電界制御制御型スイッチング素子による同期整流器を
備えるＤＣ−ＤＣコンバータにおいて，その同期整流用
のスイッチング素子のオフ区間における，雑音電圧等に
よる誤動作を防止することを課題とする。
【０００７】
【課題を解決するための手段】この課題を解決するた
め，本発明では，変圧器の１次巻線に直列に接続された
スイッチング素子をオン・オフさせ，変圧器を介してそ
の２次側に交流電圧を取り出し，この交流電圧を整流用
の電界制御型スイッチング素子で整流して直流出力を得
る同期整流方式のＤＣ−ＤＣコンバータにおいて，整流
用の電界制御型スイッチング素子のオフ区間中に，その
制御端子間を短絡するスイッチング素子を設けることを
提案するものである。
め，本発明では，変圧器の１次巻線に直列に接続された
スイッチング素子をオン・オフさせ，変圧器を介してそ
の２次側に交流電圧を取り出し，この交流電圧を整流用
の電界制御型スイッチング素子で整流して直流出力を得
る同期整流方式のＤＣ−ＤＣコンバータにおいて，整流
用の電界制御型スイッチング素子のオフ区間中に，その
制御端子間を短絡するスイッチング素子を設けることを
提案するものである。
【０００８】この制御端子間を短絡するスイッチング素
子について，具体的な例として，一次側のスイッチング
素子の駆動信号に同期してフォトカプラで行うことと，
電磁的結合にて行うことも提案する。
子について，具体的な例として，一次側のスイッチング
素子の駆動信号に同期してフォトカプラで行うことと，
電磁的結合にて行うことも提案する。
【０００９】
【実施例】図１は本発明にかかるＤＣ−ＤＣコンバータ
の一実施例である。図においてＤＣ−ＤＣコンバータの
主となる回路については，すでに図３に示す従来のもの
と同様であるので重複を避ける。この実施例において
は，整流用のＦＥＴ11とフリーホィーリングダイオード
用のＦＥＴ13の各制御端子であるゲート・ソース間をそ
れぞれフォトカプラ35と39の出力端子を接続しておき，
各ＦＥＴがオフしているときに，それぞれのゲート・ソ
ース間を短絡するものである。
の一実施例である。図においてＤＣ−ＤＣコンバータの
主となる回路については，すでに図３に示す従来のもの
と同様であるので重複を避ける。この実施例において
は，整流用のＦＥＴ11とフリーホィーリングダイオード
用のＦＥＴ13の各制御端子であるゲート・ソース間をそ
れぞれフォトカプラ35と39の出力端子を接続しておき，
各ＦＥＴがオフしているときに，それぞれのゲート・ソ
ース間を短絡するものである。
【００１０】 構成を詳細に説明すると，まず使用する
フォトカプラ35と39について，これらは高速度でスイッ
チングする必要があるとともに，オンする位相は互いに
逆であるため，フォトカプラ35としては，例えば非反転
論理回路を含む東芝製のＴＬＰ５５５を使用し，フォト
カプラ39としては，例えば反転論理回路を含むＮＥＣ製
のＰＳ２００７Ｂを使用する。なお，図１に記載する端
子記号はこれらフォトカプラの製造者の端子記号ではな
く，一般化した記号である。つまり端子ａは発光ダイオ
ードのアノード側で，端子ｂは発光ダイオードのカソー
ド側である。また端子ｅとｆはそれぞれ受光側の論理回
路等の＋，−電源端子である。また端子ｃとｄは受光側
の論理出力端子で，いわゆるオープンコレクタ端子対で
ある。
フォトカプラ35と39について，これらは高速度でスイッ
チングする必要があるとともに，オンする位相は互いに
逆であるため，フォトカプラ35としては，例えば非反転
論理回路を含む東芝製のＴＬＰ５５５を使用し，フォト
カプラ39としては，例えば反転論理回路を含むＮＥＣ製
のＰＳ２００７Ｂを使用する。なお，図１に記載する端
子記号はこれらフォトカプラの製造者の端子記号ではな
く，一般化した記号である。つまり端子ａは発光ダイオ
ードのアノード側で，端子ｂは発光ダイオードのカソー
ド側である。また端子ｅとｆはそれぞれ受光側の論理回
路等の＋，−電源端子である。また端子ｃとｄは受光側
の論理出力端子で，いわゆるオープンコレクタ端子対で
ある。
【００１１】 フォトカプラ35の端子ａは抵抗33を介し
て制御回路９の出力端子に接続し，端子ｂは制御回路９
の共通端子に接続する。また端子ｅとｆは，このＤＣ−
ＤＣコンバータの出力端子である19と21にそれぞれ接続
して電源を受ける。また端子ｃはＦＥＴ11のゲートに接
続し，端子ｄはＦＥＴ11のソースに接続する。
て制御回路９の出力端子に接続し，端子ｂは制御回路９
の共通端子に接続する。また端子ｅとｆは，このＤＣ−
ＤＣコンバータの出力端子である19と21にそれぞれ接続
して電源を受ける。また端子ｃはＦＥＴ11のゲートに接
続し，端子ｄはＦＥＴ11のソースに接続する。
【００１２】 フォトカプラ39の端子ａは抵抗37を介し
て制御回路９の出力端子に接続し，端子ｂは制御回路９
の共通端子に接続する。また端子ｅとｆは，このＤＣ−
ＤＣコンバータの出力端子である19と21にそれぞれ接続
して電源を受ける。また端子ｃはＦＥＴ13のゲートに接
続し，端子ｄはＦＥＴ13のソースに接続する。
て制御回路９の出力端子に接続し，端子ｂは制御回路９
の共通端子に接続する。また端子ｅとｆは，このＤＣ−
ＤＣコンバータの出力端子である19と21にそれぞれ接続
して電源を受ける。また端子ｃはＦＥＴ13のゲートに接
続し，端子ｄはＦＥＴ13のソースに接続する。
【００１３】 次に動作を説明すると，制御回路９の出
力がオンパルスを発生している区間ではフォトカプラ35
の出力端子ｃ，ｄ間はＨレベルで開放である。またフォ
トカプラ39の出力端子ｃ，ｄ間は反転してＬレベルで短
絡である。したがって整流用のＦＥＴ11のゲート・ソー
ス間は，抵抗23と25を介してオンバイアス電圧が印加さ
れている。またフリーホィーリング用のＦＥＴ13は，こ
の区間ではトランジスタ31がオフであるから，ゲート・
ソース間には電圧は印加されていない。その上フォトカ
プラ39の出力端子ｃ，ｄ間で短絡されているため，外来
雑音等が現れても誤動作することはない。
力がオンパルスを発生している区間ではフォトカプラ35
の出力端子ｃ，ｄ間はＨレベルで開放である。またフォ
トカプラ39の出力端子ｃ，ｄ間は反転してＬレベルで短
絡である。したがって整流用のＦＥＴ11のゲート・ソー
ス間は，抵抗23と25を介してオンバイアス電圧が印加さ
れている。またフリーホィーリング用のＦＥＴ13は，こ
の区間ではトランジスタ31がオフであるから，ゲート・
ソース間には電圧は印加されていない。その上フォトカ
プラ39の出力端子ｃ，ｄ間で短絡されているため，外来
雑音等が現れても誤動作することはない。
【００１４】 逆に制御回路９の出力がオフ区間ではフ
ォトカプラ35の出力端子ｃ，ｄ間はＬレベルで短絡して
いる。またフォトカプラ39の出力端子ｃ，ｄ間は反転し
てＨレベルで開放している。したがってフリーホィーリ
ング用のＦＥＴ13のゲート・ソース間は開放しており，
抵抗27と29とトランジスタ31とを介して，オンバイアス
電圧が印加されている。また整流用のＦＥＴ11は，この
区間ではゲート・ソース間には電圧は印加されていな
い。その上フォトカプラ35の出力端子ｃ，ｄ間で短絡さ
れているため，外来雑音等が現れても誤動作することは
ない。
ォトカプラ35の出力端子ｃ，ｄ間はＬレベルで短絡して
いる。またフォトカプラ39の出力端子ｃ，ｄ間は反転し
てＨレベルで開放している。したがってフリーホィーリ
ング用のＦＥＴ13のゲート・ソース間は開放しており，
抵抗27と29とトランジスタ31とを介して，オンバイアス
電圧が印加されている。また整流用のＦＥＴ11は，この
区間ではゲート・ソース間には電圧は印加されていな
い。その上フォトカプラ35の出力端子ｃ，ｄ間で短絡さ
れているため，外来雑音等が現れても誤動作することは
ない。
【００１５】 以上説明したように，この実施例におい
ては，同期整流用のＦＥＴがオフすべき区間では，その
ゲート・ソースは間を短絡して，外来雑音等による誤動
作を防止する。なお，２個のフォトカプラ35と39の発光
ダイオード側を直列接続にすることも可能であり，その
場合には直列抵抗を１個省くことができる。またフォト
カプラについては，内部に論理回路を含むものである必
要がない。またこの論理関係は制御回路９の内部で処理
する場合には，２個のフォトカプラは同種のものでよ
い。
ては，同期整流用のＦＥＴがオフすべき区間では，その
ゲート・ソースは間を短絡して，外来雑音等による誤動
作を防止する。なお，２個のフォトカプラ35と39の発光
ダイオード側を直列接続にすることも可能であり，その
場合には直列抵抗を１個省くことができる。またフォト
カプラについては，内部に論理回路を含むものである必
要がない。またこの論理関係は制御回路９の内部で処理
する場合には，２個のフォトカプラは同種のものでよ
い。
【００１６】 図２は，本発明に係る第２の実施例のＤ
Ｃ−ＤＣコンバータである。この実施例では整流用のＦ
ＥＴ11のゲート・ソース間にはトランジスタ49のコレク
タ・エミッタを接続し，フリーホィーリング用のＦＥＴ
13のゲート・ソース間にはトランジスタ55のコレクタ・
エミッタを接続する。そして，各ＦＥＴがオフしている
ときに，これらのトランジスタをオンさせて，それぞれ
のゲート・ソース間を短絡するものである。
Ｃ−ＤＣコンバータである。この実施例では整流用のＦ
ＥＴ11のゲート・ソース間にはトランジスタ49のコレク
タ・エミッタを接続し，フリーホィーリング用のＦＥＴ
13のゲート・ソース間にはトランジスタ55のコレクタ・
エミッタを接続する。そして，各ＦＥＴがオフしている
ときに，これらのトランジスタをオンさせて，それぞれ
のゲート・ソース間を短絡するものである。
【００１７】 これらトランジスタ49と55のベース電流
については，変圧器７の第３の巻線41と第４の巻線43か
ら，それぞれ抵抗器45と51を介して供給される。そして
両トランジスタ49と55のベース・エミッタ間には逆流保
護用のダイオード47と53とが並列接続される。
については，変圧器７の第３の巻線41と第４の巻線43か
ら，それぞれ抵抗器45と51を介して供給される。そして
両トランジスタ49と55のベース・エミッタ間には逆流保
護用のダイオード47と53とが並列接続される。
【００１８】 いま，制御回路９の出力がオンパルスを
発生している区間では，変圧器７の各巻線では黒点印側
が正の電圧を発生しており，トランジスタ49はオフし，
トランジスタ55はオン状態となる。したがって整流用の
ＦＥＴ11のゲート・ソース間は開放しており，抵抗23と
25を介して，オンバイアス電圧が印加されている。また
フリーホィーリング用のＦＥＴ13は，この区間ではゲー
ト・ソース間には電圧は印加されていない。その上，ト
ランジスタ55のコレクタ・エミッタ間で短絡されている
ため，外来雑音等が現れても誤動作することはない。
発生している区間では，変圧器７の各巻線では黒点印側
が正の電圧を発生しており，トランジスタ49はオフし，
トランジスタ55はオン状態となる。したがって整流用の
ＦＥＴ11のゲート・ソース間は開放しており，抵抗23と
25を介して，オンバイアス電圧が印加されている。また
フリーホィーリング用のＦＥＴ13は，この区間ではゲー
ト・ソース間には電圧は印加されていない。その上，ト
ランジスタ55のコレクタ・エミッタ間で短絡されている
ため，外来雑音等が現れても誤動作することはない。
【００１９】 逆に制御回路９の出力がオフ区間では，
変圧器７の各巻線では黒点印でない側が正の電圧を発生
しており，トランジスタ55はオフし，トランジスタ49は
オン状態となる。したがってフリーホィーリング用のＦ
ＥＴ13はゲート・ソース間は開放しており，抵抗29と27
とトランジスタ29とを介して，オンバイアス電圧が印加
されている。また，この区間では整流用のＦＥＴ11のゲ
ート・ソース間には電圧は印加されていない。その上，
トランジスタ49のコレクタ・エミッタ間で短絡されてい
るため，外来雑音等が現れても誤動作することはない。
変圧器７の各巻線では黒点印でない側が正の電圧を発生
しており，トランジスタ55はオフし，トランジスタ49は
オン状態となる。したがってフリーホィーリング用のＦ
ＥＴ13はゲート・ソース間は開放しており，抵抗29と27
とトランジスタ29とを介して，オンバイアス電圧が印加
されている。また，この区間では整流用のＦＥＴ11のゲ
ート・ソース間には電圧は印加されていない。その上，
トランジスタ49のコレクタ・エミッタ間で短絡されてい
るため，外来雑音等が現れても誤動作することはない。
【００２０】 以上説明した図１または図２に示した実
施例において，ＦＥＴ５およびＦＥＴ13はＩＧＢＴ，あ
るいはＳＩＴのような他の電界制御型スイッチング素子
に置き換えても，また半導体の極性はいずれでも同様に
本発明は実施できる。また，整流回路は，いわゆるフォ
ワード型に限らず，フライバック型や他の整流回路にお
いても本発明は適用できる。
施例において，ＦＥＴ５およびＦＥＴ13はＩＧＢＴ，あ
るいはＳＩＴのような他の電界制御型スイッチング素子
に置き換えても，また半導体の極性はいずれでも同様に
本発明は実施できる。また，整流回路は，いわゆるフォ
ワード型に限らず，フライバック型や他の整流回路にお
いても本発明は適用できる。
【００２１】
【発明の効果】以上説明したように本発明によれば，整
流用の電界制御型スイッチング素子のオフしているとき
に，その制御端子間を短絡するスイッチング素子を備え
ているので，外来雑音によりオフすべきスイッチング素
子が誤動作することを確実に防止することができ，ＤＣ
−ＤＣコンバータの信頼性を向上することができる。ま
たこのＤＣ−ＤＣコンバータの出力端子に他の電源装置
が並列接続された場合にその電源装置の発生電圧がわず
かに高くて，電圧が回り込んだ場合の誤動作についても
防止することできる。
流用の電界制御型スイッチング素子のオフしているとき
に，その制御端子間を短絡するスイッチング素子を備え
ているので，外来雑音によりオフすべきスイッチング素
子が誤動作することを確実に防止することができ，ＤＣ
−ＤＣコンバータの信頼性を向上することができる。ま
たこのＤＣ−ＤＣコンバータの出力端子に他の電源装置
が並列接続された場合にその電源装置の発生電圧がわず
かに高くて，電圧が回り込んだ場合の誤動作についても
防止することできる。
【図１】 本発明に係るＤＣ−ＤＣコンバータの一実施
例を示す。
例を示す。
【図２】 本発明に係るＤＣ−ＤＣコンバータの第２の
実施例を示す。
実施例を示す。
【図３】 従来のＤＣ−ＤＣコンバータの一例である。
１，３…入力端子 ５…ＦＥＴ ７…
変圧器 ９…制御回路 11，13…ＦＥＴ 15…チョークコ
イル 17…コンデンサ 19，21…出力端子 35，39…フォトカプラ
変圧器 ９…制御回路 11，13…ＦＥＴ 15…チョークコ
イル 17…コンデンサ 19，21…出力端子 35，39…フォトカプラ
Claims (3)
- 【請求項１】変圧器の１次巻線に直列に接続されたスイ
ッチング素子をオン・オフさせ，変圧器を介してその２
次側に交流電圧を取り出し，この交流電圧を整流用の電
界制御型スイッチング素子で整流して直流出力を得る同
期整流方式のＤＣ−ＤＣコンバータにおいて，前記整流
用の電界制御型スイッチング素子のオフ区間中に，その
制御端子間を短絡するスイッチング素子を備えることを
特徴とするＤＣ−ＤＣコンバータ。 - 【請求項２】前記整流用の電界制御型スイッチング素子
のオフ区間中に，その制御端子間を短絡するスイッチン
グ素子については，一次側のスイッチング素子の駆動信
号に同期してフォトカプラで行うことを特徴とする請求
項１に記載のＤＣ−ＤＣコンバータ。 - 【請求項３】前記整流用の電界制御型スイッチング素子
のオフ区間中に，その制御端子間を短絡するスイッチン
グ素子については，一次側のスイッチング素子の駆動信
号に同期して電磁的結合にて行うことを特徴とする請求
項１に記載のＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116481A JPH08289538A (ja) | 1995-04-18 | 1995-04-18 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116481A JPH08289538A (ja) | 1995-04-18 | 1995-04-18 | Ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08289538A true JPH08289538A (ja) | 1996-11-01 |
Family
ID=14688184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7116481A Pending JPH08289538A (ja) | 1995-04-18 | 1995-04-18 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08289538A (ja) |
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-
1995
- 1995-04-18 JP JP7116481A patent/JPH08289538A/ja active Pending
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