JP3781174B2 - Ｄｃ／ｄｃコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フォワード型のＤＣ／ＤＣコンバータに関し、軽負荷時の損失を防止するＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
スイッチング電源等の電源装置においては、直流入力電圧を絶縁して負荷回路に電力を供給する装置として、ＤＣ／ＤＣコンバータが用いられている。このような構成のＤＣ／ＤＣコンバータは、絶縁トランスの一次側巻線と二次側巻線の極性の違いによって、フォワード型とフライバック型が存在し、例えばフォワード型のＤＣ／ＤＣコンバータとして、米国特許ＵＳＰ４４４１１４６，ＵＳＰ４９５９７６４等に開示されているようなものが知られている。このような装置を図６に示し説明する。
【０００３】
図６において、Ｃ１〜Ｃ３はコンデンサ、Ｑ１〜Ｑ４はｎ型のＭＯＳＦＥＴ、Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，Ｎｉは巻線、Ｌ１はコイル、ＲＬは負荷回路、Ａはエラーアンプ、ＣＴＬは制御部である。巻線Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，ＮｉはトランスＴ１を構成し、ＭＯＳＦＥＴＱ３，Ｑ４は整流回路を構成する。ここで、巻数比は、Ｎｐ≧Ｎｓ＞Ｎｉとする。
【０００４】
コンデンサＣ１は、一端をコンデンサＣ２の一端、巻線Ｎｐの一端に接続する。コンデンサＣ２は、他端をＭＯＳＦＥＴＱ２のドレインに接続する。巻線Ｎｐは１次側巻線で、他端をＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯＳＦＥＴＱ２はサブスイッチで、ソースをＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯＳＦＥＴＱ１はメインスイッチで、ソースをコンデンサＣ１の他端に接続する。
【０００５】
巻線Ｎｓは２次側巻線で、一端をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ４のソースに接続する。巻線Ｎｆｗはドライブ巻線で、一端をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ３のゲートに接続する。巻線Ｎｆｌはドライブ巻線で、一端をＭＯＳＦＥＴＱ４のソースに接続し、他端をＭＯＳＦＥＴＱ４のゲートに接続する。
【０００６】
ＭＯＳＦＥＴＱ３，Ｑ４は第１、第２のスイッチで、ドレインを巻線Ｎｉの一端に接続する。巻線Ｎｉは、他端をコイルＬ１の一端に接続する。コイルＬ１はインダクタンス素子で、他端をコンデンサＣ３の一端に接続する。コンデンサＣ３は出力コンデンサで、他端を巻線Ｎｓの他端に接続する。負荷回路ＲＬはコンデンサＣ３に並列に接続する。
【０００７】
エラーアンプＡは、マイナス端をコンデンサＣ１の一端に接続し、プラス端を、基準電圧を介して、コンデンサＣ１の他端に接続する。制御部ＣＴＬは、エラーアンプＡの出力に基づいて、ＭＯＳＦＥＴＱ１，Ｑ２のゲートに出力を行う。
【０００８】
このような装置を以下に説明する。図７，８は図６に示す装置の動作を示したタイミングチャートで、図８は図７の拡大図である。図７，８において、（ａ）はＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄｓ、（ｂ）はＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、（ｃ）はＭＯＳＦＥＴＱ２のドレイン電流Ｉｄ、（ｄ）はコイルＬ１の電流ＩＬ、（ｅ）はＭＯＳＦＥＴＱ２のゲート−ソース電圧Ｖｇｓ、（ｆ）はＭＯＳＦＥＴＱ１のゲート−ソース電圧Ｖｇｓ、（ｇ）はＭＯＳＦＥＴＱ３のゲート−ソース電圧Ｖｇｓ、（ｈ）はＭＯＳＦＥＴＱ４のゲート−ソース電圧Ｖｇｓである。そして、（ｉ）は巻線Ｎｓの電流ＩＮｓ、（ｊ）は巻線Ｎｓの電圧ＶＮｓ、（ｋ）は巻線Ｎｉの電圧ＶＮｉ、（ｌ）はコイルＬ１の電圧ＶＬ１、（ｍ）はＭＯＳＦＥＴＱ４のドレイン電流Ｉｄ、（ｎ）はコンデンサＣ１の出力電流Ｉｇ、（ｏ）はコイルＣ２の電圧ＶＣ２、（ｐ）は出力電圧Ｖｏである。
【０００９】
また、図９〜１４は図６に示す装置の動作を説明する図で、等価回路で示される。図９は各部電圧の極性を示し、図１０〜１４は、それぞれ、時刻ｔ３−ｔ４期間、時刻ｔ４−ｔ５期間、時刻ｔ５−ｔ６期間、時刻ｔ６−ｔ７期間、時刻ｔ７−ｔ８期間の動作を示す。
【００１０】
（１）時刻ｔ０−ｔ１、ｔ１−ｔ２、ｔ２−ｔ３期間
コンデンサＣ１は、図示しない交流電源からの電圧を直流電圧にする平滑コンデンサで、直流電源として動作する。そして、エラーアンプＡが出力電圧Ｖｏと基準電圧と比較し、比較結果により、制御部ＣＴＬがＭＯＳＦＥＴＱ１，Ｑ２を交互にオン、オフする。これにより、出力電圧Ｖｏを一定に保つ。そして、コンデンサＣ１の直流電圧を、トランスＴ１を介して、電圧変換する。
【００１１】
このとき、ＭＯＳＦＥＴＱ１がオンのとき、トランスＴ１（ドライブ巻線Ｎｆｗ，Ｎｆｌ）により、ＭＯＳＦＥＴＱ３がオンとなり、ＭＯＳＦＥＴＱ４はオフとなる。逆に、ＭＯＳＦＥＴＱ１がオフのとき、トランスＴ１により、ＭＯＳＦＥＴＱ３がオフとなり、ＭＯＳＦＥＴＱ４がオンとなる。
【００１２】
ＭＯＳＦＥＴＱ３がオンのとき、巻線Ｎｓの電流ＩＮｓにより、コンデンサＣ３は充電され、ＭＯＳＦＥＴＱ４がオンのとき、巻線Ｎｉ、コイルＬ１のインダクタンスにより、コンデンサＣ３は充電される。また、巻線Ｎｉにより、リプル電流をゼロにする。
【００１３】
そして、コンデンサＣ３が負荷回路ＲＬに電力を供給する。なお、時刻ｔ０−ｔ３期間は一般的動作なので、詳細な動作説明は省略する。
【００１４】
（２）時刻ｔ３−ｔ４期間（図１０）
ＭＯＳＦＥＴＱ２のオン期間中にＭＯＳＦＥＴＱ２の出力容量はボディーダイオードの順方向電圧まで放電されている。このため、時刻ｔ３時に、ＭＯＳＦＥＴＱ２がオフとなり、クランプコンデンサＣ２からトランスＴ１の巻線Ｎｐの方向に電流が流れ、ＭＯＳＦＥＴＱ２の出力容量をコンデンサＣ２の電圧と平衡するまで充電する。このため、ＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄｓは入力平滑コンデンサＣ１の電圧Ｖｇまで低下する。そして、巻線Ｎｐに電流が流れることにより、巻線ＮｆｌがＭＯＳＦＥＴＱ４をオンとし、コンデンサＣ３が放電される。
【００１５】
（３）時刻ｔ４−ｔ５期間（図１１）
時刻ｔ４になり、制御部ＣＴＬは、エラーアンプＡの出力により、軽負荷（無負荷も含む）を検出し、ＭＯＳＦＥＴＱ１，Ｑ２をオフとする。これは、スイッチング損失を減少させるためで、ＭＯＳＦＥＴＱ２もオフするのは、クランプコンデンサＣ２に蓄積されているエネルギーが、ＭＯＳＦＥＴＱ２、トランスＴ１の巻線Ｎｐからなる経路で短絡され、損失が発生するからである。
【００１６】
時刻ｔ４のタイミングで、クランプ回路（コンデンサＣ２、ＭＯＳＦＥＴＱ２）から巻線Ｎｐに流れていた電流は流れなくなるが、巻線Ｎｐの漏れインダクタンスによって電流が流れつづけようとする。このため、ＭＯＳＦＥＴＱ１のボディーダイオードがオンし、巻線Ｎｐ経由で入力平滑コンデンサＣ１に電流が流れる。
【００１７】
ＭＯＳＦＥＴＱ１のドレイン−ソースＶｄｓは、ＭＯＳＦＥＴＱ１のボディーダイオードがオンになるため、ボディーダイオードの順方向電圧まで低下する。
【００１８】
この電流により各巻線の極性が反転し、巻線ＮｆｗがＭＯＳＦＥＴＱ３をオンにする。一度、ＭＯＳＦＥＴＱ３がオンしてしまうと、（巻線Ｎｓの巻数）＞（巻線Ｎｉの巻数）であるため、２次側平滑コンデンサＣ３から巻線Ｎｓ，Ｎｐ経由で１次側平滑コンデンサＣ１への放電が起こる。
【００１９】
そして、コンデンサＣ１の充電に伴い、コンデンサＣ１の充電電流すなわちＭＯＳＦＥＴＱ１のドレイン電流Ｉｄは最終的には０となる。
【００２０】
（４）時刻ｔ５−ｔ６期間（図１２）
時刻ｔ５のタイミングでは、まだＭＯＳＦＥＴＱ３がオンしているため、コイルＬ１に流れていた電流ＩＬが巻線Ｎｉ，Ｎｓ経由で巻線Ｎｐに流れ、時刻ｔ３−ｔ４期間に逆方向に充電されていたＭＯＳＦＥＴＱ２の出力容量をＭＯＳＦＥＴＱ２のボディーダイオードの順方向電圧まで充電する。
【００２１】
ＭＯＳＦＥＴＱ２の出力容量が充電されると、ＭＯＳＦＥＴＱ２のボディーダイオードがオンとなるため、コンデンサＣ２を充電する。充電にともないコイルＬ１の電流ＩＬは減少する。
【００２２】
（５）時刻ｔ６−ｔ７期間（図１３）
コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎｐの共振により、コンデンサＣ２から巻線Ｎｐ方向に電流が流れ出し、各巻線の極性が反転し、巻線Ｎｆｌにより、ＭＯＳＦＥＴＱ４がオンになるため電流ＩＬが逆方向に流れ出す。
【００２３】
（６）時刻ｔ７−ｔ８期間（図１４）
コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎｐの共振により、再び各巻線の極性が反転するため、巻線Ｎｆｗにより、ＭＯＳＦＥＴＱ３がオンとなる。
【００２４】
この期間の動作は時刻ｔ３−ｔ４期間と同様であり、時刻ｔ８のタイミングにおける各電圧、電流の極性は時刻ｔ４と同じになるため、振動が持続することになる。
【００２５】
【発明が解決しようとする課題】
このように、軽負荷時の損失対策として、ＤＣ／ＤＣコンバータを間欠動作させているが、ＤＣ／ＤＣコンバータの停止時に異常振動の発生により、２次側平滑コンデンサＣ３に蓄えられているエネルギーが１次側に回生されることにより、出力電圧Ｖｏが早く低下する。このため、軽負荷時の損失が増加し、間欠動作のＤＣ／ＤＣコンバータの停止期間が短くなってしまうという問題点があった。
【００２６】
そこで、本発明の目的は、軽負荷時の損失を防止するＤＣ／ＤＣコンバータを実現することにある。
【００２７】
【課題を解決するための手段】
本発明は、以下のことを特徴とするものである。
（１）１次側巻線と２次側巻線とを備えたトランスと、電源からの電力を前記１次側巻線に断続的に通電させるメインスイッチと、前記１次側巻線に並列に接続されるコンデンサとサブスイッチとの直列回路と、前記メインスイッチと前記サブスイッチとを交互にオンオフさせる制御部と、前記２次側巻線に発生する電流を整流するスイッチと、このスイッチの出力に接続され負荷回路が並列に接続される出力コンデンサと、出力の軽負荷を検出する軽負荷検出回路とを有するＤＣ／ＤＣコンバータにおいて、前記軽負荷の検出に基づき前記スイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフすることを特徴とするＤＣ／ＤＣコンバータ。
（２）前記２次側巻線に発生する電流を整流する第１のスイッチ及び第２のスイッチと、前記２次側巻線と前記出力コンデンサとの間に設けられるインダクタンス素子とを備え、前記軽負荷の検出に基づき前記第１のスイッチ及び前記第２のスイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフすることを特徴とする（１）記載のＤＣ／ＤＣコンバータ。
（３）前記トランスは第１のドライブ巻線と第２のドライブ巻線と巻線とを備え、前記第１のスイッチは前記第１のドライブ巻線により駆動され、前記第２のスイッチは前記第２のドライブ巻線により駆動され、前記インダクタンス素子は前記巻線と前記巻線に接続されるコイルとを備え、フォワード型であることを特徴とする（２）記載のＤＣ／ＤＣコンバータ。
（４）出力電圧と基準電圧とを比較するエラーアンプを備え、前記制御部は、前記エラーアンプの出力に基づいて前記メインスイッチと前記サブスイッチとを交互にオンオフし、前記エラーアンプの出力により軽負荷を検出し前記前記メインスイッチ及び前記サブスイッチをオフとすることを特徴とする（１）記載のＤＣ／ＤＣコンバータ。
【００２８】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。
【００２９】
図１において、Ｄ１〜Ｄ４はダイオード、ＳＷ１，ＳＷ２は第３、第４のスイッチ、Ｒｓは電流検出抵抗、１は軽負荷検出回路である。
【００３０】
ダイオードＤ１は、アノードをＭＯＳＦＥＴＱ３のゲートに接続し、カソードを巻線Ｎｆｗの他端に接続する。ダイオードＤ２は、アノードをＭＯＳＦＥＴＱ４のゲートに接続し、カソードを巻線Ｎｆｌの他端に接続する。ダイオードＤ３，Ｄ４は、それぞれアノードをＭＯＳＦＥＴＱ３，Ｑ４のソースに接続し、カソードをＭＯＳＦＥＴＱ３，Ｑ４のドレインに接続する。スイッチＳＷ１，ＳＷ２は、それぞれダイオードＤ１，Ｄ２に並列に設けられる。
【００３１】
電流検出抵抗Ｒｓは、コンデンサＣ３の他端と負荷回路ＲＬの他端との間に設けられる。軽負荷検出回路１は、比較器Ｕにより構成される。比較器Ｕは、プラス端子を負荷回路ＲＬの他端に接続し、マイナス端子を、基準電圧を介して、コンデンサＣ１の他端に接続し、出力がハイレベルのとき、スイッチＳＷ１，ＳＷ２をオンし、ロウレベルのとき、オフする。
【００３２】
このような装置の動作を以下で説明する。図２は図１に示す装置の動作を説明するタイミングチャートである。なお、（ａ）〜（ｐ）は図７，８と同一である。
【００３３】
時刻ｔ１のとき、負荷が軽くなり、出力電流が減少して、検出抵抗Ｒｓの両端の電圧も減少する。この結果、軽負荷検出回路１（比較器Ｕ）が基準電圧より低くなるので、ロウレベルを出力する。これにより、スイッチＳＷ１，ＳＷ２がオフとなり、巻線Ｎｆｗ、ＮｆｌをＭＯＳＦＥＴＱ３，Ｑ４から切り離す。
【００３４】
このとき、巻線Ｎｆｗ、Ｎｆｌの切り離しは、ＭＯＳＦＥＴＱ１，Ｑ２の制御タイミング、つまり、軽負荷状態への移行と無関係に行われるため、ＭＯＳＦＥＴＱ３，Ｑ４をオンにする電圧が巻線Ｎｆｗ、Ｎｆｌに発生していると、スイッチＳＷ１，ＳＷ２のオフにより、ＭＯＳＦＥＴＱ３，Ｑ４のゲートに蓄積された電荷が放電できず、ＭＯＳＦＥＴＱ３，Ｑ４がオン状態を維持し、２次側回路を短絡してしまう。そこで、ダイオードＤ１，Ｄ２により、ＭＯＳＦＥＴＱ３，Ｑ４のゲートの電荷を放電させ、オフとする。
【００３５】
また、同期整流は、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオード及びダイオードＤ３，Ｄ４により、継続される。
【００３６】
時刻ｔ２のとき、エラーアンプＡがロウレベルを出力し、この出力により、制御部ＣＴＬは軽負荷状態と判断し、ＭＯＳＦＥＴＱ１，Ｑ２をオフする。しかし、ＭＯＳＦＥＴＱ３，Ｑ４は、スイッチＳＷ１，ＳＷ２によりすでにオフとなっているので、共振は継続しない。
【００３７】
このように、軽負荷検出回路１が軽負荷を検出し、整流回路を構成するスイッチＳＷ１，ＳＷ２をオフして、ＭＯＳＦＥＴＱ３，Ｑ４の動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振によるＭＯＳＦＥＴＱ３，Ｑ４の誤動作を防止し、２次側回路から共振に必要なエネルギーを１次側回路に供給することを防止できる。つまり、軽負荷時の損失を防止することができる。
【００３８】
なお、ダイオードＤ３，Ｄ４を設けた例を示したが、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードにより、整流が行われるため、ダイオードＤ３，Ｄ４はない構成でもよい。ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードでの損失が通常の整流ダイオードより劣るとしても、軽負荷時なので特に問題とならない。
【００３９】
次に、第２の実施例を図３に示し説明する。ここで、図１と同一のものは同一符号を付して説明を省略する。
【００４０】
図３において、Ｎｆｗ’はドライブ巻線、Ｑ５はｎ型のＭＯＳＦＥＴ、Ｑ６，Ｑ７はＰＮＰトランジスタ、Ｑ８はＮＰＮトランジスタ、Ｒ１〜Ｒ５は抵抗、Ｄ５〜Ｄ７はダイオード、Ｕ１は比較器である。巻線Ｎｐ，Ｎｓ，Ｎｆｗ’，Ｎｆｌ，ＮｉはトランスＴ２を構成し、ＭＯＳＦＥＴＱ４，Ｑ５は整流回路を構成する。そして、トランジスタＱ６，Ｑ７、抵抗Ｒ１〜Ｒ４、ダイオードＤ２，Ｄ５〜Ｄ７は同期整流停止回路２を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ１は軽負荷検出回路３を構成する。
【００４１】
ＭＯＳＦＥＴＱ５は、ＭＯＳＦＥＴＱ３の代わりに設けられ、ドレインを巻線Ｎｓの他端に接続し、ソースをＭＯＳＦＥＴＱ４のソースに接続する。巻線Ｎｆｗ’は、巻線Ｎｆｗの代わりに設けられ、一端を巻線Ｎｓの他端に接続し、他端をトランジスタＱ６のエミッタに接続する。
【００４２】
トランジスタＱ６は、コレクタをＭＯＳＦＥＴＱ５のゲートに接続する。抵抗Ｒ１はトランジスタＱ６のエミッタとベース間に設けられる。ダイオードＤ５は、アノードをトランジスタＱ６のコレクタに接続し、カソードをトランジスタＱ６のエミッタに接続する。
【００４３】
トランジスタＱ７は、スイッチＳＷ２の代わりに設けられ、コレクタをダイオードＤ２のアノードに接続し、エミッタをダイオードＤ２のカソードに接続する。抵抗Ｒ２はトランジスタＱ７のエミッタとベース間に設けられる。
【００４４】
抵抗Ｒ３，Ｒ４は、それぞれ、一端をトランジスタＱ６，Ｑ７のベースに接続する。ダイオードＤ６，Ｄ７は、それぞれ、アノードを抵抗Ｒ３，Ｒ４の他端に接続する。
【００４５】
トランジスタＱ８は、コレクタをダイオードＤ６，Ｄ７のカソードに接続し、エミッタをコンデンサＣ３の他端に接続する。抵抗Ｒ５は一端をトランジスタＱ８のベースに接続する。比較器Ｕ１は出力を抵抗Ｒ５の他端に接続し、プラス端子を負荷回路ＲＬの他端に接続し、マイナス端子を、基準電圧を介して、コンデンサＣ３の他端に接続する。
【００４６】
このような装置は、ＭＯＳＦＥＴＱ３の代わりに、ＭＯＳＦＥＴＱ５を設け、これに伴い、巻線Ｎｆｗの代わりに巻線Ｎｆｗ’が設けられている。そして、第３、第４のスイッチＳＷ１，ＳＷ２の具体的構成として、トランジスタＱ６，Ｑ７による例を示し、軽負荷検出部の具体的構成として、軽負荷検出回路３を示したものである。従って、図１に示す装置と動作は同一であるので、説明を省略する。
【００４７】
そして、第３の実施例を図４に示し以下に説明する。ここで、図３と同一のものは同一符号を付し説明を省略する。
【００４８】
図４において、Ｑ９，Ｑ１０はｐ型のＭＯＳＦＥＴ、Ｕ２は比較器である。トランジスタＱ９，Ｑ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ６，Ｄ７は同期整流停止回路４を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ２は軽負荷検出回路５を構成する。
【００４９】
ＭＯＳＦＥＴＱ９は、トランジスタＱ６、ダイオードＤ５の代わりに設けられ、ソースを巻線Ｎｆｗ’の他端に接続し、ドレインをＭＯＳＦＥＴＱ５のゲートに接続し、ゲートを抵抗Ｒ３の一端に接続する。
【００５０】
ＭＯＳＦＥＴＱ１０は、トランジスタＱ７、ダイオードＤ２の代わりに設けられ、ソースを巻線Ｎｆｌの他端に接続し、ドレインをＭＯＳＦＥＴＱ４のゲートに接続し、ゲートを抵抗Ｒ４の他端に接続する。
【００５１】
比較器Ｕ２は、抵抗Ｒｓ、比較器Ｕ１の代わりに設けられ、出力を抵抗Ｒ５の他端に接続し、プラス端子をエラーアンプＡの出力端に接続し、マイナス端子を、基準電圧を介して、負荷回路ＲＬの他端に接続する。
【００５２】
このような装置は、第３、第４のスイッチの具体的構成として、ＭＯＳＦＥＴＱ９，Ｑ１０による例を示し、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードが、ダイオードＤ２，Ｄ５の代わりをするので、不要となる。また、エラーアンプＡの出力電圧が出力電力に比例するため、軽負荷検出回路５の検出点をエラーアンプＡの出力電圧としている。従って、本実施例と図１に示す装置と動作は同一であるので、説明を省略する。
【００５３】
また、第４の実施例を図５に示し説明する。ここで、図３，４と同一のものは同一符号を付し説明を省略する。
【００５４】
図５において、トランジスタＱ６、ＭＯＳＦＥＴＱ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ５〜Ｄ７は同期整流停止回路６を構成し、巻線Ｎｐ，Ｎｓ，Ｎｆｗ’，ＮｆｌはトランスＴ３を構成する。すなわち、同期整流停止回路６は、第３のスイッチをトランジスタＱ５で構成し、第４のスイッチをＭＯＳＦＥＴＱ１０で構成したものである。トランスＴ３は、トランスＴ２に巻線Ｎｉをなくしたものである。動作については、巻線Ｎｉによるリプル電流をゼロにすることがなくなるだけで、通常動作は通常のＤＣ／ＤＣコンバータと同一であり、軽負荷時の動作は、図１に示す装置と同一なので説明を省略する。
【００５５】
なお、本発明はこれに限定されるものではなく、スイッチをＭＯＳＦＥＴＱ１〜Ｑ５により構成した例を示したが、トランジスタやリレー等で構成してもよい。但し、図１に示すように、ＭＯＳＦＥＴのボディーダイオードを利用できないので、ボディーダイオードと同一方向に、ダイオードを設けなければならないことは言うまでもない。
【００５６】
また、図５に示すように、巻線Ｎｉをなくす構成を示したが、巻線Ｎｉを残し、コイルＬ１をなくす構成でもよい。
【００５７】
そして、インダクタンス素子（巻線Ｎｉ、コイルＬ１）をＭＯＳＦＥＴＱ４のソースとコンデンサＣ３の他端との間に設ける構成にしてもよい。
【００５８】
【発明の効果】
本発明によれば、軽負荷検出部が軽負荷を検出し、整流回路を構成する第１、第２のスイッチの動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振による第１、第２のスイッチの誤動作を防止し、２次側回路から共振に必要なエネルギーを１次側回路に供給することを防止できる。つまり、軽負荷時の損失を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミングチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】本発明の第３の実施例を示した構成図である。
【図５】本発明の第４の実施例を示した構成図である。
【図６】従来のＤＣ／ＤＣコンバータの構成を示した図である。
【図７】図６に示す装置の動作を示したタイミングチャートである。
【図８】図７に示す装置の拡大図である。
【図９】図６に示す装置の動作を説明する図である。
【図１０】図６に示す装置の動作を説明する図である。
【図１１】図６に示す装置の動作を説明する図である。
【図１２】図６に示す装置の動作を説明する図である。
【図１３】図６に示す装置の動作を説明する図である。
【図１４】図６に示す装置の動作を説明する図である。
【符号の説明】
１，３，５ 軽負荷検出回路
２，４ 同期整流停止回路
Ｃ１〜Ｃ３ コンデンサ
ＣＴＬ 制御部
Ｄ１〜Ｄ５ ダイオード
Ｌ１ コイル
Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｗ’，Ｎｆｌ，Ｎｉ 巻線
Ｑ１〜Ｑ５，Ｑ９，Ｑ１０ ＭＯＳＦＥＴ
Ｑ６，Ｑ７ トランジスタ
Ｒｓ 抵抗
ＳＷ１，ＳＷ２ スイッチ
Ｔ１〜Ｔ３ トランス
【発明の属する技術分野】
本発明は、フォワード型のＤＣ／ＤＣコンバータに関し、軽負荷時の損失を防止するＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
スイッチング電源等の電源装置においては、直流入力電圧を絶縁して負荷回路に電力を供給する装置として、ＤＣ／ＤＣコンバータが用いられている。このような構成のＤＣ／ＤＣコンバータは、絶縁トランスの一次側巻線と二次側巻線の極性の違いによって、フォワード型とフライバック型が存在し、例えばフォワード型のＤＣ／ＤＣコンバータとして、米国特許ＵＳＰ４４４１１４６，ＵＳＰ４９５９７６４等に開示されているようなものが知られている。このような装置を図６に示し説明する。
【０００３】
図６において、Ｃ１〜Ｃ３はコンデンサ、Ｑ１〜Ｑ４はｎ型のＭＯＳＦＥＴ、Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，Ｎｉは巻線、Ｌ１はコイル、ＲＬは負荷回路、Ａはエラーアンプ、ＣＴＬは制御部である。巻線Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｌ，ＮｉはトランスＴ１を構成し、ＭＯＳＦＥＴＱ３，Ｑ４は整流回路を構成する。ここで、巻数比は、Ｎｐ≧Ｎｓ＞Ｎｉとする。
【０００４】
コンデンサＣ１は、一端をコンデンサＣ２の一端、巻線Ｎｐの一端に接続する。コンデンサＣ２は、他端をＭＯＳＦＥＴＱ２のドレインに接続する。巻線Ｎｐは１次側巻線で、他端をＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯＳＦＥＴＱ２はサブスイッチで、ソースをＭＯＳＦＥＴＱ１のドレインに接続する。ＭＯＳＦＥＴＱ１はメインスイッチで、ソースをコンデンサＣ１の他端に接続する。
【０００５】
巻線Ｎｓは２次側巻線で、一端をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ４のソースに接続する。巻線Ｎｆｗはドライブ巻線で、一端をＭＯＳＦＥＴＱ３のソースに接続し、他端をＭＯＳＦＥＴＱ３のゲートに接続する。巻線Ｎｆｌはドライブ巻線で、一端をＭＯＳＦＥＴＱ４のソースに接続し、他端をＭＯＳＦＥＴＱ４のゲートに接続する。
【０００６】
ＭＯＳＦＥＴＱ３，Ｑ４は第１、第２のスイッチで、ドレインを巻線Ｎｉの一端に接続する。巻線Ｎｉは、他端をコイルＬ１の一端に接続する。コイルＬ１はインダクタンス素子で、他端をコンデンサＣ３の一端に接続する。コンデンサＣ３は出力コンデンサで、他端を巻線Ｎｓの他端に接続する。負荷回路ＲＬはコンデンサＣ３に並列に接続する。
【０００７】
エラーアンプＡは、マイナス端をコンデンサＣ１の一端に接続し、プラス端を、基準電圧を介して、コンデンサＣ１の他端に接続する。制御部ＣＴＬは、エラーアンプＡの出力に基づいて、ＭＯＳＦＥＴＱ１，Ｑ２のゲートに出力を行う。
【０００８】
このような装置を以下に説明する。図７，８は図６に示す装置の動作を示したタイミングチャートで、図８は図７の拡大図である。図７，８において、（ａ）はＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄｓ、（ｂ）はＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、（ｃ）はＭＯＳＦＥＴＱ２のドレイン電流Ｉｄ、（ｄ）はコイルＬ１の電流ＩＬ、（ｅ）はＭＯＳＦＥＴＱ２のゲート−ソース電圧Ｖｇｓ、（ｆ）はＭＯＳＦＥＴＱ１のゲート−ソース電圧Ｖｇｓ、（ｇ）はＭＯＳＦＥＴＱ３のゲート−ソース電圧Ｖｇｓ、（ｈ）はＭＯＳＦＥＴＱ４のゲート−ソース電圧Ｖｇｓである。そして、（ｉ）は巻線Ｎｓの電流ＩＮｓ、（ｊ）は巻線Ｎｓの電圧ＶＮｓ、（ｋ）は巻線Ｎｉの電圧ＶＮｉ、（ｌ）はコイルＬ１の電圧ＶＬ１、（ｍ）はＭＯＳＦＥＴＱ４のドレイン電流Ｉｄ、（ｎ）はコンデンサＣ１の出力電流Ｉｇ、（ｏ）はコイルＣ２の電圧ＶＣ２、（ｐ）は出力電圧Ｖｏである。
【０００９】
また、図９〜１４は図６に示す装置の動作を説明する図で、等価回路で示される。図９は各部電圧の極性を示し、図１０〜１４は、それぞれ、時刻ｔ３−ｔ４期間、時刻ｔ４−ｔ５期間、時刻ｔ５−ｔ６期間、時刻ｔ６−ｔ７期間、時刻ｔ７−ｔ８期間の動作を示す。
【００１０】
（１）時刻ｔ０−ｔ１、ｔ１−ｔ２、ｔ２−ｔ３期間
コンデンサＣ１は、図示しない交流電源からの電圧を直流電圧にする平滑コンデンサで、直流電源として動作する。そして、エラーアンプＡが出力電圧Ｖｏと基準電圧と比較し、比較結果により、制御部ＣＴＬがＭＯＳＦＥＴＱ１，Ｑ２を交互にオン、オフする。これにより、出力電圧Ｖｏを一定に保つ。そして、コンデンサＣ１の直流電圧を、トランスＴ１を介して、電圧変換する。
【００１１】
このとき、ＭＯＳＦＥＴＱ１がオンのとき、トランスＴ１（ドライブ巻線Ｎｆｗ，Ｎｆｌ）により、ＭＯＳＦＥＴＱ３がオンとなり、ＭＯＳＦＥＴＱ４はオフとなる。逆に、ＭＯＳＦＥＴＱ１がオフのとき、トランスＴ１により、ＭＯＳＦＥＴＱ３がオフとなり、ＭＯＳＦＥＴＱ４がオンとなる。
【００１２】
ＭＯＳＦＥＴＱ３がオンのとき、巻線Ｎｓの電流ＩＮｓにより、コンデンサＣ３は充電され、ＭＯＳＦＥＴＱ４がオンのとき、巻線Ｎｉ、コイルＬ１のインダクタンスにより、コンデンサＣ３は充電される。また、巻線Ｎｉにより、リプル電流をゼロにする。
【００１３】
そして、コンデンサＣ３が負荷回路ＲＬに電力を供給する。なお、時刻ｔ０−ｔ３期間は一般的動作なので、詳細な動作説明は省略する。
【００１４】
（２）時刻ｔ３−ｔ４期間（図１０）
ＭＯＳＦＥＴＱ２のオン期間中にＭＯＳＦＥＴＱ２の出力容量はボディーダイオードの順方向電圧まで放電されている。このため、時刻ｔ３時に、ＭＯＳＦＥＴＱ２がオフとなり、クランプコンデンサＣ２からトランスＴ１の巻線Ｎｐの方向に電流が流れ、ＭＯＳＦＥＴＱ２の出力容量をコンデンサＣ２の電圧と平衡するまで充電する。このため、ＭＯＳＦＥＴＱ１のドレイン−ソース電圧Ｖｄｓは入力平滑コンデンサＣ１の電圧Ｖｇまで低下する。そして、巻線Ｎｐに電流が流れることにより、巻線ＮｆｌがＭＯＳＦＥＴＱ４をオンとし、コンデンサＣ３が放電される。
【００１５】
（３）時刻ｔ４−ｔ５期間（図１１）
時刻ｔ４になり、制御部ＣＴＬは、エラーアンプＡの出力により、軽負荷（無負荷も含む）を検出し、ＭＯＳＦＥＴＱ１，Ｑ２をオフとする。これは、スイッチング損失を減少させるためで、ＭＯＳＦＥＴＱ２もオフするのは、クランプコンデンサＣ２に蓄積されているエネルギーが、ＭＯＳＦＥＴＱ２、トランスＴ１の巻線Ｎｐからなる経路で短絡され、損失が発生するからである。
【００１６】
時刻ｔ４のタイミングで、クランプ回路（コンデンサＣ２、ＭＯＳＦＥＴＱ２）から巻線Ｎｐに流れていた電流は流れなくなるが、巻線Ｎｐの漏れインダクタンスによって電流が流れつづけようとする。このため、ＭＯＳＦＥＴＱ１のボディーダイオードがオンし、巻線Ｎｐ経由で入力平滑コンデンサＣ１に電流が流れる。
【００１７】
ＭＯＳＦＥＴＱ１のドレイン−ソースＶｄｓは、ＭＯＳＦＥＴＱ１のボディーダイオードがオンになるため、ボディーダイオードの順方向電圧まで低下する。
【００１８】
この電流により各巻線の極性が反転し、巻線ＮｆｗがＭＯＳＦＥＴＱ３をオンにする。一度、ＭＯＳＦＥＴＱ３がオンしてしまうと、（巻線Ｎｓの巻数）＞（巻線Ｎｉの巻数）であるため、２次側平滑コンデンサＣ３から巻線Ｎｓ，Ｎｐ経由で１次側平滑コンデンサＣ１への放電が起こる。
【００１９】
そして、コンデンサＣ１の充電に伴い、コンデンサＣ１の充電電流すなわちＭＯＳＦＥＴＱ１のドレイン電流Ｉｄは最終的には０となる。
【００２０】
（４）時刻ｔ５−ｔ６期間（図１２）
時刻ｔ５のタイミングでは、まだＭＯＳＦＥＴＱ３がオンしているため、コイルＬ１に流れていた電流ＩＬが巻線Ｎｉ，Ｎｓ経由で巻線Ｎｐに流れ、時刻ｔ３−ｔ４期間に逆方向に充電されていたＭＯＳＦＥＴＱ２の出力容量をＭＯＳＦＥＴＱ２のボディーダイオードの順方向電圧まで充電する。
【００２１】
ＭＯＳＦＥＴＱ２の出力容量が充電されると、ＭＯＳＦＥＴＱ２のボディーダイオードがオンとなるため、コンデンサＣ２を充電する。充電にともないコイルＬ１の電流ＩＬは減少する。
【００２２】
（５）時刻ｔ６−ｔ７期間（図１３）
コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎｐの共振により、コンデンサＣ２から巻線Ｎｐ方向に電流が流れ出し、各巻線の極性が反転し、巻線Ｎｆｌにより、ＭＯＳＦＥＴＱ４がオンになるため電流ＩＬが逆方向に流れ出す。
【００２３】
（６）時刻ｔ７−ｔ８期間（図１４）
コンデンサＣ２、ＭＯＳＦＥＴＱ２の出力容量、巻線Ｎｐの共振により、再び各巻線の極性が反転するため、巻線Ｎｆｗにより、ＭＯＳＦＥＴＱ３がオンとなる。
【００２４】
この期間の動作は時刻ｔ３−ｔ４期間と同様であり、時刻ｔ８のタイミングにおける各電圧、電流の極性は時刻ｔ４と同じになるため、振動が持続することになる。
【００２５】
【発明が解決しようとする課題】
このように、軽負荷時の損失対策として、ＤＣ／ＤＣコンバータを間欠動作させているが、ＤＣ／ＤＣコンバータの停止時に異常振動の発生により、２次側平滑コンデンサＣ３に蓄えられているエネルギーが１次側に回生されることにより、出力電圧Ｖｏが早く低下する。このため、軽負荷時の損失が増加し、間欠動作のＤＣ／ＤＣコンバータの停止期間が短くなってしまうという問題点があった。
【００２６】
そこで、本発明の目的は、軽負荷時の損失を防止するＤＣ／ＤＣコンバータを実現することにある。
【００２７】
【課題を解決するための手段】
本発明は、以下のことを特徴とするものである。
（１）１次側巻線と２次側巻線とを備えたトランスと、電源からの電力を前記１次側巻線に断続的に通電させるメインスイッチと、前記１次側巻線に並列に接続されるコンデンサとサブスイッチとの直列回路と、前記メインスイッチと前記サブスイッチとを交互にオンオフさせる制御部と、前記２次側巻線に発生する電流を整流するスイッチと、このスイッチの出力に接続され負荷回路が並列に接続される出力コンデンサと、出力の軽負荷を検出する軽負荷検出回路とを有するＤＣ／ＤＣコンバータにおいて、前記軽負荷の検出に基づき前記スイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフすることを特徴とするＤＣ／ＤＣコンバータ。
（２）前記２次側巻線に発生する電流を整流する第１のスイッチ及び第２のスイッチと、前記２次側巻線と前記出力コンデンサとの間に設けられるインダクタンス素子とを備え、前記軽負荷の検出に基づき前記第１のスイッチ及び前記第２のスイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフすることを特徴とする（１）記載のＤＣ／ＤＣコンバータ。
（３）前記トランスは第１のドライブ巻線と第２のドライブ巻線と巻線とを備え、前記第１のスイッチは前記第１のドライブ巻線により駆動され、前記第２のスイッチは前記第２のドライブ巻線により駆動され、前記インダクタンス素子は前記巻線と前記巻線に接続されるコイルとを備え、フォワード型であることを特徴とする（２）記載のＤＣ／ＤＣコンバータ。
（４）出力電圧と基準電圧とを比較するエラーアンプを備え、前記制御部は、前記エラーアンプの出力に基づいて前記メインスイッチと前記サブスイッチとを交互にオンオフし、前記エラーアンプの出力により軽負荷を検出し前記前記メインスイッチ及び前記サブスイッチをオフとすることを特徴とする（１）記載のＤＣ／ＤＣコンバータ。
【００２８】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。
【００２９】
図１において、Ｄ１〜Ｄ４はダイオード、ＳＷ１，ＳＷ２は第３、第４のスイッチ、Ｒｓは電流検出抵抗、１は軽負荷検出回路である。
【００３０】
ダイオードＤ１は、アノードをＭＯＳＦＥＴＱ３のゲートに接続し、カソードを巻線Ｎｆｗの他端に接続する。ダイオードＤ２は、アノードをＭＯＳＦＥＴＱ４のゲートに接続し、カソードを巻線Ｎｆｌの他端に接続する。ダイオードＤ３，Ｄ４は、それぞれアノードをＭＯＳＦＥＴＱ３，Ｑ４のソースに接続し、カソードをＭＯＳＦＥＴＱ３，Ｑ４のドレインに接続する。スイッチＳＷ１，ＳＷ２は、それぞれダイオードＤ１，Ｄ２に並列に設けられる。
【００３１】
電流検出抵抗Ｒｓは、コンデンサＣ３の他端と負荷回路ＲＬの他端との間に設けられる。軽負荷検出回路１は、比較器Ｕにより構成される。比較器Ｕは、プラス端子を負荷回路ＲＬの他端に接続し、マイナス端子を、基準電圧を介して、コンデンサＣ１の他端に接続し、出力がハイレベルのとき、スイッチＳＷ１，ＳＷ２をオンし、ロウレベルのとき、オフする。
【００３２】
このような装置の動作を以下で説明する。図２は図１に示す装置の動作を説明するタイミングチャートである。なお、（ａ）〜（ｐ）は図７，８と同一である。
【００３３】
時刻ｔ１のとき、負荷が軽くなり、出力電流が減少して、検出抵抗Ｒｓの両端の電圧も減少する。この結果、軽負荷検出回路１（比較器Ｕ）が基準電圧より低くなるので、ロウレベルを出力する。これにより、スイッチＳＷ１，ＳＷ２がオフとなり、巻線Ｎｆｗ、ＮｆｌをＭＯＳＦＥＴＱ３，Ｑ４から切り離す。
【００３４】
このとき、巻線Ｎｆｗ、Ｎｆｌの切り離しは、ＭＯＳＦＥＴＱ１，Ｑ２の制御タイミング、つまり、軽負荷状態への移行と無関係に行われるため、ＭＯＳＦＥＴＱ３，Ｑ４をオンにする電圧が巻線Ｎｆｗ、Ｎｆｌに発生していると、スイッチＳＷ１，ＳＷ２のオフにより、ＭＯＳＦＥＴＱ３，Ｑ４のゲートに蓄積された電荷が放電できず、ＭＯＳＦＥＴＱ３，Ｑ４がオン状態を維持し、２次側回路を短絡してしまう。そこで、ダイオードＤ１，Ｄ２により、ＭＯＳＦＥＴＱ３，Ｑ４のゲートの電荷を放電させ、オフとする。
【００３５】
また、同期整流は、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオード及びダイオードＤ３，Ｄ４により、継続される。
【００３６】
時刻ｔ２のとき、エラーアンプＡがロウレベルを出力し、この出力により、制御部ＣＴＬは軽負荷状態と判断し、ＭＯＳＦＥＴＱ１，Ｑ２をオフする。しかし、ＭＯＳＦＥＴＱ３，Ｑ４は、スイッチＳＷ１，ＳＷ２によりすでにオフとなっているので、共振は継続しない。
【００３７】
このように、軽負荷検出回路１が軽負荷を検出し、整流回路を構成するスイッチＳＷ１，ＳＷ２をオフして、ＭＯＳＦＥＴＱ３，Ｑ４の動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振によるＭＯＳＦＥＴＱ３，Ｑ４の誤動作を防止し、２次側回路から共振に必要なエネルギーを１次側回路に供給することを防止できる。つまり、軽負荷時の損失を防止することができる。
【００３８】
なお、ダイオードＤ３，Ｄ４を設けた例を示したが、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードにより、整流が行われるため、ダイオードＤ３，Ｄ４はない構成でもよい。ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードでの損失が通常の整流ダイオードより劣るとしても、軽負荷時なので特に問題とならない。
【００３９】
次に、第２の実施例を図３に示し説明する。ここで、図１と同一のものは同一符号を付して説明を省略する。
【００４０】
図３において、Ｎｆｗ’はドライブ巻線、Ｑ５はｎ型のＭＯＳＦＥＴ、Ｑ６，Ｑ７はＰＮＰトランジスタ、Ｑ８はＮＰＮトランジスタ、Ｒ１〜Ｒ５は抵抗、Ｄ５〜Ｄ７はダイオード、Ｕ１は比較器である。巻線Ｎｐ，Ｎｓ，Ｎｆｗ’，Ｎｆｌ，ＮｉはトランスＴ２を構成し、ＭＯＳＦＥＴＱ４，Ｑ５は整流回路を構成する。そして、トランジスタＱ６，Ｑ７、抵抗Ｒ１〜Ｒ４、ダイオードＤ２，Ｄ５〜Ｄ７は同期整流停止回路２を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ１は軽負荷検出回路３を構成する。
【００４１】
ＭＯＳＦＥＴＱ５は、ＭＯＳＦＥＴＱ３の代わりに設けられ、ドレインを巻線Ｎｓの他端に接続し、ソースをＭＯＳＦＥＴＱ４のソースに接続する。巻線Ｎｆｗ’は、巻線Ｎｆｗの代わりに設けられ、一端を巻線Ｎｓの他端に接続し、他端をトランジスタＱ６のエミッタに接続する。
【００４２】
トランジスタＱ６は、コレクタをＭＯＳＦＥＴＱ５のゲートに接続する。抵抗Ｒ１はトランジスタＱ６のエミッタとベース間に設けられる。ダイオードＤ５は、アノードをトランジスタＱ６のコレクタに接続し、カソードをトランジスタＱ６のエミッタに接続する。
【００４３】
トランジスタＱ７は、スイッチＳＷ２の代わりに設けられ、コレクタをダイオードＤ２のアノードに接続し、エミッタをダイオードＤ２のカソードに接続する。抵抗Ｒ２はトランジスタＱ７のエミッタとベース間に設けられる。
【００４４】
抵抗Ｒ３，Ｒ４は、それぞれ、一端をトランジスタＱ６，Ｑ７のベースに接続する。ダイオードＤ６，Ｄ７は、それぞれ、アノードを抵抗Ｒ３，Ｒ４の他端に接続する。
【００４５】
トランジスタＱ８は、コレクタをダイオードＤ６，Ｄ７のカソードに接続し、エミッタをコンデンサＣ３の他端に接続する。抵抗Ｒ５は一端をトランジスタＱ８のベースに接続する。比較器Ｕ１は出力を抵抗Ｒ５の他端に接続し、プラス端子を負荷回路ＲＬの他端に接続し、マイナス端子を、基準電圧を介して、コンデンサＣ３の他端に接続する。
【００４６】
このような装置は、ＭＯＳＦＥＴＱ３の代わりに、ＭＯＳＦＥＴＱ５を設け、これに伴い、巻線Ｎｆｗの代わりに巻線Ｎｆｗ’が設けられている。そして、第３、第４のスイッチＳＷ１，ＳＷ２の具体的構成として、トランジスタＱ６，Ｑ７による例を示し、軽負荷検出部の具体的構成として、軽負荷検出回路３を示したものである。従って、図１に示す装置と動作は同一であるので、説明を省略する。
【００４７】
そして、第３の実施例を図４に示し以下に説明する。ここで、図３と同一のものは同一符号を付し説明を省略する。
【００４８】
図４において、Ｑ９，Ｑ１０はｐ型のＭＯＳＦＥＴ、Ｕ２は比較器である。トランジスタＱ９，Ｑ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ６，Ｄ７は同期整流停止回路４を構成し、トランジスタＱ８、抵抗Ｒ５、比較器Ｕ２は軽負荷検出回路５を構成する。
【００４９】
ＭＯＳＦＥＴＱ９は、トランジスタＱ６、ダイオードＤ５の代わりに設けられ、ソースを巻線Ｎｆｗ’の他端に接続し、ドレインをＭＯＳＦＥＴＱ５のゲートに接続し、ゲートを抵抗Ｒ３の一端に接続する。
【００５０】
ＭＯＳＦＥＴＱ１０は、トランジスタＱ７、ダイオードＤ２の代わりに設けられ、ソースを巻線Ｎｆｌの他端に接続し、ドレインをＭＯＳＦＥＴＱ４のゲートに接続し、ゲートを抵抗Ｒ４の他端に接続する。
【００５１】
比較器Ｕ２は、抵抗Ｒｓ、比較器Ｕ１の代わりに設けられ、出力を抵抗Ｒ５の他端に接続し、プラス端子をエラーアンプＡの出力端に接続し、マイナス端子を、基準電圧を介して、負荷回路ＲＬの他端に接続する。
【００５２】
このような装置は、第３、第４のスイッチの具体的構成として、ＭＯＳＦＥＴＱ９，Ｑ１０による例を示し、ＭＯＳＦＥＴＱ３，Ｑ４のボディーダイオードが、ダイオードＤ２，Ｄ５の代わりをするので、不要となる。また、エラーアンプＡの出力電圧が出力電力に比例するため、軽負荷検出回路５の検出点をエラーアンプＡの出力電圧としている。従って、本実施例と図１に示す装置と動作は同一であるので、説明を省略する。
【００５３】
また、第４の実施例を図５に示し説明する。ここで、図３，４と同一のものは同一符号を付し説明を省略する。
【００５４】
図５において、トランジスタＱ６、ＭＯＳＦＥＴＱ１０、抵抗Ｒ１〜Ｒ４、ダイオードＤ５〜Ｄ７は同期整流停止回路６を構成し、巻線Ｎｐ，Ｎｓ，Ｎｆｗ’，ＮｆｌはトランスＴ３を構成する。すなわち、同期整流停止回路６は、第３のスイッチをトランジスタＱ５で構成し、第４のスイッチをＭＯＳＦＥＴＱ１０で構成したものである。トランスＴ３は、トランスＴ２に巻線Ｎｉをなくしたものである。動作については、巻線Ｎｉによるリプル電流をゼロにすることがなくなるだけで、通常動作は通常のＤＣ／ＤＣコンバータと同一であり、軽負荷時の動作は、図１に示す装置と同一なので説明を省略する。
【００５５】
なお、本発明はこれに限定されるものではなく、スイッチをＭＯＳＦＥＴＱ１〜Ｑ５により構成した例を示したが、トランジスタやリレー等で構成してもよい。但し、図１に示すように、ＭＯＳＦＥＴのボディーダイオードを利用できないので、ボディーダイオードと同一方向に、ダイオードを設けなければならないことは言うまでもない。
【００５６】
また、図５に示すように、巻線Ｎｉをなくす構成を示したが、巻線Ｎｉを残し、コイルＬ１をなくす構成でもよい。
【００５７】
そして、インダクタンス素子（巻線Ｎｉ、コイルＬ１）をＭＯＳＦＥＴＱ４のソースとコンデンサＣ３の他端との間に設ける構成にしてもよい。
【００５８】
【発明の効果】
本発明によれば、軽負荷検出部が軽負荷を検出し、整流回路を構成する第１、第２のスイッチの動作を停止させるので、ＤＣ／ＤＣコンバータ停止時の１次側回路の共振による第１、第２のスイッチの誤動作を防止し、２次側回路から共振に必要なエネルギーを１次側回路に供給することを防止できる。つまり、軽負荷時の損失を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミングチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】本発明の第３の実施例を示した構成図である。
【図５】本発明の第４の実施例を示した構成図である。
【図６】従来のＤＣ／ＤＣコンバータの構成を示した図である。
【図７】図６に示す装置の動作を示したタイミングチャートである。
【図８】図７に示す装置の拡大図である。
【図９】図６に示す装置の動作を説明する図である。
【図１０】図６に示す装置の動作を説明する図である。
【図１１】図６に示す装置の動作を説明する図である。
【図１２】図６に示す装置の動作を説明する図である。
【図１３】図６に示す装置の動作を説明する図である。
【図１４】図６に示す装置の動作を説明する図である。
【符号の説明】
１，３，５ 軽負荷検出回路
２，４ 同期整流停止回路
Ｃ１〜Ｃ３ コンデンサ
ＣＴＬ 制御部
Ｄ１〜Ｄ５ ダイオード
Ｌ１ コイル
Ｎｐ，Ｎｓ，Ｎｆｗ，Ｎｆｗ’，Ｎｆｌ，Ｎｉ 巻線
Ｑ１〜Ｑ５，Ｑ９，Ｑ１０ ＭＯＳＦＥＴ
Ｑ６，Ｑ７ トランジスタ
Ｒｓ 抵抗
ＳＷ１，ＳＷ２ スイッチ
Ｔ１〜Ｔ３ トランス
Claims (4)
- １次側巻線と２次側巻線とを備えたトランスと、
電源からの電力を前記１次側巻線に断続的に通電させるメインスイッチと、
前記１次側巻線に並列に接続されるコンデンサとサブスイッチとの直列回路と、
前記メインスイッチと前記サブスイッチとを交互にオンオフさせる制御部と、
前記２次側巻線に発生する電流を整流するスイッチと、
このスイッチの出力に接続され負荷回路が並列に接続される出力コンデンサと、
出力の軽負荷を検出する軽負荷検出回路と
を有するＤＣ／ＤＣコンバータにおいて、
前記軽負荷の検出に基づき前記スイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフする
ことを特徴とするＤＣ／ＤＣコンバータ。 - 前記２次側巻線に発生する電流を整流する第１のスイッチ及び第２のスイッチと、前記２次側巻線と前記出力コンデンサとの間に設けられるインダクタンス素子とを備え、
前記軽負荷の検出に基づき前記第１のスイッチ及び前記第２のスイッチがオフした後に、前記メインスイッチ及び前記サブスイッチがオフする
ことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。 - 前記トランスは第１のドライブ巻線と第２のドライブ巻線と巻線とを備え、
前記第１のスイッチは前記第１のドライブ巻線により駆動され、
前記第２のスイッチは前記第２のドライブ巻線により駆動され、
前記インダクタンス素子は前記巻線と前記巻線に接続されるコイルとを備え、
フォワード型である
ことを特徴とする請求項２記載のＤＣ／ＤＣコンバータ。 - 出力電圧と基準電圧とを比較するエラーアンプを備え、
前記制御部は、前記エラーアンプの出力に基づいて前記メインスイッチと前記サブスイッチとを交互にオンオフし、前記エラーアンプの出力により軽負荷を検出し前記前記メインスイッチ及び前記サブスイッチをオフとする
ことを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
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