JP3448143B2 - 同期整流回路 - Google Patents
同期整流回路Info
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- JP3448143B2 JP3448143B2 JP27963195A JP27963195A JP3448143B2 JP 3448143 B2 JP3448143 B2 JP 3448143B2 JP 27963195 A JP27963195 A JP 27963195A JP 27963195 A JP27963195 A JP 27963195A JP 3448143 B2 JP3448143 B2 JP 3448143B2
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- mosfet
- synchronous rectification
- channel mosfet
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- rectification circuit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Dc-Dc Converters (AREA)
Description
【発明の属する分野】本発明は、電圧変換装置に用いる
同期整流用ＭＯＳＦＥＴを最適制御するのに適した回路
に関するものである。
同期整流用ＭＯＳＦＥＴを最適制御するのに適した回路
に関するものである。
【従来の技術】このような同期整流回路の一例として
は、例えば特願平３−３２１５２４に於いて図２に示す
ような回路が提案されている。これは、整流素子として
ＮチャネルＭＯＳＦＥＴを用い、そのオン、オフをトラ
ンスの３次巻線６で発生する電圧でおこなう事により、
ショットキバリアダイオ−ド等の整流ダイオ−ドで整流
回路を構成したものに比べて、導通損失が小さくなり、
電源全体の効率を高めるようにしたものである。しか
し、トランスの３次巻線の電圧は、図３（ｂ）のように
正負に変化し、オン時とオフ時の電圧差が大きく同期整
流用ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃissの充放
電による損失が大きく、効率はあまり改善されなかっ
た。
は、例えば特願平３−３２１５２４に於いて図２に示す
ような回路が提案されている。これは、整流素子として
ＮチャネルＭＯＳＦＥＴを用い、そのオン、オフをトラ
ンスの３次巻線６で発生する電圧でおこなう事により、
ショットキバリアダイオ−ド等の整流ダイオ−ドで整流
回路を構成したものに比べて、導通損失が小さくなり、
電源全体の効率を高めるようにしたものである。しか
し、トランスの３次巻線の電圧は、図３（ｂ）のように
正負に変化し、オン時とオフ時の電圧差が大きく同期整
流用ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃissの充放
電による損失が大きく、効率はあまり改善されなかっ
た。
【発明の目的】本発明は、トランスの３次巻線電圧をダ
イオ−ドで整流し、同期整流用ＮチャネルＭＯＳＦＥＴ
のゲ−トに加わる電圧を正電圧のみにする事で、同期整
流用ＮチャネルＭＯＳＦＥＴの入力容量Ｃissの充放電
による損失を減らし、電源の効率を高める事を目的とす
る。
イオ−ドで整流し、同期整流用ＮチャネルＭＯＳＦＥＴ
のゲ−トに加わる電圧を正電圧のみにする事で、同期整
流用ＮチャネルＭＯＳＦＥＴの入力容量Ｃissの充放電
による損失を減らし、電源の効率を高める事を目的とす
る。
【実施例】図１は、本発明の一実施例を示す回路図であ
る。図３（ａ）は主スイッチ用ＮチャネルＭＯＳＦＥＴ
３のゲ−ト信号電圧波形である。始めに、主スイッチ用
ＮチャネルＭＯＳＦＥＴ３がオフすると、トランスの３
次巻線６の電圧は図３（ｂ）のように正になる。トラン
スの３次巻線６で発生した電圧により電流がダイオ−ド
８と抵抗９を通り、同期整流用ＮチャネルＭＯＳＦＥＴ
７の入力容量Ｃissを充電し、ＮチャネルＭＯＳＦＥＴ
７をオンする。この時、ＮチャネルＭＯＳＦＥＴ７のド
レイン−ソ−ス間電圧は図３（ｄ）の様に、ほぼ０Ｖに
なりトランスに蓄えられたエネルギ−は、ＮチャネルＭ
ＯＳＦＥＴ７を通って負荷へ流れる。ＮチャネルＭＯＳ
ＦＥＴ７を流れる電流は図３（ｅ）のようになる。次
に、主スイッチ用ＮチャネルＭＯＳＦＥＴ３がオンする
と、トランスの３次巻線６の電圧の極性が反転して図３
（ｂ）のように負の電圧になる。この為ダイオ−ド８は
逆バイアスされオフする。一方ＰチャネルＭＯＳＦＥＴ
１２はオンし、ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃ
issに充電された電荷は抵抗１０を通って 引き抜かれ、
ＮチャネルＭＯＳＦＥＴ７はオフする。ＮチャネルＭＯ
ＳＦＥＴ７がオフすると直流電源１からのエネルギ−は
トランスに蓄えられ最初の状態へ戻る。前記の作用によ
り、同期整流用ＮチャネルＭＯＳＦＥＴ７のゲ−ト信号
電圧は図３（ｃ）のように正電圧だけになる。この為、
ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃissでの充放電
による損失が正電圧がかかった時のみに抑えられる。
る。図３（ａ）は主スイッチ用ＮチャネルＭＯＳＦＥＴ
３のゲ−ト信号電圧波形である。始めに、主スイッチ用
ＮチャネルＭＯＳＦＥＴ３がオフすると、トランスの３
次巻線６の電圧は図３（ｂ）のように正になる。トラン
スの３次巻線６で発生した電圧により電流がダイオ−ド
８と抵抗９を通り、同期整流用ＮチャネルＭＯＳＦＥＴ
７の入力容量Ｃissを充電し、ＮチャネルＭＯＳＦＥＴ
７をオンする。この時、ＮチャネルＭＯＳＦＥＴ７のド
レイン−ソ−ス間電圧は図３（ｄ）の様に、ほぼ０Ｖに
なりトランスに蓄えられたエネルギ−は、ＮチャネルＭ
ＯＳＦＥＴ７を通って負荷へ流れる。ＮチャネルＭＯＳ
ＦＥＴ７を流れる電流は図３（ｅ）のようになる。次
に、主スイッチ用ＮチャネルＭＯＳＦＥＴ３がオンする
と、トランスの３次巻線６の電圧の極性が反転して図３
（ｂ）のように負の電圧になる。この為ダイオ−ド８は
逆バイアスされオフする。一方ＰチャネルＭＯＳＦＥＴ
１２はオンし、ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃ
issに充電された電荷は抵抗１０を通って 引き抜かれ、
ＮチャネルＭＯＳＦＥＴ７はオフする。ＮチャネルＭＯ
ＳＦＥＴ７がオフすると直流電源１からのエネルギ−は
トランスに蓄えられ最初の状態へ戻る。前記の作用によ
り、同期整流用ＮチャネルＭＯＳＦＥＴ７のゲ−ト信号
電圧は図３（ｃ）のように正電圧だけになる。この為、
ＮチャネルＭＯＳＦＥＴ７の入力容量Ｃissでの充放電
による損失が正電圧がかかった時のみに抑えられる。
【効果の説明】このように、同期整流用ＮチャネルＭＯ
ＳＦＥＴの入力容量Ｃissの充放電による損失が少ない
ので、従来の方式の同期整流回路よりも電源の効率が高
い。従ってＤＣ５Ｖなどの低電圧出力の電源に利用でき
る、産業上利用可能性大なるものである。
ＳＦＥＴの入力容量Ｃissの充放電による損失が少ない
ので、従来の方式の同期整流回路よりも電源の効率が高
い。従ってＤＣ５Ｖなどの低電圧出力の電源に利用でき
る、産業上利用可能性大なるものである。
【図１】本発明の同期整流回路
【図２】従来の同期整流回路
【図３】本発明回路の各部波形
１ 直流電源
２ 入力コンデンサ
３ 主スイッチ用ＮチャネルＭＯＳＦＥＴ
４ トランスの１次巻線
５ トランスの２次巻線
６ トランスの３次巻線
７ 同期整流用ＮチャネルＭＯＳＦＥＴ
８ ダイオ−ド
９、１０、１１ 抵抗
１２ ＰチャネルＭＯＳＦＥＴ
１３ 出力コンデンサ
１４ 負荷
（ａ）主スイッチ用ＮチャネルＭＯＳＦＥＴ３のゲ−ト
信号電圧 （ｂ）トランスの３次巻線６の電圧 （ｃ）同期整流用ＮチャネルＭＯＳＦＥＴ７のゲ−ト信
号電圧 （ｄ）同期整流用ＮチャネルＭＯＳＦＥＴ７のドレイン
−ソ−ス間電圧 （ｅ）同期整流用ＮチャネルＭＯＳＦＥＴ７のドレイン
電流
信号電圧 （ｂ）トランスの３次巻線６の電圧 （ｃ）同期整流用ＮチャネルＭＯＳＦＥＴ７のゲ−ト信
号電圧 （ｄ）同期整流用ＮチャネルＭＯＳＦＥＴ７のドレイン
−ソ−ス間電圧 （ｅ）同期整流用ＮチャネルＭＯＳＦＥＴ７のドレイン
電流
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 3/335
H02M 7/21
Claims (2)
- 【請求項１】 スイッチング素子をオンオフさせ、変換
用トランスの１次巻線を介して交流電圧を取り出す回路
において、前記変換用トランスの２次巻線に第一のＭＯ
ＳＦＥＴを接続し、前記変換用トランスに設けた３次巻
線により前記２次巻線と同期した信号をダイオ−ドで整
流してから前記ＭＯＳＦＥＴのゲ−ト・ソ−ス間に加え
ると共に、前記ＭＯＳＦＥＴのゲ−ト・ソ−ス間に抵抗
と第二のＭＯＳＦＥＴを直列に接続し、前記２次巻線と
同期した信号を前記第二のＭＯＳＦＥＴのゲ−ト・ソ−
ス間に加えるようにしたことを特徴とする同期整流回
路。 - 【請求項２】 前記第一のＭＯＳＦＥＴにＮチャネル
ＭＯＳＦＥＴを用い、前記第二のＭＯＳＦＥＴにＰチャ
ネルＭＯＳＦＥＴを使用した請求項１の同期整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963195A JP3448143B2 (ja) | 1995-10-03 | 1995-10-03 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963195A JP3448143B2 (ja) | 1995-10-03 | 1995-10-03 | 同期整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998569A JPH0998569A (ja) | 1997-04-08 |
| JP3448143B2 true JP3448143B2 (ja) | 2003-09-16 |
Family
ID=17613679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27963195A Expired - Fee Related JP3448143B2 (ja) | 1995-10-03 | 1995-10-03 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3448143B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015886A (ja) | 2002-06-05 | 2004-01-15 | Shindengen Electric Mfg Co Ltd | 同期整流の駆動回路 |
| JP2004072826A (ja) | 2002-08-01 | 2004-03-04 | Shindengen Electric Mfg Co Ltd | 同期整流回路 |
| AT512887B1 (de) | 2012-04-27 | 2014-03-15 | Siemens Ag | Ausgangsstufe eines Ladegerätes |
-
1995
- 1995-10-03 JP JP27963195A patent/JP3448143B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998569A (ja) | 1997-04-08 |
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