JPH11146640A - スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源 - Google Patents
スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源Info
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- JPH11146640A JPH11146640A JP9323892A JP32389297A JPH11146640A JP H11146640 A JPH11146640 A JP H11146640A JP 9323892 A JP9323892 A JP 9323892A JP 32389297 A JP32389297 A JP 32389297A JP H11146640 A JPH11146640 A JP H11146640A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- H03K17/30—Modifications for providing a predetermined threshold before switching
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0081—Power supply means, e.g. to the switch driver
Abstract
(57)【要約】
【課題】 整流損失が小さく、多出力化が容易なスイッ
チング電源を得る。 【解決手段】 ダイオード２とコンデンサ３とは、ＭＯ
ＳＦＥＴ１のドレイン−ソース間に印加される矩形波電
圧を直流電圧に変換して、正電源として比較器４および
ゲート駆動回路３に正電圧を供給する。ダイオード６，
７と、コンデンサ８と、コンデンサ９とは、比較器４お
よびゲート駆動回路３に対して、負電源となる。比較器
４は、端子１の電圧を−端子に導入するとともに端子２
の電圧を＋端子に導入して、端子１−２間の電圧を検出
する。そして、ゲート駆動回路３は、比較器４の出力を
増幅してＭＯＳＦＥＴ１のゲート端子に供給する。
チング電源を得る。 【解決手段】 ダイオード２とコンデンサ３とは、ＭＯ
ＳＦＥＴ１のドレイン−ソース間に印加される矩形波電
圧を直流電圧に変換して、正電源として比較器４および
ゲート駆動回路３に正電圧を供給する。ダイオード６，
７と、コンデンサ８と、コンデンサ９とは、比較器４お
よびゲート駆動回路３に対して、負電源となる。比較器
４は、端子１の電圧を−端子に導入するとともに端子２
の電圧を＋端子に導入して、端子１−２間の電圧を検出
する。そして、ゲート駆動回路３は、比較器４の出力を
増幅してＭＯＳＦＥＴ１のゲート端子に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
の出力段に使用するのに適したスイッチング電源用整流
回路およびこの整流回路を用いたスイッチング電源に関
する。
の出力段に使用するのに適したスイッチング電源用整流
回路およびこの整流回路を用いたスイッチング電源に関
する。
【０００２】
【従来の技術】図４は、出力段のスイッチング電源用整
流回路に整流ダイオードとして作用するＭＯＳＦＥＴを
用いたスイッチング電源の例を示す回路図である。図に
示すように、スイッチング回路３１は、直流電源３０の
電圧Ｅをスイッチングして矩形波電圧をトランス３２の
１次巻線に印加する。トランス３２は、１次巻線に印加
された矩形波電圧を２次巻線に伝達する。２次側に接続
されたＭＯＳＦＥＴ３３は整流回路における半波整流ダ
イオードとして動作し、ＭＯＳＦＥＴ３４は整流回路に
おけるフライホイールダイオードとして動作する。各Ｍ
ＯＳＦＥＴ３３，３４のゲート端子には、トランス３２
のゲート駆動巻線を介して矩形電圧が印加される。そし
て、ＭＯＳＦＥＴ３３，３４による整流出力は、コイル
３５およびコンデンサ３６によるフィルタを介して出力
される。
流回路に整流ダイオードとして作用するＭＯＳＦＥＴを
用いたスイッチング電源の例を示す回路図である。図に
示すように、スイッチング回路３１は、直流電源３０の
電圧Ｅをスイッチングして矩形波電圧をトランス３２の
１次巻線に印加する。トランス３２は、１次巻線に印加
された矩形波電圧を２次巻線に伝達する。２次側に接続
されたＭＯＳＦＥＴ３３は整流回路における半波整流ダ
イオードとして動作し、ＭＯＳＦＥＴ３４は整流回路に
おけるフライホイールダイオードとして動作する。各Ｍ
ＯＳＦＥＴ３３，３４のゲート端子には、トランス３２
のゲート駆動巻線を介して矩形電圧が印加される。そし
て、ＭＯＳＦＥＴ３３，３４による整流出力は、コイル
３５およびコンデンサ３６によるフィルタを介して出力
される。
【０００３】一般に、ＭＯＳＦＥＴにおいて、ゲート電
圧印加時のソース−ドレイン間のオン抵抗ＲONは、耐圧
６０Ｖのもので３０ｍΩ程度である。従って、導通電流
が１０Ａの場合で電圧降下は０．３Ｖである。これに対
して、一般に使用されるショットキーダイオードでは、
電圧降下は０．５Ｖ程度である。すなわち、整流用のダ
イオードとしてＭＯＳＦＥＴ３３，３４を使用すると、
電圧降下がショットキーダイオードを用いた場合に比べ
て整流損失を小さくすることができる。よって、スイッ
チング電源を高効率化することができる。
圧印加時のソース−ドレイン間のオン抵抗ＲONは、耐圧
６０Ｖのもので３０ｍΩ程度である。従って、導通電流
が１０Ａの場合で電圧降下は０．３Ｖである。これに対
して、一般に使用されるショットキーダイオードでは、
電圧降下は０．５Ｖ程度である。すなわち、整流用のダ
イオードとしてＭＯＳＦＥＴ３３，３４を使用すると、
電圧降下がショットキーダイオードを用いた場合に比べ
て整流損失を小さくすることができる。よって、スイッ
チング電源を高効率化することができる。
【０００４】次に、図４に示されたスイッチング電源回
路の動作を図５のタイミング図を参照して説明する。図
５は、トランス３２の１次巻線に生ずる電圧波形を示す
タイミング図である。スイッチング回路３１は、直流電
源３０の直流電圧Ｅをスイッチングして、直流電圧Ｅを
断続的にトランス３２の１次巻線に印加する。期間ｔａ
で直流電圧Ｅが印加され、期間ｔｂおよび期間ｔｃでは
直流電圧Ｅは印加されないとする。また、１次巻線に逆
起電力が発生する期間は、期間ｔｂであるとする。２次
巻線には、１次巻線における電圧と相似の電圧が発生す
る。従って、期間ｔａでは、ＭＯＳＦＥＴ（Ｎチャネ
ル）３３がオンしＭＯＳＦＥＴ（Ｎチャネル）３４はオ
フする。
路の動作を図５のタイミング図を参照して説明する。図
５は、トランス３２の１次巻線に生ずる電圧波形を示す
タイミング図である。スイッチング回路３１は、直流電
源３０の直流電圧Ｅをスイッチングして、直流電圧Ｅを
断続的にトランス３２の１次巻線に印加する。期間ｔａ
で直流電圧Ｅが印加され、期間ｔｂおよび期間ｔｃでは
直流電圧Ｅは印加されないとする。また、１次巻線に逆
起電力が発生する期間は、期間ｔｂであるとする。２次
巻線には、１次巻線における電圧と相似の電圧が発生す
る。従って、期間ｔａでは、ＭＯＳＦＥＴ（Ｎチャネ
ル）３３がオンしＭＯＳＦＥＴ（Ｎチャネル）３４はオ
フする。
【０００５】期間ｔｂでは、ＭＯＳＦＥＴ３３はオフし
ＭＯＳＦＥＴ３４がオンするので、ＭＯＳＦＥＴ３４に
は、コイル３５の逆起電力による電流が流れる。さら
に、コイル３５は期間ｔｃでもＭＯＳＦＥＴ３４を通し
て電流を流そうとするが、このとき、ゲート電圧は０Ｖ
であるからＭＯＳＦＥＴ３４はオフしている。従って、
電流は、ＭＯＳＦＥＴ３４の内部に存在する寄生ダイオ
ードを通して流れることになる。
ＭＯＳＦＥＴ３４がオンするので、ＭＯＳＦＥＴ３４に
は、コイル３５の逆起電力による電流が流れる。さら
に、コイル３５は期間ｔｃでもＭＯＳＦＥＴ３４を通し
て電流を流そうとするが、このとき、ゲート電圧は０Ｖ
であるからＭＯＳＦＥＴ３４はオフしている。従って、
電流は、ＭＯＳＦＥＴ３４の内部に存在する寄生ダイオ
ードを通して流れることになる。
【０００６】
【発明が解決しようとする課題】従来のスイッチング電
源回路は以上のように構成されているので、以下のよう
な問題がある。 （１）期間ｔｃにおけるＭＯＳＦＥＴ３４の整流損失が
大きくなってしまう。期間ｔｃではＭＯＳＦＥＴ３４が
オンできなくなってしまいＭＯＳＦＥＴ３４の内部に存
在する寄生ダイオードを通して電流が流れるが、寄生ダ
イオードの電圧降下はＭＯＳＦＥＴ３４のオン抵抗ＲON
による電圧降下よりも大きく、その結果、期間ｔｃにお
ける整流損失は大きくなる。 （２）多出力のスイッチング電源を得ることが困難であ
る。従来の構成によると、設けられているＭＯＳＦＥＴ
毎のゲート駆動巻線がトランス３２において必要にな
る。出力が増すとゲート駆動巻線の数が増してスイッチ
ング電源が大型化してしまう。電子回路装置に組み込ま
れるスイッチング電源のサイズは制約されるために、ス
イッチング電源の大型化には限界がある。その結果、出
力数にも限界が生じてしまう。
源回路は以上のように構成されているので、以下のよう
な問題がある。 （１）期間ｔｃにおけるＭＯＳＦＥＴ３４の整流損失が
大きくなってしまう。期間ｔｃではＭＯＳＦＥＴ３４が
オンできなくなってしまいＭＯＳＦＥＴ３４の内部に存
在する寄生ダイオードを通して電流が流れるが、寄生ダ
イオードの電圧降下はＭＯＳＦＥＴ３４のオン抵抗ＲON
による電圧降下よりも大きく、その結果、期間ｔｃにお
ける整流損失は大きくなる。 （２）多出力のスイッチング電源を得ることが困難であ
る。従来の構成によると、設けられているＭＯＳＦＥＴ
毎のゲート駆動巻線がトランス３２において必要にな
る。出力が増すとゲート駆動巻線の数が増してスイッチ
ング電源が大型化してしまう。電子回路装置に組み込ま
れるスイッチング電源のサイズは制約されるために、ス
イッチング電源の大型化には限界がある。その結果、出
力数にも限界が生じてしまう。
【０００７】そこで、本発明は、出力整流損失を低減で
きるとともに、容易にスイッチング電源の多出力化を図
ることができるスイッチング電源用整流回路およびこの
整流回路を用いたスイッチング電源を提供することを目
的とする。
きるとともに、容易にスイッチング電源の多出力化を図
ることができるスイッチング電源用整流回路およびこの
整流回路を用いたスイッチング電源を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明によるスイッチン
グ電源用整流回路は、スイッチング電源の出力段に設け
られ、かつ、ＦＥＴを用いたものであって、ＦＥＴに印
加される電圧から正電圧および負電圧を生成する正負電
圧生成回路と、ＦＥＴに印加される電圧を検出する印加
電圧検出回路と、正負電圧生成回路が生成した正電圧と
負電圧とのうちのいずれかを印加電圧検出回路の検出結
果に応じてＦＥＴのゲート端子に印加するゲート駆動回
路とを備えたものである。印加電圧検出回路は正負電圧
生成回路から電源供給を受ける構成であってもよい。ま
た、例えば、印加電圧検出回路は、ＦＥＴのソース側お
よびドレイン側の電圧を比較する比較器を有し、ゲート
駆動回路は、導通制御電圧極性が異なる２つのトランジ
スタ（例えばＮＰＮトランジスタとＰＮＰトランジス
タ）を有し、各トランジスタの入力端子（例えばコレク
タ端子）には正負電圧生成回路が生成した正電圧または
負電圧が印加されるとともに双方のトランジスタの出力
端子（例えばエミッタ端子）がＦＥＴのゲート端子に接
続され、各トランジスタは制御端子（例えばベース端
子）に接続された比較器の出力に応じて導通する構成で
あってもよい。
グ電源用整流回路は、スイッチング電源の出力段に設け
られ、かつ、ＦＥＴを用いたものであって、ＦＥＴに印
加される電圧から正電圧および負電圧を生成する正負電
圧生成回路と、ＦＥＴに印加される電圧を検出する印加
電圧検出回路と、正負電圧生成回路が生成した正電圧と
負電圧とのうちのいずれかを印加電圧検出回路の検出結
果に応じてＦＥＴのゲート端子に印加するゲート駆動回
路とを備えたものである。印加電圧検出回路は正負電圧
生成回路から電源供給を受ける構成であってもよい。ま
た、例えば、印加電圧検出回路は、ＦＥＴのソース側お
よびドレイン側の電圧を比較する比較器を有し、ゲート
駆動回路は、導通制御電圧極性が異なる２つのトランジ
スタ（例えばＮＰＮトランジスタとＰＮＰトランジス
タ）を有し、各トランジスタの入力端子（例えばコレク
タ端子）には正負電圧生成回路が生成した正電圧または
負電圧が印加されるとともに双方のトランジスタの出力
端子（例えばエミッタ端子）がＦＥＴのゲート端子に接
続され、各トランジスタは制御端子（例えばベース端
子）に接続された比較器の出力に応じて導通する構成で
あってもよい。
【０００９】本発明によるスイッチング電源は、出力段
に整流手段および環流手段を有し、整流手段および環流
手段は、それぞれ、ＦＥＴと、ＦＥＴに印加される電圧
から正電圧および負電圧を生成する正負電圧生成回路
と、ＦＥＴに印加される電圧を検出する印加電圧検出回
路と、正負電圧生成回路が生成した正電圧と負電圧との
うちのいずれかを印加電圧検出回路の検出結果に応じて
ＦＥＴのゲート端子に印加するゲート駆動回路とを含む
構成のものである。
に整流手段および環流手段を有し、整流手段および環流
手段は、それぞれ、ＦＥＴと、ＦＥＴに印加される電圧
から正電圧および負電圧を生成する正負電圧生成回路
と、ＦＥＴに印加される電圧を検出する印加電圧検出回
路と、正負電圧生成回路が生成した正電圧と負電圧との
うちのいずれかを印加電圧検出回路の検出結果に応じて
ＦＥＴのゲート端子に印加するゲート駆動回路とを含む
構成のものである。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明によるスイッチン
グ電源用整流回路の実施の形態を示す回路図である。図
１に示す回路は、スイッチング電源のトランスの２次側
に設けられるスイッチング電源用整流回路における半波
整流ダイオード（整流手段）またはフライホイールダイ
オード（環流手段）として使用されるものである。従っ
て、本発明による整流回路を用いたスイッチング電源回
路の構成は図２に示すようになる。図２に示す整流回路
１００，２００は、それぞれ、図１に示された回路に相
当する。
施の形態を説明する。図１は、本発明によるスイッチン
グ電源用整流回路の実施の形態を示す回路図である。図
１に示す回路は、スイッチング電源のトランスの２次側
に設けられるスイッチング電源用整流回路における半波
整流ダイオード（整流手段）またはフライホイールダイ
オード（環流手段）として使用されるものである。従っ
て、本発明による整流回路を用いたスイッチング電源回
路の構成は図２に示すようになる。図２に示す整流回路
１００，２００は、それぞれ、図１に示された回路に相
当する。
【００１１】図１において、ＭＯＳＦＥＴ１の一端にア
ノードが接続されたダイオード２と、ダイオード２のカ
ソードとＭＯＳＦＥＴ１の他端との間に接続されたコン
デンサ３とは、ＭＯＳＦＥＴ１のドレイン−ソース間に
印加される矩形波電圧を直流電圧に変換して、正電源と
して比較器４およびゲート駆動回路３に正電圧を供給す
るものである。また、ゲート駆動回路３の負側とＭＯＳ
ＦＥＴ１の他端との間に接続されたダイオード６，７
と、ＭＯＳＦＥＴ１の一端とダイオード６，７の接続点
の間に接続されたコンデンサ８と、ゲート駆動回路３の
負側とＭＯＳＦＥＴ１の他端との間に接続されたコンデ
ンサ９とは、比較器４およびゲート駆動回路３に対し
て、負電源となるものである。比較器４は、端子１（Ｍ
ＯＳＦＥＴ１の一端）の電圧を−端子に導入するととも
に端子２（＝ＭＯＳＦＥＴ１の他端）の電圧を＋端子に
導入して、端子１−２間の電圧を検出する。そして、ゲ
ート駆動回路３は、比較器４の出力を増幅してＭＯＳＦ
ＥＴ１のゲート端子に供給する。
ノードが接続されたダイオード２と、ダイオード２のカ
ソードとＭＯＳＦＥＴ１の他端との間に接続されたコン
デンサ３とは、ＭＯＳＦＥＴ１のドレイン−ソース間に
印加される矩形波電圧を直流電圧に変換して、正電源と
して比較器４およびゲート駆動回路３に正電圧を供給す
るものである。また、ゲート駆動回路３の負側とＭＯＳ
ＦＥＴ１の他端との間に接続されたダイオード６，７
と、ＭＯＳＦＥＴ１の一端とダイオード６，７の接続点
の間に接続されたコンデンサ８と、ゲート駆動回路３の
負側とＭＯＳＦＥＴ１の他端との間に接続されたコンデ
ンサ９とは、比較器４およびゲート駆動回路３に対し
て、負電源となるものである。比較器４は、端子１（Ｍ
ＯＳＦＥＴ１の一端）の電圧を−端子に導入するととも
に端子２（＝ＭＯＳＦＥＴ１の他端）の電圧を＋端子に
導入して、端子１−２間の電圧を検出する。そして、ゲ
ート駆動回路３は、比較器４の出力を増幅してＭＯＳＦ
ＥＴ１のゲート端子に供給する。
【００１２】なお、この実施の形態では、ゲート駆動回
路３は、ＮＰＮトランジスタ２１とＰＮＰトランジスタ
２２とで構成されている。また、図１では、ＭＯＳＦＥ
Ｔ１において寄生ダイオードも図示されている。
路３は、ＮＰＮトランジスタ２１とＰＮＰトランジスタ
２２とで構成されている。また、図１では、ＭＯＳＦＥ
Ｔ１において寄生ダイオードも図示されている。
【００１３】次に、図３のタイミング図を参照して動作
について説明する。端子１−２間に図３（ａ）に示され
るような矩形波電圧が印加される場合を例にする。期間
ｔ１では、端子１−２間に＋ＶＥの電圧が印加される。
すると、ダイオード２を介してコンデンサ３が充電され
る。コンデンサ３の両端の電圧を＋ＶＣ１とする（図３
（ｂ）参照）。また、コンデンサ８は、ダイオード６を
介して充電される。
について説明する。端子１−２間に図３（ａ）に示され
るような矩形波電圧が印加される場合を例にする。期間
ｔ１では、端子１−２間に＋ＶＥの電圧が印加される。
すると、ダイオード２を介してコンデンサ３が充電され
る。コンデンサ３の両端の電圧を＋ＶＣ１とする（図３
（ｂ）参照）。また、コンデンサ８は、ダイオード６を
介して充電される。
【００１４】期間ｔ１が終了して期間ｔ２が始まると、
図３に示すように、端子１−２間の電圧が反転する。す
ると、コンデンサ８に蓄えられていた電荷がダイオード
７を介してコンデンサ９を負の方向に充電する。期間ｔ
２におけるコンデンサ３の両端の電圧を−ＶＣ３とする
（図３（ｃ）参照）。コンデンサ３，９の容量が十分大
きければ、コンデンサ３，９は直流電圧＋ＶＣ１および
直流電圧−ＶＣ３を保持する。そして、直流電圧＋ＶＣ
１および−ＶＣ３は、比較器４およびゲート駆動回路３
に電源電圧として供給される。
図３に示すように、端子１−２間の電圧が反転する。す
ると、コンデンサ８に蓄えられていた電荷がダイオード
７を介してコンデンサ９を負の方向に充電する。期間ｔ
２におけるコンデンサ３の両端の電圧を−ＶＣ３とする
（図３（ｃ）参照）。コンデンサ３，９の容量が十分大
きければ、コンデンサ３，９は直流電圧＋ＶＣ１および
直流電圧−ＶＣ３を保持する。そして、直流電圧＋ＶＣ
１および−ＶＣ３は、比較器４およびゲート駆動回路３
に電源電圧として供給される。
【００１５】期間ｔ１では端子１側の電圧が端子２側の
電圧よりも高くなるので、比較器４において、−側の入
力電圧の方が＋側の入力電圧よりも高くなって、比較器
４はローレベルを出力する。その出力はゲート駆動回路
３に入力される。ゲート駆動回路３において、ＮＰＮト
ランジスタ２１はオフしＰＮＰトランジスタ２２はオン
するので、負の直流電圧−ＶＣ３がＭＯＳＦＥＴ１のゲ
ート端子に印加される（図３（ｄ）参照）。よって、Ｍ
ＯＳＦＥＴ１はオフする（図３（ｅ）参照）。
電圧よりも高くなるので、比較器４において、−側の入
力電圧の方が＋側の入力電圧よりも高くなって、比較器
４はローレベルを出力する。その出力はゲート駆動回路
３に入力される。ゲート駆動回路３において、ＮＰＮト
ランジスタ２１はオフしＰＮＰトランジスタ２２はオン
するので、負の直流電圧−ＶＣ３がＭＯＳＦＥＴ１のゲ
ート端子に印加される（図３（ｄ）参照）。よって、Ｍ
ＯＳＦＥＴ１はオフする（図３（ｅ）参照）。
【００１６】また、期間ｔ２では端子１側の電圧が端子
２側の電圧よりも低くなるので、比較器４において、＋
側の入力電圧の方が−側の入力電圧よりも高くなって、
比較器４はハイレベルを出力する。よって、直流電圧＋
ＶＣ１がＭＯＳＦＥＴ１のゲート端子に印加され（図３
（ｄ）参照）、ＭＯＳＦＥＴ１はオンする（図３（ｅ）
参照）。その結果、端子２から端子１に電流が流れる。
２側の電圧よりも低くなるので、比較器４において、＋
側の入力電圧の方が−側の入力電圧よりも高くなって、
比較器４はハイレベルを出力する。よって、直流電圧＋
ＶＣ１がＭＯＳＦＥＴ１のゲート端子に印加され（図３
（ｄ）参照）、ＭＯＳＦＥＴ１はオンする（図３（ｅ）
参照）。その結果、端子２から端子１に電流が流れる。
【００１７】従って、図１に示された回路構成によれ
ば、端子１側の電圧が端子２側の電圧よりも高いときに
は、常にＭＯＳＦＥＴ１はオフする。逆に、端子１側の
電圧が端子２側の電圧よりも低いときには、常にＭＯＳ
ＦＥＴ１はオンし、端子２から端子１に電流が流れる状
態になる。すなわち、図１に示された回路構成は、端子
１をカソード、端子２をアノードとし、端子１−２間の
電圧に応じて導通または遮断を行う単純な２端子のダイ
オードと等価な作用を果たす。
ば、端子１側の電圧が端子２側の電圧よりも高いときに
は、常にＭＯＳＦＥＴ１はオフする。逆に、端子１側の
電圧が端子２側の電圧よりも低いときには、常にＭＯＳ
ＦＥＴ１はオンし、端子２から端子１に電流が流れる状
態になる。すなわち、図１に示された回路構成は、端子
１をカソード、端子２をアノードとし、端子１−２間の
電圧に応じて導通または遮断を行う単純な２端子のダイ
オードと等価な作用を果たす。
【００１８】このように構成された整流回路１００，２
００をスイッチング電源に適用すると、図２に示された
ように、トランス３２においてゲート駆動巻線は要求さ
れない。よって、トランス３２を従来のものよりも小型
化でき、スイッチング電源の多出力化を図ることができ
る。また、整流回路１００，２００におけるＭＯＳＦＥ
Ｔ１の一端（端子１）に印加される電圧が他端（端子
２）に印加される電圧よりも高いときには常にＭＯＳＦ
ＥＴ１はオフし、ＭＯＳＦＥＴ１の一端に印加される電
圧が他端に印加される電圧よりも低いときには常にＭＯ
ＳＦＥＴ１はオンする。よって、整流回路１００，２０
０は、その端子電圧に従って、すなわちＭＯＳＦＥＴ１
の両端の電圧極性に応じてオン／オフし、従来の構成に
おけるような寄生ダイオードに電流が流れるということ
もない。よって、スイッチング電源における出力整流損
失は低減される。
００をスイッチング電源に適用すると、図２に示された
ように、トランス３２においてゲート駆動巻線は要求さ
れない。よって、トランス３２を従来のものよりも小型
化でき、スイッチング電源の多出力化を図ることができ
る。また、整流回路１００，２００におけるＭＯＳＦＥ
Ｔ１の一端（端子１）に印加される電圧が他端（端子
２）に印加される電圧よりも高いときには常にＭＯＳＦ
ＥＴ１はオフし、ＭＯＳＦＥＴ１の一端に印加される電
圧が他端に印加される電圧よりも低いときには常にＭＯ
ＳＦＥＴ１はオンする。よって、整流回路１００，２０
０は、その端子電圧に従って、すなわちＭＯＳＦＥＴ１
の両端の電圧極性に応じてオン／オフし、従来の構成に
おけるような寄生ダイオードに電流が流れるということ
もない。よって、スイッチング電源における出力整流損
失は低減される。
【００１９】
【発明の効果】以上のように、本発明によれば、スイッ
チング電源用整流回路を、ＦＥＴに印加される電圧から
正電圧および負電圧を生成する正負電圧生成回路と、Ｆ
ＥＴに印加される電圧を検出する印加電圧検出回路と、
印加電圧検出回路の検出結果に応じて正負電圧生成回路
が生成した正電圧と負電圧とのうちのいずれかをＦＥＴ
のゲート端子に印加するゲート駆動回路とを備えた構成
としたので、２端子のダイオードと等価な作用を果たす
整流回路が提供される。従って、このスイッチング電源
用整流回路を用いれば、トランスにおけるゲート駆動巻
線が不要となるとともに、ＦＥＴ中の寄生ダイオードに
流れる電流が低減されて出力整流損失が少なくなる。印
加電圧検出回路が正負電圧生成回路から電源供給を受け
る構成になっている場合には、印加電圧検出回路に外部
から電源供給する必要がなくなり、より簡略化された構
成のスイッチング電源用整流回路を提供できる。また、
スイッチング電源を、ＦＥＴと、ＦＥＴに印加される電
圧から正電圧および負電圧を生成する正負電圧生成回路
と、ＦＥＴに印加される電圧を検出する印加電圧検出回
路と、印加電圧検出回路の検出結果に応じて正負電圧生
成回路が生成した正電圧と負電圧とのうちのいずれかを
ＦＥＴのゲート端子に印加するゲート駆動回路とを含む
スイッチング電源用整流回路を有する構成にしたので、
トランスにおけるゲート駆動巻線が不要となるととも
に、ＦＥＴ中の寄生ダイオードに流れる電流が低減され
て出力整流損失が少なくなるスイッチング電源を提供で
きる効果がある。
チング電源用整流回路を、ＦＥＴに印加される電圧から
正電圧および負電圧を生成する正負電圧生成回路と、Ｆ
ＥＴに印加される電圧を検出する印加電圧検出回路と、
印加電圧検出回路の検出結果に応じて正負電圧生成回路
が生成した正電圧と負電圧とのうちのいずれかをＦＥＴ
のゲート端子に印加するゲート駆動回路とを備えた構成
としたので、２端子のダイオードと等価な作用を果たす
整流回路が提供される。従って、このスイッチング電源
用整流回路を用いれば、トランスにおけるゲート駆動巻
線が不要となるとともに、ＦＥＴ中の寄生ダイオードに
流れる電流が低減されて出力整流損失が少なくなる。印
加電圧検出回路が正負電圧生成回路から電源供給を受け
る構成になっている場合には、印加電圧検出回路に外部
から電源供給する必要がなくなり、より簡略化された構
成のスイッチング電源用整流回路を提供できる。また、
スイッチング電源を、ＦＥＴと、ＦＥＴに印加される電
圧から正電圧および負電圧を生成する正負電圧生成回路
と、ＦＥＴに印加される電圧を検出する印加電圧検出回
路と、印加電圧検出回路の検出結果に応じて正負電圧生
成回路が生成した正電圧と負電圧とのうちのいずれかを
ＦＥＴのゲート端子に印加するゲート駆動回路とを含む
スイッチング電源用整流回路を有する構成にしたので、
トランスにおけるゲート駆動巻線が不要となるととも
に、ＦＥＴ中の寄生ダイオードに流れる電流が低減され
て出力整流損失が少なくなるスイッチング電源を提供で
きる効果がある。
【図１】 本発明によるスイッチング電源用整流回路の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図２】 本発明によるスイッチング電源用整流回路を
用いたスイッチング電源の構成を示すブロック図であ
る。
用いたスイッチング電源の構成を示すブロック図であ
る。
【図３】 スイッチング電源用整流回路の各部の電圧波
形の一例を示すタイミング図である。
形の一例を示すタイミング図である。
【図４】 従来のスイッチング電源用整流回路を用いた
スイッチング電源の構成を示す回路図である。
スイッチング電源の構成を示す回路図である。
【図５】 スイッチング電源回路におけるトランスの１
次巻線に生ずる電圧波形を示すタイミング図である。
次巻線に生ずる電圧波形を示すタイミング図である。
１ ＭＯＳＦＥＴ ３ ゲート駆動回路 ２，６，７ ダイオード ３，８，９ コンデンサ ４ 比較器 ２１ ＮＰＮトランジスタ ２２ ＰＮＰトランジスタ
Claims (4)
- 【請求項１】 スイッチング電源の出力段に設けられ、
電界効果トランジスタを用いたスイッチング電源用整流
回路であって、 前記電界効果トランジスタに印加される電圧から正電圧
および負電圧を生成する正負電圧生成回路と、 前記電界効果トランジスタに印加される電圧を検出する
印加電圧検出回路と、 前記印加電圧検出回路の検出結果に応じて、前記正負電
圧生成回路が生成した正電圧と負電圧とのうちのいずれ
かを前記電界効果トランジスタのゲート端子に印加する
ゲート駆動回路とを備えたことを特徴とするスイッチン
グ電源用整流回路。 - 【請求項２】 印加電圧検出回路は正負電圧生成回路か
ら電源供給を受ける請求項１記載のスイッチング電源用
整流回路。 - 【請求項３】 印加電圧検出回路は、電界効果トランジ
スタのソース側の電圧とドレイン側の電圧とを比較する
比較器を有し、 ゲート駆動回路は導通制御電圧極性が異なる２つのトラ
ンジスタを有し、各トランジスタの入力端子には前記正
負電圧生成回路が生成した正電圧または負電圧が印加さ
れるとともに双方のトランジスタの出力端子が前記電界
効果トランジスタのゲート端子に接続され、各トランジ
スタは制御端子に接続された前記比較器の出力に応じて
導通する請求項２記載のスイッチング電源用整流回路。 - 【請求項４】 出力段に整流手段および環流手段を有
し、 前記整流手段および環流手段は、それぞれ、電界効果ト
ランジスタと、前記電界効果トランジスタに印加される
電圧から正電圧および負電圧を生成する正負電圧生成回
路と、前記電界効果トランジスタに印加される電圧を検
出する印加電圧検出回路と、前記正負電圧生成回路が生
成した正電圧と負電圧とのうちのいずれかを前記印加電
圧検出回路の検出結果に応じて前記電界効果トランジス
タのゲート端子に印加するゲート駆動回路とを含むスイ
ッチング電源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9323892A JPH11146640A (ja) | 1997-11-10 | 1997-11-10 | スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9323892A JPH11146640A (ja) | 1997-11-10 | 1997-11-10 | スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11146640A true JPH11146640A (ja) | 1999-05-28 |
Family
ID=18159783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9323892A Pending JPH11146640A (ja) | 1997-11-10 | 1997-11-10 | スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11146640A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-11-10 JP JP9323892A patent/JPH11146640A/ja active Pending
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