JP2000166243A - 高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータ - Google Patents
高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータInfo
- Publication number
- JP2000166243A JP2000166243A JP10344857A JP34485798A JP2000166243A JP 2000166243 A JP2000166243 A JP 2000166243A JP 10344857 A JP10344857 A JP 10344857A JP 34485798 A JP34485798 A JP 34485798A JP 2000166243 A JP2000166243 A JP 2000166243A
- Authority
- JP
- Japan
- Prior art keywords
- transformer
- secondary side
- switch
- rectifier circuit
- synchronous rectification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 本発明は、電圧サージを低減でき、変換効率
の向上を図ることができる高速ターンオフ同期整流回路
及びＤＣ−ＤＣコンバータを提供することを課題とす
る。 【解決手段】 メインスイッチＳ１、トランスＴ、整流
回路及び平滑回路から成る一般的なフォワード形のＤＣ
−ＤＣコンバータ５０に高速ターンオフ同期整流回路１
０を付加する。高速ターンオフ同期整流回路１０は、同
期整流用ＦＥＴＳ２、同期整流用ＦＥＴＳ３を直列にド
レイン端子Ｄ同士を接続しこれらと並列にショットキバ
リアダイオードＤ１が接続されている。
の向上を図ることができる高速ターンオフ同期整流回路
及びＤＣ−ＤＣコンバータを提供することを課題とす
る。 【解決手段】 メインスイッチＳ１、トランスＴ、整流
回路及び平滑回路から成る一般的なフォワード形のＤＣ
−ＤＣコンバータ５０に高速ターンオフ同期整流回路１
０を付加する。高速ターンオフ同期整流回路１０は、同
期整流用ＦＥＴＳ２、同期整流用ＦＥＴＳ３を直列にド
レイン端子Ｄ同士を接続しこれらと並列にショットキバ
リアダイオードＤ１が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に電圧変換装置に用いる同期整流回路及びこれを
用いたＤＣ−ＤＣコンバータに関する。
し、特に電圧変換装置に用いる同期整流回路及びこれを
用いたＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】近年、ＬＩＳの低電圧化に伴い、電源
（コンバータ）回路の高効率化が求められている。現
在、コンバータの損失のほとんどは整流ダイオードで発
生しているため、代わりにＦＥＴを用いる同期整流方式
が注目されている。このような従来技術としては、例え
ば、特開平６−９８５４０号公報に記載のものがある
（第１従来技術）。すなわち、第１従来技術の同期整流
回路は、電圧変換回路のトランスの２次側コイルと直列
に接続した整流用ＭＯＳＦＥＴと並列に接続したフリー
ホイル用ＭＯＳＦＥＴを設け、各々のＭＯＳＦＥＴのゲ
ート端子にソースとボディを接続した制御用ＭＯＳＦＥ
Ｔを設け、ＭＯＳＦＥＴをオンするためには制御用ＭＯ
ＳＦＥＴのドレイン・ボディ間ダイオードを用い、オフ
するためには制御用ＭＯＳＦＥＴをオンすることを特徴
とするものである。本実施例は見方を変えるとＭＯＳＦ
ＥＴのドレイン電圧がソース電圧より高い期間にはＭＯ
ＳＦＥＴがオフ状態となるようにゲートを制御し、ドレ
イン電圧がソース電圧よりも低い期間にはＭＯＳＦＥＴ
がオン状態となるようにゲートを制御する回路要素にお
いて、ＭＯＳＦＥＴのオン状態期間では一度ゲートを充
電した電荷は放電を防止するためにソースとボディを接
続した制御用のＭＯＳＦＥＴを設けている。また電圧変
換回路において同期整流回路用ＭＯＳＦＥＴのドレイン
電圧がソース電圧より高い主要期間には第１ＭＯＳＦＥ
Ｔがオフ状態となるようにゲートを制御し、ドレイン電
圧がソース電圧よりも低い主要期間には第１ＭＯＳＦＥ
Ｔがオン状態となるようにゲートを制御するためにゲー
ト駆動回路を設け、２次側の同期整流回路用ＭＯＳＦＥ
Ｔのゲート駆動タイミングを１次側の交流発生回路と同
期して駆動する。また電圧変換回路において同期整流回
路用ＭＯＳＦＥＴのドレイン・ソース間電圧を基準電圧
と比較する手段を設け、基準電圧より高電圧の場合には
同期整流回路用ＭＯＳＦＥＴがオフとなるようにゲート
を駆動し、低電圧の場合にはオンとなるように駆動し、
ゲート駆動手段の回路電源を２次側電源から取る。この
ような従来技術の同期整流回路によれば、同期整流回路
用ＭＯＳＦＥＴのオン状態期間では一度ゲートを充電し
た電荷は放電を防止する制御用ＭＯＳＦＥＴが存在する
ためＬＣ共振によりＭＯＳＦＥＴがオン／オフし、効率
が低減することはない。また、同期整流回路用ＭＯＳＦ
ＥＴをオンするためには制御用ＭＯＳＦＥＴのドレイン
・ボディ間の内蔵ダイオードを介してゲートが充電され
る。このため、ゲート抵抗による遅延も低減し、同期整
流回路用ＭＯＳＦＥＴの寄生ダイオードが順バイアスさ
れることによる損失や２つの同期整流回路用ＭＯＳＦＥ
Ｔが短絡することによる損失を低減することが可能であ
る。このため、高効率のＭＯＳＦＥＴ同期整流回路なら
びにこれを用いた電圧変換装置を実現できるという効果
があることが記載されている。
（コンバータ）回路の高効率化が求められている。現
在、コンバータの損失のほとんどは整流ダイオードで発
生しているため、代わりにＦＥＴを用いる同期整流方式
が注目されている。このような従来技術としては、例え
ば、特開平６−９８５４０号公報に記載のものがある
（第１従来技術）。すなわち、第１従来技術の同期整流
回路は、電圧変換回路のトランスの２次側コイルと直列
に接続した整流用ＭＯＳＦＥＴと並列に接続したフリー
ホイル用ＭＯＳＦＥＴを設け、各々のＭＯＳＦＥＴのゲ
ート端子にソースとボディを接続した制御用ＭＯＳＦＥ
Ｔを設け、ＭＯＳＦＥＴをオンするためには制御用ＭＯ
ＳＦＥＴのドレイン・ボディ間ダイオードを用い、オフ
するためには制御用ＭＯＳＦＥＴをオンすることを特徴
とするものである。本実施例は見方を変えるとＭＯＳＦ
ＥＴのドレイン電圧がソース電圧より高い期間にはＭＯ
ＳＦＥＴがオフ状態となるようにゲートを制御し、ドレ
イン電圧がソース電圧よりも低い期間にはＭＯＳＦＥＴ
がオン状態となるようにゲートを制御する回路要素にお
いて、ＭＯＳＦＥＴのオン状態期間では一度ゲートを充
電した電荷は放電を防止するためにソースとボディを接
続した制御用のＭＯＳＦＥＴを設けている。また電圧変
換回路において同期整流回路用ＭＯＳＦＥＴのドレイン
電圧がソース電圧より高い主要期間には第１ＭＯＳＦＥ
Ｔがオフ状態となるようにゲートを制御し、ドレイン電
圧がソース電圧よりも低い主要期間には第１ＭＯＳＦＥ
Ｔがオン状態となるようにゲートを制御するためにゲー
ト駆動回路を設け、２次側の同期整流回路用ＭＯＳＦＥ
Ｔのゲート駆動タイミングを１次側の交流発生回路と同
期して駆動する。また電圧変換回路において同期整流回
路用ＭＯＳＦＥＴのドレイン・ソース間電圧を基準電圧
と比較する手段を設け、基準電圧より高電圧の場合には
同期整流回路用ＭＯＳＦＥＴがオフとなるようにゲート
を駆動し、低電圧の場合にはオンとなるように駆動し、
ゲート駆動手段の回路電源を２次側電源から取る。この
ような従来技術の同期整流回路によれば、同期整流回路
用ＭＯＳＦＥＴのオン状態期間では一度ゲートを充電し
た電荷は放電を防止する制御用ＭＯＳＦＥＴが存在する
ためＬＣ共振によりＭＯＳＦＥＴがオン／オフし、効率
が低減することはない。また、同期整流回路用ＭＯＳＦ
ＥＴをオンするためには制御用ＭＯＳＦＥＴのドレイン
・ボディ間の内蔵ダイオードを介してゲートが充電され
る。このため、ゲート抵抗による遅延も低減し、同期整
流回路用ＭＯＳＦＥＴの寄生ダイオードが順バイアスさ
れることによる損失や２つの同期整流回路用ＭＯＳＦＥ
Ｔが短絡することによる損失を低減することが可能であ
る。このため、高効率のＭＯＳＦＥＴ同期整流回路なら
びにこれを用いた電圧変換装置を実現できるという効果
があることが記載されている。
【０００３】一方、同期整流用ＦＥＴとショットキバリ
アダイオードＤ１を単に並列接続した同期整流回路（図
７参照）も提案されている（第２従来技術）。図７は、
従来のＦＥＴとショットキバリアダイオードＤ１による
同期整流回路である。
アダイオードＤ１を単に並列接続した同期整流回路（図
７参照）も提案されている（第２従来技術）。図７は、
従来のＦＥＴとショットキバリアダイオードＤ１による
同期整流回路である。
【０００４】
【発明が解決しようとする課題】しかしながら、第１従
来技術の同期整流回路には、ボディダイオードの特性
（順方向降下電圧が大きい、逆回復時間が長いといった
特性）が、同期整流性能を落としてしまうという問題点
があった。
来技術の同期整流回路には、ボディダイオードの特性
（順方向降下電圧が大きい、逆回復時間が長いといった
特性）が、同期整流性能を落としてしまうという問題点
があった。
【０００５】また、第２従来技術に示す同期整流回路に
は、配線のインダクタＬｐ等により、電流がボディダイ
オードＤ８にも流れており、ショットキバリアダイオー
ドＤ１の効果は十分発揮されていないという問題点があ
った。
は、配線のインダクタＬｐ等により、電流がボディダイ
オードＤ８にも流れており、ショットキバリアダイオー
ドＤ１の効果は十分発揮されていないという問題点があ
った。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、電圧サージを低減
でき、変換効率の向上を図ることができる高速ターンオ
フ同期整流回路及びＤＣ−ＤＣコンバータを提供する点
にある。
のであり、その目的とするところは、電圧サージを低減
でき、変換効率の向上を図ることができる高速ターンオ
フ同期整流回路及びＤＣ−ＤＣコンバータを提供する点
にある。
【０００７】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、変圧手段を有する電圧変換装置に用いる高速
ターンオフ同期整流回路であって、前記変圧手段の２次
側に設けられ、前記変圧手段の１次側が閉状態の時に２
次側に発生する電位に応じて開状態となり、当該変圧手
段の１次側が開状態の時に当該２次側に発生する電位に
応じて閉状態となる環流スイッチと、前記環流スイッチ
と並列に接続されたショットキバリアダイオードとを有
することを特徴とする高速ターンオフ同期整流回路に存
する。また本発明の請求項２に記載の要旨は、前記環流
スイッチは、前記変圧手段の１次側が閉状態の時に２次
側に発生する電位に応じて開状態となり、当該変圧手段
の１次側が開状態の時に当該２次側に発生する電位に応
じて閉状態となる双方向スイッチであることを特徴とす
る請求項１に記載の高速ターンオフ同期整流回路に存す
る。また本発明の請求項３に記載の要旨は、前記環流ス
イッチは、一対の逆向きＦＥＴの直列接続回路を備え、
前記逆向きＦＥＴの各々は、ドレイン端子同士を接続し
た状態で直列に接続され、ゲート端子同士を共通に前記
変圧手段の２次側のマイナス側に接続され、ソース−ド
レイン端子間にボディダイオードが並列接続されている
ことを特徴とする請求項１に記載の高速ターンオフ同期
整流回路に存する。また本発明の請求項４に記載の要旨
は、前記環流スイッチは、前記変圧手段の１次側が閉状
態の時に２次側に発生する電位に応じて開状態となり、
当該変圧手段の１次側が開状態の時に当該２次側に発生
する電位に応じて閉状態となる２つの同期整流用ＦＥＴ
を有し、前記ＦＥＴの各々は、ドレイン端子同士を接続
した状態で直列に接続され、ゲート端子同士を共通に前
記変圧手段の２次側のマイナス側に接続され、ソース−
ドレイン端子間にボディダイオードが並列接続されてい
ることを特徴とする請求項２または３に記載の高速ター
ンオフ同期整流回路に存する。また本発明の請求項５に
記載の要旨は、前記同期整流用ＦＥＴは、ｎチャネルＭ
ＯＳトランジスタであることを特徴とする請求項４に記
載の高速ターンオフ同期整流回路に存する。また本発明
の請求項６に記載の要旨は、前記ショットキバリアダイ
オードは、アノード端子が前記変圧手段の２次側のマイ
ナス側に接続されるとともに一方の同期整流用ＦＥＴの
ソース端子に接続され、カソード端子が前記変圧手段の
２次側のプラス側に接続されるとともに他方の同期整流
用ＦＥＴのソース端子に接続されていることを特徴とす
る請求項３乃至５のいずれか一項に記載の高速ターンオ
フ同期整流回路に存する。また本発明の請求項７に記載
の要旨は、１次側の入力電圧を所定の変圧比で２次側に
出力する変圧手段と、前記変圧手段の２次側からの出力
を整流する整流手段と、前記整流手段の出力を平滑する
平滑手段と、前記変圧手段の２次側に設けられ、前記変
圧手段の１次側が閉状態の時に２次側に発生する電位に
応じて開状態となり前記変圧手段の１次側が開状態の時
に当該２次側に発生する電位に応じて閉状態となる環流
スイッチと前記環流スイッチと並列に接続されたショッ
トキバリアダイオードとを備えた高速ターンオフ同期整
流回路とを有することを特徴とするＤＣ−ＤＣコンバー
タに存する。また本発明の請求項８に記載の要旨は、１
次側の入力電圧を所定の変圧比で２次側に出力する変圧
手段と、前記変圧手段の２次側からの出力を整流する整
流手段と、前記整流手段の出力を平滑する平滑手段と、
前記変圧手段の１次側に設けられ、前記変圧手段の１次
側が閉状態の時に２次側に発生する電位に応じて開状態
となり前記変圧手段の１次側が開状態の時に当該２次側
に発生する電位に応じて閉状態となる環流スイッチと前
記環流スイッチと並列に接続されたショットキバリアダ
イオードとを備えた高速ターンオフ同期整流回路とを有
することを特徴とするＤＣ−ＤＣコンバータに存する。
また本発明の請求項９に記載の要旨は、前記環流スイッ
チは、前記変圧手段の１次側が閉状態の時に２次側に発
生する電位に応じて開状態となり、当該変圧手段の１次
側が開状態の時に当該２次側に発生する電位に応じて閉
状態となる双方向スイッチであることを特徴とする請求
項７または８に記載のＤＣ−ＤＣコンバータに存する。
また本発明の請求項１０に記載の要旨は、前記環流スイ
ッチは、一対の逆向きＦＥＴの直列接続回路を備え、前
記逆向きＦＥＴの各々は、ドレイン端子同士を接続した
状態で直列に接続され、ゲート端子同士を共通に前記変
圧手段の２次側のマイナス側に接続され、ソース−ドレ
イン端子間にボディダイオードが並列接続されているこ
とを特徴とする請求項７または８に記載のＤＣ−ＤＣコ
ンバータに存する。また本発明の請求項１１に記載の要
旨は、前記環流スイッチは、前記変圧手段の１次側が閉
状態の時に２次側に発生する電位に応じて開状態とな
り、当該変圧手段の１次側が開状態の時に当該２次側に
発生する電位に応じて閉状態となる２つの同期整流用Ｆ
ＥＴを有し、前記ＦＥＴの各々は、ドレイン端子同士を
接続した状態で直列に接続され、ゲート端子同士を共通
に前記変圧手段の２次側のマイナス側に接続され、ソー
ス−ドレイン端子間にボディダイオードが並列接続され
ていることを特徴とする請求項９または１０に記載のＤ
Ｃ−ＤＣコンバータに存する。また本発明の請求項１２
に記載の要旨は、前記同期整流用ＦＥＴは、ｎチャネル
ＭＯＳトランジスタであることを特徴とする請求項１１
に記載のＤＣ−ＤＣコンバータに存する。また本発明の
請求項１３に記載の要旨は、前記ショットキバリアダイ
オードは、アノード端子が前記変圧手段の２次側のマイ
ナス側に接続されるとともに一方の同期整流用ＦＥＴの
ソース端子に接続され、カソード端子が前記変圧手段の
２次側のプラス側に接続されるとともに他方の同期整流
用ＦＥＴのソース端子に接続されていることを特徴とす
る請求項１０乃至１２のいずれか一項に記載のＤＣ−Ｄ
Ｃコンバータに存する。
の要旨は、変圧手段を有する電圧変換装置に用いる高速
ターンオフ同期整流回路であって、前記変圧手段の２次
側に設けられ、前記変圧手段の１次側が閉状態の時に２
次側に発生する電位に応じて開状態となり、当該変圧手
段の１次側が開状態の時に当該２次側に発生する電位に
応じて閉状態となる環流スイッチと、前記環流スイッチ
と並列に接続されたショットキバリアダイオードとを有
することを特徴とする高速ターンオフ同期整流回路に存
する。また本発明の請求項２に記載の要旨は、前記環流
スイッチは、前記変圧手段の１次側が閉状態の時に２次
側に発生する電位に応じて開状態となり、当該変圧手段
の１次側が開状態の時に当該２次側に発生する電位に応
じて閉状態となる双方向スイッチであることを特徴とす
る請求項１に記載の高速ターンオフ同期整流回路に存す
る。また本発明の請求項３に記載の要旨は、前記環流ス
イッチは、一対の逆向きＦＥＴの直列接続回路を備え、
前記逆向きＦＥＴの各々は、ドレイン端子同士を接続し
た状態で直列に接続され、ゲート端子同士を共通に前記
変圧手段の２次側のマイナス側に接続され、ソース−ド
レイン端子間にボディダイオードが並列接続されている
ことを特徴とする請求項１に記載の高速ターンオフ同期
整流回路に存する。また本発明の請求項４に記載の要旨
は、前記環流スイッチは、前記変圧手段の１次側が閉状
態の時に２次側に発生する電位に応じて開状態となり、
当該変圧手段の１次側が開状態の時に当該２次側に発生
する電位に応じて閉状態となる２つの同期整流用ＦＥＴ
を有し、前記ＦＥＴの各々は、ドレイン端子同士を接続
した状態で直列に接続され、ゲート端子同士を共通に前
記変圧手段の２次側のマイナス側に接続され、ソース−
ドレイン端子間にボディダイオードが並列接続されてい
ることを特徴とする請求項２または３に記載の高速ター
ンオフ同期整流回路に存する。また本発明の請求項５に
記載の要旨は、前記同期整流用ＦＥＴは、ｎチャネルＭ
ＯＳトランジスタであることを特徴とする請求項４に記
載の高速ターンオフ同期整流回路に存する。また本発明
の請求項６に記載の要旨は、前記ショットキバリアダイ
オードは、アノード端子が前記変圧手段の２次側のマイ
ナス側に接続されるとともに一方の同期整流用ＦＥＴの
ソース端子に接続され、カソード端子が前記変圧手段の
２次側のプラス側に接続されるとともに他方の同期整流
用ＦＥＴのソース端子に接続されていることを特徴とす
る請求項３乃至５のいずれか一項に記載の高速ターンオ
フ同期整流回路に存する。また本発明の請求項７に記載
の要旨は、１次側の入力電圧を所定の変圧比で２次側に
出力する変圧手段と、前記変圧手段の２次側からの出力
を整流する整流手段と、前記整流手段の出力を平滑する
平滑手段と、前記変圧手段の２次側に設けられ、前記変
圧手段の１次側が閉状態の時に２次側に発生する電位に
応じて開状態となり前記変圧手段の１次側が開状態の時
に当該２次側に発生する電位に応じて閉状態となる環流
スイッチと前記環流スイッチと並列に接続されたショッ
トキバリアダイオードとを備えた高速ターンオフ同期整
流回路とを有することを特徴とするＤＣ−ＤＣコンバー
タに存する。また本発明の請求項８に記載の要旨は、１
次側の入力電圧を所定の変圧比で２次側に出力する変圧
手段と、前記変圧手段の２次側からの出力を整流する整
流手段と、前記整流手段の出力を平滑する平滑手段と、
前記変圧手段の１次側に設けられ、前記変圧手段の１次
側が閉状態の時に２次側に発生する電位に応じて開状態
となり前記変圧手段の１次側が開状態の時に当該２次側
に発生する電位に応じて閉状態となる環流スイッチと前
記環流スイッチと並列に接続されたショットキバリアダ
イオードとを備えた高速ターンオフ同期整流回路とを有
することを特徴とするＤＣ−ＤＣコンバータに存する。
また本発明の請求項９に記載の要旨は、前記環流スイッ
チは、前記変圧手段の１次側が閉状態の時に２次側に発
生する電位に応じて開状態となり、当該変圧手段の１次
側が開状態の時に当該２次側に発生する電位に応じて閉
状態となる双方向スイッチであることを特徴とする請求
項７または８に記載のＤＣ−ＤＣコンバータに存する。
また本発明の請求項１０に記載の要旨は、前記環流スイ
ッチは、一対の逆向きＦＥＴの直列接続回路を備え、前
記逆向きＦＥＴの各々は、ドレイン端子同士を接続した
状態で直列に接続され、ゲート端子同士を共通に前記変
圧手段の２次側のマイナス側に接続され、ソース−ドレ
イン端子間にボディダイオードが並列接続されているこ
とを特徴とする請求項７または８に記載のＤＣ−ＤＣコ
ンバータに存する。また本発明の請求項１１に記載の要
旨は、前記環流スイッチは、前記変圧手段の１次側が閉
状態の時に２次側に発生する電位に応じて開状態とな
り、当該変圧手段の１次側が開状態の時に当該２次側に
発生する電位に応じて閉状態となる２つの同期整流用Ｆ
ＥＴを有し、前記ＦＥＴの各々は、ドレイン端子同士を
接続した状態で直列に接続され、ゲート端子同士を共通
に前記変圧手段の２次側のマイナス側に接続され、ソー
ス−ドレイン端子間にボディダイオードが並列接続され
ていることを特徴とする請求項９または１０に記載のＤ
Ｃ−ＤＣコンバータに存する。また本発明の請求項１２
に記載の要旨は、前記同期整流用ＦＥＴは、ｎチャネル
ＭＯＳトランジスタであることを特徴とする請求項１１
に記載のＤＣ−ＤＣコンバータに存する。また本発明の
請求項１３に記載の要旨は、前記ショットキバリアダイ
オードは、アノード端子が前記変圧手段の２次側のマイ
ナス側に接続されるとともに一方の同期整流用ＦＥＴの
ソース端子に接続され、カソード端子が前記変圧手段の
２次側のプラス側に接続されるとともに他方の同期整流
用ＦＥＴのソース端子に接続されていることを特徴とす
る請求項１０乃至１２のいずれか一項に記載のＤＣ−Ｄ
Ｃコンバータに存する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００９】（第１実施形態）図１は、本発明の高速タ
ーンオフ同期整流回路１０及びこれを用いたＤＣ−ＤＣ
コンバータ５０の一実施形態を説明するための回路図で
ある。図１に示すＤＣ−ＤＣコンバータ５０は、メイン
スイッチＳ１（ｎチャネルＭＯＳトランジスタ）、トラ
ンスＴ、整流回路及び平滑回路を有するフォワード形の
ＤＣ−ＤＣコンバータ５０の２次側に、本発明の一実施
形態の高速ターンオフ同期整流回路１０を採用した回路
である。高速ターンオフ同期整流回路１０は、環流スイ
ッチ｛Ｓ２，Ｓ３｝、環流スイッチ｛Ｓ２，Ｓ３｝と並
列に接続されたショットキバリアダイオードＤ１を備え
ている。なお、本実施形態の高速ターンオフ同期整流回
路１０は整流側に使用した場合でも２次側を接続した場
合と同様の作用効果を奏する。
ーンオフ同期整流回路１０及びこれを用いたＤＣ−ＤＣ
コンバータ５０の一実施形態を説明するための回路図で
ある。図１に示すＤＣ−ＤＣコンバータ５０は、メイン
スイッチＳ１（ｎチャネルＭＯＳトランジスタ）、トラ
ンスＴ、整流回路及び平滑回路を有するフォワード形の
ＤＣ−ＤＣコンバータ５０の２次側に、本発明の一実施
形態の高速ターンオフ同期整流回路１０を採用した回路
である。高速ターンオフ同期整流回路１０は、環流スイ
ッチ｛Ｓ２，Ｓ３｝、環流スイッチ｛Ｓ２，Ｓ３｝と並
列に接続されたショットキバリアダイオードＤ１を備え
ている。なお、本実施形態の高速ターンオフ同期整流回
路１０は整流側に使用した場合でも２次側を接続した場
合と同様の作用効果を奏する。
【００１０】環流スイッチ｛Ｓ２，Ｓ３｝は、２つの双
方向スイッチである同期整流用ＦＥＴＳ２（環流スイッ
チ｛Ｓ２，Ｓ３｝の一方の双方向スイッチ）、同期整流
用ＦＥＴＳ３（環流スイッチ｛Ｓ２，Ｓ３｝の他方の双
方向スイッチ）を有している。本実施形態では、同期整
流用ＦＥＴＳ２，Ｓ３にｎチャネルＭＯＳトランジスタ
を用いている。
方向スイッチである同期整流用ＦＥＴＳ２（環流スイッ
チ｛Ｓ２，Ｓ３｝の一方の双方向スイッチ）、同期整流
用ＦＥＴＳ３（環流スイッチ｛Ｓ２，Ｓ３｝の他方の双
方向スイッチ）を有している。本実施形態では、同期整
流用ＦＥＴＳ２，Ｓ３にｎチャネルＭＯＳトランジスタ
を用いている。
【００１１】同期整流用ＦＥＴＳ２と同期整流用ＦＥＴ
Ｓ３とは、ドレイン端子Ｄ同士を接続した状態で直列に
接続され、ゲート端子同士を共通にトランスＴの２次側
のマイナス（−）側に接続されている。同期整流用ＦＥ
ＴＳ２のソース−ドレイン端子間には、ボディダイオー
ドＤ２が並列接続されている。ボディダイオードＤ２の
アノード端子は同期整流用ＦＥＴＳ２のソース端子に接
続され、カソード端子は同期整流用ＦＥＴＳ２のドレイ
ン端子に接続されている。
Ｓ３とは、ドレイン端子Ｄ同士を接続した状態で直列に
接続され、ゲート端子同士を共通にトランスＴの２次側
のマイナス（−）側に接続されている。同期整流用ＦＥ
ＴＳ２のソース−ドレイン端子間には、ボディダイオー
ドＤ２が並列接続されている。ボディダイオードＤ２の
アノード端子は同期整流用ＦＥＴＳ２のソース端子に接
続され、カソード端子は同期整流用ＦＥＴＳ２のドレイ
ン端子に接続されている。
【００１２】ＭＯＳＦＥＴＳ４のソース端子は同期整流
用ＦＥＴＳ３のソース端子に接続され、ドレイン端子は
トランスＴの２次側のマイナス（−）側に接続され、ゲ
ート端子はトランスＴの２次側のプラス（＋）側に接続
されている。ＭＯＳＦＥＴＳ４のソース−ドレイン端子
間にはボディダイオードＤ５が並列に接続されている。
ボディダイオードＤ５のアノード端子はＭＯＳＦＥＴＳ
４のソース端子に接続され、カソード端子はＭＯＳＦＥ
ＴＳ４のドレイン端子に接続されている。本実施形態で
は、ＭＯＳＦＥＴＳ４にｎチャネルＭＯＳトランジスタ
を用いている。
用ＦＥＴＳ３のソース端子に接続され、ドレイン端子は
トランスＴの２次側のマイナス（−）側に接続され、ゲ
ート端子はトランスＴの２次側のプラス（＋）側に接続
されている。ＭＯＳＦＥＴＳ４のソース−ドレイン端子
間にはボディダイオードＤ５が並列に接続されている。
ボディダイオードＤ５のアノード端子はＭＯＳＦＥＴＳ
４のソース端子に接続され、カソード端子はＭＯＳＦＥ
ＴＳ４のドレイン端子に接続されている。本実施形態で
は、ＭＯＳＦＥＴＳ４にｎチャネルＭＯＳトランジスタ
を用いている。
【００１３】なお、環流スイッチ｛Ｓ２，Ｓ３｝の一方
の双方向スイッチである同期整流用ＦＥＴＳ２、環流ス
イッチ｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同
期整流用ＦＥＴＳ３においては、ソース端子同士を接続
した場合でもドレイン端子同士を接続した場合と同様の
作用効果を奏する。
の双方向スイッチである同期整流用ＦＥＴＳ２、環流ス
イッチ｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同
期整流用ＦＥＴＳ３においては、ソース端子同士を接続
した場合でもドレイン端子同士を接続した場合と同様の
作用効果を奏する。
【００１４】同様に、同期整流用ＦＥＴＳ３のソース−
ドレイン端子間には、ボディダイオードＤ３が並列接続
されている。ボディダイオードＤ３のアノード端子は同
期整流用ＦＥＴＳ３のソース端子に接続され、カソード
端子は同期整流用ＦＥＴＳ３のドレイン端子に接続され
ている。
ドレイン端子間には、ボディダイオードＤ３が並列接続
されている。ボディダイオードＤ３のアノード端子は同
期整流用ＦＥＴＳ３のソース端子に接続され、カソード
端子は同期整流用ＦＥＴＳ３のドレイン端子に接続され
ている。
【００１５】さらに、同期整流用ＦＥＴＳ２のソース端
子と同期整流用ＦＥＴＳ３のソース端子間に環流スイッ
チ｛Ｓ２，Ｓ３｝と並列にショットキバリアダイオード
Ｄ１が接続されている。ショットキバリアダイオードＤ
１はアノード端子が同期整流用ＦＥＴＳ３のソース端子
に接続され、カソード端子が同期整流用ＦＥＴＳ２のソ
ース端子に接続されている。
子と同期整流用ＦＥＴＳ３のソース端子間に環流スイッ
チ｛Ｓ２，Ｓ３｝と並列にショットキバリアダイオード
Ｄ１が接続されている。ショットキバリアダイオードＤ
１はアノード端子が同期整流用ＦＥＴＳ３のソース端子
に接続され、カソード端子が同期整流用ＦＥＴＳ２のソ
ース端子に接続されている。
【００１６】次に、ＤＣ−ＤＣコンバータ５０の動作を
説明する。図２は、図１の高速ターンオフ同期整流回路
１０の各部の波形である。高速ターンオフ同期整流回路
１０は、通常の同期整流と同様の動作を行う。
説明する。図２は、図１の高速ターンオフ同期整流回路
１０の各部の波形である。高速ターンオフ同期整流回路
１０は、通常の同期整流と同様の動作を行う。
【００１７】図３は、メインスイッチＳ１がＯＮの時の
高速ターンオフ同期整流回路１０の動作を示している。
高速ターンオフ同期整流回路１０の動作を示している。
【００１８】メインスイッチＳ１がＯＮ（閉状態）の時
（図３）、図２の前半に示すように、環流スイッチ｛Ｓ
２，Ｓ３｝の一方の双方向スイッチである同期整流用Ｆ
ＥＴＳ２のゲート電圧ＶG2は−Ｖｓボルト、環流スイッ
チ｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同期整
流用ＦＥＴＳ３のゲート電圧ＶG3は０ボルトとなり、環
流スイッチ｛Ｓ２，Ｓ３｝はＯＦＦ（開状態）となる。
このとき、ＭＯＳＦＥＴＳ４は、ゲート電圧Ｖｓボルト
が印加されてＯＮ状態となる。
（図３）、図２の前半に示すように、環流スイッチ｛Ｓ
２，Ｓ３｝の一方の双方向スイッチである同期整流用Ｆ
ＥＴＳ２のゲート電圧ＶG2は−Ｖｓボルト、環流スイッ
チ｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同期整
流用ＦＥＴＳ３のゲート電圧ＶG3は０ボルトとなり、環
流スイッチ｛Ｓ２，Ｓ３｝はＯＦＦ（開状態）となる。
このとき、ＭＯＳＦＥＴＳ４は、ゲート電圧Ｖｓボルト
が印加されてＯＮ状態となる。
【００１９】図４は、メインスイッチＳ１がＯＦＦの時
の高速ターンオフ同期整流回路１０の動作を示してい
る。図４に示すように、メインスイッチＳ１がＯＦＦの
時に図２の後半に示すように、環流スイッチ｛Ｓ２，Ｓ
３｝の一方の双方向スイッチである同期整流用ＦＥＴＳ
２、環流スイッチ｛Ｓ２，Ｓ３｝の他方の双方向スイッ
チである同期整流用ＦＥＴＳ３のゲート電圧ＶG3は共に
＋Ｖｓボルトとなり、環流スイッチ｛Ｓ２，Ｓ３｝はＯ
Ｎとなる。このとき、ＭＯＳＦＥＴＳ４は、ゲート電圧
−Ｖｓボルトが印加されてＯＦＦ状態となる。
の高速ターンオフ同期整流回路１０の動作を示してい
る。図４に示すように、メインスイッチＳ１がＯＦＦの
時に図２の後半に示すように、環流スイッチ｛Ｓ２，Ｓ
３｝の一方の双方向スイッチである同期整流用ＦＥＴＳ
２、環流スイッチ｛Ｓ２，Ｓ３｝の他方の双方向スイッ
チである同期整流用ＦＥＴＳ３のゲート電圧ＶG3は共に
＋Ｖｓボルトとなり、環流スイッチ｛Ｓ２，Ｓ３｝はＯ
Ｎとなる。このとき、ＭＯＳＦＥＴＳ４は、ゲート電圧
−Ｖｓボルトが印加されてＯＦＦ状態となる。
【００２０】並列に付加したショットキバリアダイオー
ドＤ１は、環流スイッチ｛Ｓ２，Ｓ３｝の一方の双方向
スイッチである同期整流用ＦＥＴＳ２、環流スイッチ
｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同期整流
用ＦＥＴＳ３とにデッドタイムが生じたときの出力電流
の流れるループ回路を構成する。
ドＤ１は、環流スイッチ｛Ｓ２，Ｓ３｝の一方の双方向
スイッチである同期整流用ＦＥＴＳ２、環流スイッチ
｛Ｓ２，Ｓ３｝の他方の双方向スイッチである同期整流
用ＦＥＴＳ３とにデッドタイムが生じたときの出力電流
の流れるループ回路を構成する。
【００２１】以上第１実施形態を要約すれば、ボディダ
イオードＤ２，Ｄ３は接合ダイオードであり順方向降下
電圧が大きく逆回復時間が長いが、これに比べ、高速タ
ーンオフ同期整流回路１０のショットキバリアダイオー
ドＤ１は順方向降下電圧が小さく逆回復時間が短いた
め、ボディダイオードＤ２，Ｄ３を完全にＯＦＦにする
ことができる。また、高速ターンオフ同期整流回路１０
にデッドタイムが生じた時もしくは逆回復時に電流はシ
ョットキバリアダイオードＤ１を流れるため、ダイオー
ドによる変換効率の低下が改善できる。
イオードＤ２，Ｄ３は接合ダイオードであり順方向降下
電圧が大きく逆回復時間が長いが、これに比べ、高速タ
ーンオフ同期整流回路１０のショットキバリアダイオー
ドＤ１は順方向降下電圧が小さく逆回復時間が短いた
め、ボディダイオードＤ２，Ｄ３を完全にＯＦＦにする
ことができる。また、高速ターンオフ同期整流回路１０
にデッドタイムが生じた時もしくは逆回復時に電流はシ
ョットキバリアダイオードＤ１を流れるため、ダイオー
ドによる変換効率の低下が改善できる。
【００２２】以下に従来技術との対比例を示す。図７
は、従来のＦＥＴとショットキバリアダイオードＤ１に
よる同期整流回路である。図７において、Ｌpdはショッ
トキバリアダイオードＤ１の配線インダクタである。図
７に示すように、これまでに同期整流用ＦＥＴとショッ
トキバリアダイオードＤ１を単に並列接続する方法は提
案されている。しかし実際には、図７に示すように配線
のインダクタＬｐ等により電流はボディダイオードＤ８
にも流れており、ショットキバリアダイオードＤ１の効
果は十分発揮されていない。本実施形態のＤＣ−ＤＣコ
ンバータ５０は、高速ターンオフ同期整流回路１０によ
りボディダイオードＤ２，Ｄ３を完全にＯＦＦすること
で、ショットキバリアダイオードＤ１の効果を十分に発
揮できる。
は、従来のＦＥＴとショットキバリアダイオードＤ１に
よる同期整流回路である。図７において、Ｌpdはショッ
トキバリアダイオードＤ１の配線インダクタである。図
７に示すように、これまでに同期整流用ＦＥＴとショッ
トキバリアダイオードＤ１を単に並列接続する方法は提
案されている。しかし実際には、図７に示すように配線
のインダクタＬｐ等により電流はボディダイオードＤ８
にも流れており、ショットキバリアダイオードＤ１の効
果は十分発揮されていない。本実施形態のＤＣ−ＤＣコ
ンバータ５０は、高速ターンオフ同期整流回路１０によ
りボディダイオードＤ２，Ｄ３を完全にＯＦＦすること
で、ショットキバリアダイオードＤ１の効果を十分に発
揮できる。
【００２３】図８は、図７の同期整流回路におけるボデ
ィダイオードＤ８の逆回復時間における逆電流ｉを示し
ている。図７に示す従来の同期整流回路の場合、メイン
スイッチＳ１のターンオン時、ボディダイオードＤ２，
Ｄ３の逆回復が遅いため図８に示すような大きな逆電流
ｉが流れる。
ィダイオードＤ８の逆回復時間における逆電流ｉを示し
ている。図７に示す従来の同期整流回路の場合、メイン
スイッチＳ１のターンオン時、ボディダイオードＤ２，
Ｄ３の逆回復が遅いため図８に示すような大きな逆電流
ｉが流れる。
【００２４】この時、トランスＴのリーケージインダク
タＬｌには、 Ｗ＝１／２＊Ｌｌ＊ｉ＊ｉ （１）式 のエネルギーが蓄えられ、ボディダイオードＤ２，Ｄ３
が完全にＯＦＦするとこのエネルギーとＣｐにより大き
な電圧サージが発生する。
タＬｌには、 Ｗ＝１／２＊Ｌｌ＊ｉ＊ｉ （１）式 のエネルギーが蓄えられ、ボディダイオードＤ２，Ｄ３
が完全にＯＦＦするとこのエネルギーとＣｐにより大き
な電圧サージが発生する。
【００２５】本実施形態の高速ターンオフ同期整流回路
１０では、逆回復時間の短いショットキバリアダイオー
ドＤ１を還流スイッチに並列に接続することにより、蓄
積されるエネルギーを抑制できるため電圧サージを低減
できる。さらに、前述の（１）式のエネルギーは回路内
部で消費されるので、変換効率の改善にもつながる。
１０では、逆回復時間の短いショットキバリアダイオー
ドＤ１を還流スイッチに並列に接続することにより、蓄
積されるエネルギーを抑制できるため電圧サージを低減
できる。さらに、前述の（１）式のエネルギーは回路内
部で消費されるので、変換効率の改善にもつながる。
【００２６】（第２実施形態）図５は、図１の高速ター
ンオフ同期整流回路１０と１次側駆動式同期整流回路２
０とを組み合わせて構成されたＤＣ−ＤＣコンバータ５
０の回路図である。図５に示す１次側駆動式同期整流回
路２０は、２次側の同期整流用ＦＥＴＳ２のゲート電位
及び同期整流用ＦＥＴＳ３のゲート電位、及び１次側の
メインスイッチＳ１のゲート電位を駆動するドライバを
備えている。同期整流用ＦＥＴＳ２のゲート端子と同期
整流用ＦＥＴＳ３のゲート端子とは、トランスＴ２の２
次側の両端子に接続されている。トランスＴ２の２次側
の中間タップは、同期整流用ＦＥＴＳ２のドレイン端子
と同期整流用ＦＥＴＳ３のドレイン端子の接続点に接続
されている。トランスＴ２の１次側のプラス側はドライ
バに接続され、マイナス側は設置されている。
ンオフ同期整流回路１０と１次側駆動式同期整流回路２
０とを組み合わせて構成されたＤＣ−ＤＣコンバータ５
０の回路図である。図５に示す１次側駆動式同期整流回
路２０は、２次側の同期整流用ＦＥＴＳ２のゲート電位
及び同期整流用ＦＥＴＳ３のゲート電位、及び１次側の
メインスイッチＳ１のゲート電位を駆動するドライバを
備えている。同期整流用ＦＥＴＳ２のゲート端子と同期
整流用ＦＥＴＳ３のゲート端子とは、トランスＴ２の２
次側の両端子に接続されている。トランスＴ２の２次側
の中間タップは、同期整流用ＦＥＴＳ２のドレイン端子
と同期整流用ＦＥＴＳ３のドレイン端子の接続点に接続
されている。トランスＴ２の１次側のプラス側はドライ
バに接続され、マイナス側は設置されている。
【００２７】（第３実施形態）図６は、図１の高速ター
ンオフ同期整流回路１０と補助巻使用同期整流回路３０
とを組み合わせて構成されたＤＣ−ＤＣコンバータ５０
の回路図である。図６に示す補助巻使用同期整流回路３
０は、トランスＴの２次側に設けられた補助巻を有して
いる。補助巻の一端（−端子）は同期整流用ＦＥＴＳ２
のゲート端子に接続され、他端（−端子）は同期整流用
ＦＥＴＳ３のゲート端子に接続されている。補助巻の中
間タップ（＋端子）は、同期整流用ＦＥＴＳ２のドレイ
ン端子と同期整流用ＦＥＴＳ３のドレイン端子の接続点
に接続されている。
ンオフ同期整流回路１０と補助巻使用同期整流回路３０
とを組み合わせて構成されたＤＣ−ＤＣコンバータ５０
の回路図である。図６に示す補助巻使用同期整流回路３
０は、トランスＴの２次側に設けられた補助巻を有して
いる。補助巻の一端（−端子）は同期整流用ＦＥＴＳ２
のゲート端子に接続され、他端（−端子）は同期整流用
ＦＥＴＳ３のゲート端子に接続されている。補助巻の中
間タップ（＋端子）は、同期整流用ＦＥＴＳ２のドレイ
ン端子と同期整流用ＦＥＴＳ３のドレイン端子の接続点
に接続されている。
【００２８】なお、本実施の形態においては、本発明は
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適な電圧変換装置に適用することができる。ま
た、上記構成部材の数、位置、形状等は上記実施の形態
に限定されず、本発明を実施する上で好適な数、位置、
形状等にすることができる。また、各図において、同一
構成要素には同一符号を付している。
ＤＣ−ＤＣコンバータに限定されず、本発明を適用する
上で好適な電圧変換装置に適用することができる。ま
た、上記構成部材の数、位置、形状等は上記実施の形態
に限定されず、本発明を実施する上で好適な数、位置、
形状等にすることができる。また、各図において、同一
構成要素には同一符号を付している。
【００２９】
【発明の効果】本発明は、順方向降下電圧が小さく逆回
復時間が短いショットキバリアダイオードを用いた高速
ターンオフ同期整流回路によりボディダイオードを完全
にＯＦＦにすることができるようになる。その結果、電
圧サージを低減でき、さらに、変換効率の向上を図るこ
とができるといった効果を奏する。
復時間が短いショットキバリアダイオードを用いた高速
ターンオフ同期整流回路によりボディダイオードを完全
にＯＦＦにすることができるようになる。その結果、電
圧サージを低減でき、さらに、変換効率の向上を図るこ
とができるといった効果を奏する。
【図１】本発明の高速ターンオフ同期整流回路及びこれ
を用いたＤＣ−ＤＣコンバータの一実施形態を説明する
ための回路図である。
を用いたＤＣ−ＤＣコンバータの一実施形態を説明する
ための回路図である。
【図２】図１の高速ターンオフ同期整流回路の各部の波
形である。
形である。
【図３】メインスイッチがＯＮの時の高速ターンオフ同
期整流回路の動作を示している。
期整流回路の動作を示している。
【図４】メインスイッチがＯＦＦの時の高速ターンオフ
同期整流回路の動作を示している。
同期整流回路の動作を示している。
【図５】図１の高速ターンオフ同期整流回路と１次側駆
動式同期整流回路とを組み合わせて構成されたＤＣ−Ｄ
Ｃコンバータの回路図である。
動式同期整流回路とを組み合わせて構成されたＤＣ−Ｄ
Ｃコンバータの回路図である。
【図６】図１の高速ターンオフ同期整流回路と補助巻使
用同期整流回路とを組み合わせて構成されたＤＣ−ＤＣ
コンバータの回路図である。
用同期整流回路とを組み合わせて構成されたＤＣ−ＤＣ
コンバータの回路図である。
【図７】従来のＦＥＴとショットキバリアダイオードに
よる同期整流回路である。
よる同期整流回路である。
【図８】図７の同期整流回路におけるボディダイオード
の逆回復時間における逆電流を示している。
の逆回復時間における逆電流を示している。
１０…高速ターンオフ同期整流回路 ２０…１次側駆動式同期整流回路 ３０…補助巻使用同期整流回路 ５０…ＤＣ−ＤＣコンバータ Ｄ１…ショットキバリアダイオード Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ８…ボディダイオード Ｌｌ…リーケージインダクタ Ｌｐ…配線のインダクタ Ｓ１…メインスイッチ（ｎチャネルＭＯＳトランジス
タ） Ｓ２…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｓ３…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｔ…トランス（変圧手段）
タ） Ｓ２…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｓ３…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｔ…トランス（変圧手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月１８日（１９９９．１０．
１８）
１８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、１次側の入力電圧を所定の変圧比で２次側に出
力するトランス、整流回路及び平滑回路を有するフォワ
ード形のＤＣ−ＤＣコンバータの２次側に設けられる高
速ターンオフ同期整流回路であって、前記トランスの２
次側に設けられ前記トランスの１次側が閉状態の時に２
次側に発生する電位に応じて開状態となり、当該変圧手
段の１次側が開状態の時に当該２次側に発生する電位に
応じて閉状態となる双方向スイッチである同期整流用ｎ
チャネルＭＯＳトランジスタを備えた一対の環流スイッ
チと、前記トランスと並列に接続されたショットキバリ
アダイオードと、ソース端子が前記一対の環流スイッチ
の他方に設けられている前記同期整流用ｎチャネルＭＯ
Ｓトランジスタのソース端子に接続され、ドレイン端子
が前記トランスの２次側のマイナス側に接続され、ゲー
ト端子が前記トランスの２次側のプラス側に接続された
ｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯ
Ｓトランジスタのソース−ドレイン端子間に並列に接続
され、アノード端子が前記ｎチャネルＭＯＳトランジス
タのソース端子に接続され、カソード端子が前記ｎチャ
ネルＭＯＳトランジスタのドレイン端子に接続されてい
るボディダイオードを有し、前記ショットキバリアダイ
オードは、アノード端子が前記トランスの２次側のマイ
ナス側および前記一対の環流スイッチの他方に設けられ
ている前記同期整流用ｎチャネルＭＯＳトランジスタの
ソース端子に接続されるとともに、カソード端子が前記
トランスの２次側のプラス側および前記一対の環流スイ
ッチの一方に設けられている前記同期整流用ｎチャネル
ＭＯＳトランジスタのソース端子に接続され、前記一対
の環流スイッチの一方に設けられている前記同期整流用
ｎチャネルＭＯＳトランジスタは、ドレイン端子同士を
接続した状態で直列に接続されるとともに、ゲート端子
同士を共通に前記トランスの２次側のマイナス側に接続
され、前記一対の環流スイッチの他方に設けられている
前記同期整流用ｎチャネルＭＯＳトランジスタは、ドレ
イン端子同士を接続した状態で直列に接続されるととも
に、ゲート端子同士を共通に前記トランスの２次側のマ
イナス側に接続され、前記一対の環流スイッチの一方に
設けられている前記同期整流用ｎチャネルＭＯＳトラン
ジスタのソース−ドレイン端子間にはボディダイオード
が並列接続され、前記ボディダイオードは、アノード端
子が前記一対の環流スイッチの一方に設けられている前
記同期整流用ｎチャネルＭＯＳトランジスタのソース端
子に接続されるとともに、カソード端子が前記一対の環
流スイッチの一方に設けられている前記同期整流用ｎチ
ャネルＭＯＳトランジスタのドレイン端子に接続されて
いることを特徴とする高速ターンオフ同期整流回路に存
する。また、請求項２に記載の発明の要旨は、１次側の
入力電圧を所定の変圧比で２次側に出力するトランス
と、前記トランスの２次側からの出力を整流する整流回
路と、前記整流手段の出力を平滑する平滑回路と、１次
側の入力電圧を所定の変圧比で２次側に出力するトラン
ス、整流回路及び平滑回路を有するフォワード形のＤＣ
−ＤＣコンバータの２次側に設けられる高速ターンオフ
同期整流回路であって、前記トランスの２次側に設けら
れ前記トランスの１次側が閉状態の時に２次側に発生す
る電位に応じて開状態となり、当該変圧手段の１次側が
開状態の時に当該２次側に発生する電位に応じて閉状態
となる双方向スイッチである同期整流用ｎチャネルＭＯ
Ｓトランジスタを備えた一対の環流スイッチと、前記ト
ランスと並列に接続されたショットキバリアダイオード
と、ソース端子が前記一対の環流スイッチの他方に設け
られている前記同期整流用ｎチャネルＭＯＳトランジス
タのソース端子に接続され、ドレイン端子が前記トラン
スの２次側のマイナス側に接続され、ゲート端子が前記
トランスの２次側のプラス側に接続されたｎチャネルＭ
ＯＳトランジスタと、前記ｎチャネルＭＯＳトランジス
タのソース−ドレイン端子間に並列に接続され、アノー
ド端子が前記ｎチャネルＭＯＳトランジスタのソース端
子に接続され、カソード端子が前記ｎチャネルＭＯＳト
ランジスタのドレイン端子に接続されているボディダイ
オードを備えた高速ターンオフ同期整流回路を有し、前
記ショットキバリアダイオードは、アノード端子が前記
トランスの２次側のマイナス側および前記一対の環流ス
イッチの他方に設けられている前記同期整流用ｎチャネ
ルＭＯＳトランジスタのソース端子に接続されるととも
に、カソード端子が前記トランスの２次側のプラス側お
よび前記一対の環流スイッチの一方に設けられている前
記同期整流用ｎチャネルＭＯＳトランジスタのソース端
子に接続され、前記一対の環流スイッチの一方に設けら
れている前記同期整流用ｎチャネルＭＯＳトランジスタ
は、ドレイン端子同士を接続した状態で直列に接続され
るとともに、ゲート端子同士を共通に前記トランスの２
次側のマイナス側に接続され、前記一対の環流スイッチ
の他方に設けられている前記同期整流用ｎチャネルＭＯ
Ｓトランジスタは、ドレイン端子同士を接続した状態で
直列に接続されるとともに、ゲート端子同士を共通に前
記トランスの２次側のマイナス側に接続され、前記一対
の環流スイッチの一方に設けられている前記同期整流用
ｎチャネルＭＯＳトランジスタのソース−ドレイン端子
間にはボディダイオードが並列接続され、前記ボディダ
イオードは、アノード端子が前記一対の環流スイッチの
一方に設けられている前記同期整流用ｎチャネルＭＯＳ
トランジスタのソース端子に接続されるとともに、カソ
ード端子が前記一対の環流スイッチの一方に設けられて
いる前記同期整流用ｎチャネルＭＯＳトランジスタのド
レイン端子に接続されていることを特徴とするＤＣ−Ｄ
Ｃコンバータに存する。
要旨は、１次側の入力電圧を所定の変圧比で２次側に出
力するトランス、整流回路及び平滑回路を有するフォワ
ード形のＤＣ−ＤＣコンバータの２次側に設けられる高
速ターンオフ同期整流回路であって、前記トランスの２
次側に設けられ前記トランスの１次側が閉状態の時に２
次側に発生する電位に応じて開状態となり、当該変圧手
段の１次側が開状態の時に当該２次側に発生する電位に
応じて閉状態となる双方向スイッチである同期整流用ｎ
チャネルＭＯＳトランジスタを備えた一対の環流スイッ
チと、前記トランスと並列に接続されたショットキバリ
アダイオードと、ソース端子が前記一対の環流スイッチ
の他方に設けられている前記同期整流用ｎチャネルＭＯ
Ｓトランジスタのソース端子に接続され、ドレイン端子
が前記トランスの２次側のマイナス側に接続され、ゲー
ト端子が前記トランスの２次側のプラス側に接続された
ｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯ
Ｓトランジスタのソース−ドレイン端子間に並列に接続
され、アノード端子が前記ｎチャネルＭＯＳトランジス
タのソース端子に接続され、カソード端子が前記ｎチャ
ネルＭＯＳトランジスタのドレイン端子に接続されてい
るボディダイオードを有し、前記ショットキバリアダイ
オードは、アノード端子が前記トランスの２次側のマイ
ナス側および前記一対の環流スイッチの他方に設けられ
ている前記同期整流用ｎチャネルＭＯＳトランジスタの
ソース端子に接続されるとともに、カソード端子が前記
トランスの２次側のプラス側および前記一対の環流スイ
ッチの一方に設けられている前記同期整流用ｎチャネル
ＭＯＳトランジスタのソース端子に接続され、前記一対
の環流スイッチの一方に設けられている前記同期整流用
ｎチャネルＭＯＳトランジスタは、ドレイン端子同士を
接続した状態で直列に接続されるとともに、ゲート端子
同士を共通に前記トランスの２次側のマイナス側に接続
され、前記一対の環流スイッチの他方に設けられている
前記同期整流用ｎチャネルＭＯＳトランジスタは、ドレ
イン端子同士を接続した状態で直列に接続されるととも
に、ゲート端子同士を共通に前記トランスの２次側のマ
イナス側に接続され、前記一対の環流スイッチの一方に
設けられている前記同期整流用ｎチャネルＭＯＳトラン
ジスタのソース−ドレイン端子間にはボディダイオード
が並列接続され、前記ボディダイオードは、アノード端
子が前記一対の環流スイッチの一方に設けられている前
記同期整流用ｎチャネルＭＯＳトランジスタのソース端
子に接続されるとともに、カソード端子が前記一対の環
流スイッチの一方に設けられている前記同期整流用ｎチ
ャネルＭＯＳトランジスタのドレイン端子に接続されて
いることを特徴とする高速ターンオフ同期整流回路に存
する。また、請求項２に記載の発明の要旨は、１次側の
入力電圧を所定の変圧比で２次側に出力するトランス
と、前記トランスの２次側からの出力を整流する整流回
路と、前記整流手段の出力を平滑する平滑回路と、１次
側の入力電圧を所定の変圧比で２次側に出力するトラン
ス、整流回路及び平滑回路を有するフォワード形のＤＣ
−ＤＣコンバータの２次側に設けられる高速ターンオフ
同期整流回路であって、前記トランスの２次側に設けら
れ前記トランスの１次側が閉状態の時に２次側に発生す
る電位に応じて開状態となり、当該変圧手段の１次側が
開状態の時に当該２次側に発生する電位に応じて閉状態
となる双方向スイッチである同期整流用ｎチャネルＭＯ
Ｓトランジスタを備えた一対の環流スイッチと、前記ト
ランスと並列に接続されたショットキバリアダイオード
と、ソース端子が前記一対の環流スイッチの他方に設け
られている前記同期整流用ｎチャネルＭＯＳトランジス
タのソース端子に接続され、ドレイン端子が前記トラン
スの２次側のマイナス側に接続され、ゲート端子が前記
トランスの２次側のプラス側に接続されたｎチャネルＭ
ＯＳトランジスタと、前記ｎチャネルＭＯＳトランジス
タのソース−ドレイン端子間に並列に接続され、アノー
ド端子が前記ｎチャネルＭＯＳトランジスタのソース端
子に接続され、カソード端子が前記ｎチャネルＭＯＳト
ランジスタのドレイン端子に接続されているボディダイ
オードを備えた高速ターンオフ同期整流回路を有し、前
記ショットキバリアダイオードは、アノード端子が前記
トランスの２次側のマイナス側および前記一対の環流ス
イッチの他方に設けられている前記同期整流用ｎチャネ
ルＭＯＳトランジスタのソース端子に接続されるととも
に、カソード端子が前記トランスの２次側のプラス側お
よび前記一対の環流スイッチの一方に設けられている前
記同期整流用ｎチャネルＭＯＳトランジスタのソース端
子に接続され、前記一対の環流スイッチの一方に設けら
れている前記同期整流用ｎチャネルＭＯＳトランジスタ
は、ドレイン端子同士を接続した状態で直列に接続され
るとともに、ゲート端子同士を共通に前記トランスの２
次側のマイナス側に接続され、前記一対の環流スイッチ
の他方に設けられている前記同期整流用ｎチャネルＭＯ
Ｓトランジスタは、ドレイン端子同士を接続した状態で
直列に接続されるとともに、ゲート端子同士を共通に前
記トランスの２次側のマイナス側に接続され、前記一対
の環流スイッチの一方に設けられている前記同期整流用
ｎチャネルＭＯＳトランジスタのソース−ドレイン端子
間にはボディダイオードが並列接続され、前記ボディダ
イオードは、アノード端子が前記一対の環流スイッチの
一方に設けられている前記同期整流用ｎチャネルＭＯＳ
トランジスタのソース端子に接続されるとともに、カソ
ード端子が前記一対の環流スイッチの一方に設けられて
いる前記同期整流用ｎチャネルＭＯＳトランジスタのド
レイン端子に接続されていることを特徴とするＤＣ−Ｄ
Ｃコンバータに存する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １０…高速ターンオフ同期整流回路 ２０…１次側駆動式同期整流回路 ３０…補助巻使用同期整流回路 ５０…ＤＣ−ＤＣコンバータ Ｄ１…ショットキバリアダイオード Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ８…ボディダイオード Ｌｌ…リーケージインダクタ Ｌｐ…配線のインダクタ Ｓ１…メインスイッチ（ｎチャネルＭＯＳトランジス
タ） Ｓ２…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｓ３…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ））Ｔ…トランス
タ） Ｓ２…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ）） Ｓ３…環流スイッチ（同期整流用ＦＥＴ（ｎチャネルＭ
ＯＳトランジスタ））Ｔ…トランス
Claims (13)
- 【請求項１】 変圧手段を有する電圧変換装置に用いる
高速ターンオフ同期整流回路であって、 前記変圧手段の２次側に設けられ、 前記変圧手段の１次側が閉状態の時に２次側に発生する
電位に応じて開状態となり、当該変圧手段の１次側が開
状態の時に当該２次側に発生する電位に応じて閉状態と
なる環流スイッチと、 前記環流スイッチと並列に接続されたショットキバリア
ダイオードとを有することを特徴とする高速ターンオフ
同期整流回路。 - 【請求項２】 前記環流スイッチは、前記変圧手段の１
次側が閉状態の時に２次側に発生する電位に応じて開状
態となり、当該変圧手段の１次側が開状態の時に当該２
次側に発生する電位に応じて閉状態となる双方向スイッ
チであることを特徴とする請求項１に記載の高速ターン
オフ同期整流回路。 - 【請求項３】 前記環流スイッチは、一対の逆向きＦＥ
Ｔの直列接続回路を備え、 前記逆向きＦＥＴの各々は、ドレイン端子同士を接続し
た状態で直列に接続され、ゲート端子同士を共通に前記
変圧手段の２次側のマイナス側に接続され、ソース−ド
レイン端子間にボディダイオードが並列接続されている
ことを特徴とする請求項１に記載の高速ターンオフ同期
整流回路。 - 【請求項４】 前記環流スイッチは、前記変圧手段の１
次側が閉状態の時に２次側に発生する電位に応じて開状
態となり、当該変圧手段の１次側が開状態の時に当該２
次側に発生する電位に応じて閉状態となる２つの同期整
流用ＦＥＴを有し、 前記ＦＥＴの各々は、ドレイン端子同士を接続した状態
で直列に接続され、ゲート端子同士を共通に前記変圧手
段の２次側のマイナス側に接続され、ソース−ドレイン
端子間にボディダイオードが並列接続されていることを
特徴とする請求項２または３に記載の高速ターンオフ同
期整流回路。 - 【請求項５】 前記同期整流用ＦＥＴは、ｎチャネルＭ
ＯＳトランジスタであることを特徴とする請求項４に記
載の高速ターンオフ同期整流回路。 - 【請求項６】 前記ショットキバリアダイオードは、ア
ノード端子が前記変圧手段の２次側のマイナス側に接続
されるとともに一方の同期整流用ＦＥＴのソース端子に
接続され、カソード端子が前記変圧手段の２次側のプラ
ス側に接続されるとともに他方の同期整流用ＦＥＴのソ
ース端子に接続されていることを特徴とする請求項３乃
至５のいずれか一項に記載の高速ターンオフ同期整流回
路。 - 【請求項７】 １次側の入力電圧を所定の変圧比で２次
側に出力する変圧手段と、 前記変圧手段の２次側からの出力を整流する整流手段
と、 前記整流手段の出力を平滑する平滑手段と、 前記変圧手段の２次側に設けられ、前記変圧手段の１次
側が閉状態の時に２次側に発生する電位に応じて開状態
となり前記変圧手段の１次側が開状態の時に当該２次側
に発生する電位に応じて閉状態となる環流スイッチと前
記環流スイッチと並列に接続されたショットキバリアダ
イオードとを備えた高速ターンオフ同期整流回路とを有
することを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項８】 １次側の入力電圧を所定の変圧比で２次
側に出力する変圧手段と、 前記変圧手段の２次側からの出力を整流する整流手段
と、 前記整流手段の出力を平滑する平滑手段と、 前記変圧手段の１次側に設けられ、前記変圧手段の１次
側が閉状態の時に２次側に発生する電位に応じて開状態
となり前記変圧手段の１次側が開状態の時に当該２次側
に発生する電位に応じて閉状態となる環流スイッチと前
記環流スイッチと並列に接続されたショットキバリアダ
イオードとを備えた高速ターンオフ同期整流回路とを有
することを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項９】 前記環流スイッチは、前記変圧手段の１
次側が閉状態の時に２次側に発生する電位に応じて開状
態となり、当該変圧手段の１次側が開状態の時に当該２
次側に発生する電位に応じて閉状態となる双方向スイッ
チであることを特徴とする請求項７または８に記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項１０】 前記環流スイッチは、一対の逆向きＦ
ＥＴの直列接続回路を備え、 前記逆向きＦＥＴの各々は、ドレイン端子同士を接続し
た状態で直列に接続され、ゲート端子同士を共通に前記
変圧手段の２次側のマイナス側に接続され、ソース−ド
レイン端子間にボディダイオードが並列接続されている
ことを特徴とする請求項７または８に記載のＤＣ−ＤＣ
コンバータ。 - 【請求項１１】 前記環流スイッチは、前記変圧手段の
１次側が閉状態の時に２次側に発生する電位に応じて開
状態となり、当該変圧手段の１次側が開状態の時に当該
２次側に発生する電位に応じて閉状態となる２つの同期
整流用ＦＥＴを有し、 前記ＦＥＴの各々は、ドレイン端子同士を接続した状態
で直列に接続され、ゲート端子同士を共通に前記変圧手
段の２次側のマイナス側に接続され、ソース−ドレイン
端子間にボディダイオードが並列接続されていることを
特徴とする請求項９または１０に記載のＤＣ−ＤＣコン
バータ。 - 【請求項１２】 前記同期整流用ＦＥＴは、ｎチャネル
ＭＯＳトランジスタであることを特徴とする請求項１１
に記載のＤＣ−ＤＣコンバータ。 - 【請求項１３】 前記ショットキバリアダイオードは、
アノード端子が前記変圧手段の２次側のマイナス側に接
続されるとともに一方の同期整流用ＦＥＴのソース端子
に接続され、カソード端子が前記変圧手段の２次側のプ
ラス側に接続されるとともに他方の同期整流用ＦＥＴの
ソース端子に接続されていることを特徴とする請求項１
０乃至１２のいずれか一項に記載のＤＣ−ＤＣコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344857A JP2000166243A (ja) | 1998-11-19 | 1998-11-19 | 高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344857A JP2000166243A (ja) | 1998-11-19 | 1998-11-19 | 高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000166243A true JP2000166243A (ja) | 2000-06-16 |
Family
ID=18372534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344857A Pending JP2000166243A (ja) | 1998-11-19 | 1998-11-19 | 高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000166243A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067495A (ja) * | 2006-09-07 | 2008-03-21 | Ricoh Co Ltd | スイッチングレギュレータ |
| WO2015052945A1 (ja) | 2013-10-09 | 2015-04-16 | 三菱電機株式会社 | 車載充電器 |
| US9350238B2 (en) | 2008-11-04 | 2016-05-24 | Murata Manufacturing Co., Ltd. | Power supply device for vehicle including a boosting converter circuit |
| WO2017086113A1 (ja) * | 2015-11-17 | 2017-05-26 | 株式会社オートネットワーク技術研究所 | スイッチ回路及び電源システム |
-
1998
- 1998-11-19 JP JP10344857A patent/JP2000166243A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067495A (ja) * | 2006-09-07 | 2008-03-21 | Ricoh Co Ltd | スイッチングレギュレータ |
| US9350238B2 (en) | 2008-11-04 | 2016-05-24 | Murata Manufacturing Co., Ltd. | Power supply device for vehicle including a boosting converter circuit |
| WO2015052945A1 (ja) | 2013-10-09 | 2015-04-16 | 三菱電機株式会社 | 車載充電器 |
| US9812895B2 (en) | 2013-10-09 | 2017-11-07 | Mitsubishi Electric Corporation | In-vehicle charger |
| WO2017086113A1 (ja) * | 2015-11-17 | 2017-05-26 | 株式会社オートネットワーク技術研究所 | スイッチ回路及び電源システム |
| JPWO2017086113A1 (ja) * | 2015-11-17 | 2017-11-16 | 株式会社オートネットワーク技術研究所 | スイッチ回路及び電源システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9698768B2 (en) | System and method for operating a switching transistor | |
| US7791903B2 (en) | DC-DC flyback converter having a synchronous rectification self-driven circuit | |
| USRE37510E1 (en) | Self-synchronized drive circuit for a synchronized rectifier in a clamped-mode power converter | |
| US5726869A (en) | Synchronous rectifier type DC-to-DC converter in which a saturable inductive device is connected in series with a secondary-side switching device | |
| US7486055B2 (en) | DC-DC converter having a diode module with a first series circuit and a second series with a flywheel diode | |
| JPH11103573A (ja) | 自己同期化駆動回路、同期整流器を駆動する方法及びパワーコンバータ | |
| US6952354B1 (en) | Single stage PFC power converter | |
| US20060268585A1 (en) | Lossless clamp circuit for DC-DC converters | |
| US10243451B1 (en) | System and method for powering a switching converter | |
| WO2001052395A1 (fr) | Procede et appareil permettant d'exciter des elements de commutation d'un dispositif de conversion de puissance commande par le courant | |
| EP0944161B1 (en) | Current-resonant switching power supply | |
| TW548892B (en) | Synchronous rectification circuit | |
| JP3097886B2 (ja) | 昇圧チョッパ型スイッチング電源 | |
| US7400519B2 (en) | Switching power supply | |
| JP2002064978A (ja) | 同期整流回路 | |
| Stojcic et al. | MOSFET synchronous rectifiers for isolated, board-mounted DC-DC converters | |
| JP2000166243A (ja) | 高速ターンオフ同期整流回路及びｄｃ−ｄｃコンバータ | |
| US10348205B1 (en) | Coupled-inductor cascaded buck converter with fast transient response | |
| JPH1169803A (ja) | スイッチング電源 | |
| Jaunay et al. | Dc-to-dc design guide | |
| US7233505B2 (en) | High efficiency flyback converter with primary, secondary, and tertiary windings | |
| JPH0993917A (ja) | 同期整流回路 | |
| JP3061093B2 (ja) | 降圧チョッパ型スイッチング電源 | |
| JP3448143B2 (ja) | 同期整流回路 | |
| JP4107826B2 (ja) | 電源回路 |