JP7010015B2

JP7010015B2 - 電源装置

Info

Publication number: JP7010015B2
Application number: JP2018006418A
Authority: JP
Inventors: 友一五十嵐
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2018-01-18
Filing date: 2018-01-18
Publication date: 2022-01-26
Anticipated expiration: 2038-01-18
Also published as: JP2019126217A

Description

本発明は、ブリッジレスＰＦＣ回路を備えた電源装置に関するものである。

交流電源が入力電源であるコンデンサ・インプット型の電源装置（スイッチング電源装置）において、高調波の問題が発生するため、この高調波対策として、入力電流波形を正弦波に近づけることで高調波を抑制し、力率を改善することができるＰＦＣ回路（ＰＯＷＥＲＦＡＣＴＯＲＣＯＲＲＥＣＴＩＯＮ回路）を備えた電源装置が開発されてきた。さらに、電源装置の内部損失を抑えるために、ブリッジダイオード整流回路をブリッジレスとしたブリッジレスＰＦＣ回路を備えた電源装置が開示されている（特許文献１）。

特開２０１２－７０４９０号公報

このブリッジレスＰＦＣ回路を備えた電源装置は、整流用のダイオードＤ１、Ｄ２に換えて、それぞれ同期整流素子を備えることで、入力電源に流れる還流電流によるブリッジレスＰＦＣ回路の損失を減少させ、高効率な電源装置とすることができる。

しかし、雷サージ等の過電圧が発生した場合、これらの同期整流素子に過電圧が直接印加されるため、破損してしまう問題があった。

本発明は、上記問題に鑑みてなされたものであり、過電圧が発生しても、同期整流素子にかかる過電圧を抑制すると共に、ブリッジレスＰＦＣ回路を備えた高効率な信頼性の高い電源装置を提供することを目的とする。

本発明に係る電源装置は、交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、前記第１入力端子とグランドとの間に接続された第１の同期整流素子と、前記第２入力端子と前記グランドとの間に接続された第２の同期整流素子と、前記第１の同期整流素子と並列に接続された第１の過電圧保護素子と、前記第２の同期整流素子と並列に接続された第２の過電圧保護素子と、前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える。

本発明によれば、ブリッジレスＰＦＣ回路に接続された同期整流素子に並列に過電圧保護回路を備えることによって、同期整流素子の破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

また、本発明に係る電源装置は、交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、前記第１入力端子とグランドとの間に接続された第１の同期整流素子と、前記第２入力端子と前記グランドとの間に接続された第２の同期整流素子と、前記第１の同期整流素子の駆動信号入力端と前記第１入力端子との間に接続された第１の過電圧保護素子と、前記第２の同期整流素子の駆動信号入力端と前記第２入力端子との間に接続された第２の過電圧保護素子と、前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える。

本発明によれば、ブリッジレスＰＦＣ回路に接続された同期整流素子の駆動信号入力端と交流入力電源の端子部の間に過電圧保護回路を備えることによって、同期整流素子の破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

また、本発明に係る電源装置は、前記昇圧回路部は、前記スイッチング素子である第１のスイッチング素子及び第２のスイッチング素子と、第１の整流素子及び第２の整流素子と、第１インダクタ及び第２インダクタと、を備え、前記第１のスイッチング素子の一端は、前記第１の整流素子の一端、及び前記第１インダクタの一端と接続され、前記第２のスイッチング素子の一端は、第２の整流素子の一端、及び前記第２インダクタの一端と接続され、前記第１インダクタの他端は、前記第１入力端子と接続され、前記第２インダクタの他端は、前記第２入力端子と接続され、前記第１の整流素子の他端、及び前記第２の整流素子の他端は、昇圧電圧出力端子部と接続され、前記第１のスイッチング素子の他端、及び前記第２のスイッチング素子の他端は、前記グランドと接続される。

本発明によれば、デュアルブーストＰＦＣ型回路に接続された同期整流素子に、過電圧保護回路を備えることによって、同期整流素子の破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

また、本発明に係る電源装置は、前記昇圧回路部は、同期整流部を介して前記入力端子部に接続され、前記昇圧回路部は、整流素子と、前記スイッチング素子と、インダクタと、を備え、前記スイッチング素子の一端は、前記整流素子の一端、及び前記インダクタの一端と接続され、前記整流素子の他端は、昇圧電圧出力端子部と接続され、前記スイッチング素子の他端は、前記グランドと接続され、前記同期整流部は、前記第１の同期整流素子、前記第２の同期整流素子、第３の同期整流素子、及び第４の同期整流素子を備え、前記第１の同期整流素子の一端は、前記第３の同期整流素子の一端、及び前記第１入力端子と接続され、前記第２の同期整流素子の一端は、前記第４の同期整流素子の一端、及び前記第２入力端子と接続され、前記第３の同期整流素子の他端、及び前記第４の同期整流素子の他端は、前記インダクタの他端と接続され、前記第１の同期整流素子の他端、及び前記第２の同期整流素子の他端は、前記グランドと接続される。

本発明によれば、同期整流部の同期整流素子に過電圧保護回路を備えることによって、同期整流素子の破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

また、本発明に係る電源装置は、交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、前記第２入力端子とグランドとの間に接続された第１の同期整流素子と、前記第２入力端子と昇圧電圧出力端子部との間に接続された第２の同期整流素子と、前記第１の同期整流素子と並列に接続された第１の過電圧保護素子と、前記第２の同期整流素子と並列に接続された第２の過電圧保護素子と、前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える。

また、本発明に係る電源装置は、交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、前記第２入力端子とグランドとの間に接続された第１の同期整流素子と、前記第２入力端子と昇圧電圧出力端子部との間に接続された第２の同期整流素子と、前記第１の同期整流素子の駆動信号入力端と前記第２入力端子との間に接続された第１の過電圧保護素子と、前記第２の同期整流素子の駆動信号入力端と前記昇圧電圧出力端子部との間に接続された第２の過電圧保護素子と、前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える。

また、本発明に係る電源装置は、前記昇圧回路部は、前記スイッチング素子である第１のスイッチング素子及び第２のスイッチング素子と、インダクタと、を備え、前記第１のスイッチング素子の一端は、前記第２のスイッチング素子の一端、及び前記インダクタの一端と接続され、前記インダクタの他端は、前記第１入力端子と接続され、前記第１のスイッチング素子の他端は、前記グランドと接続され、前記第２のスイッチング素子の他端は、前記昇圧電圧出力端子部と接続される。

本発明によれば、トーテムポール型ＰＦＣ回路の同期整流素子に、過電圧保護回路を備えることによって、同期整流素子の破損を防止することができ、さらに高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

本発明によれば、過電圧が発生しても、同期整流素子にかかる過電圧を抑制すると共に、ＰＦＣ回路を備えた高効率な信頼性の高い電源装置を提供することができる。

本発明の第１実施形態に係るブリッジレスＰＦＣ回路（デュアルブースト型ＰＦＣ回路）を備えた電源装置を示した図である。本発明の第２実施形態に係るブリッジレスＰＦＣ回路（デュアルブースト型ＰＦＣ回路）を備えた電源装置を示した図である。本発明の第３実施形態に係るブリッジレスＰＦＣ回路（同期整流型ＰＦＣ回路）を備えた電源装置を示した図である。本発明の第４実施形態に係るブリッジレスＰＦＣ回路（同期整流型ＰＦＣ回路）を備えた電源装置を示した図である。本発明の第５実施形態に係るブリッジレスＰＦＣ回路（トーテムポール型ＰＦＣ回路）を備えた電源装置を示した図である。本発明の第６実施形態に係るブリッジレスＰＦＣ回路（トーテムポール型ＰＦＣ回路）を備えた電源装置を示した図である。

以下、本発明の電源装置に係わる好適な実施形態について説明する。例として、第１実施形態から第６実施形態を説明する。第１実施形態、及び第２実施形態については、ブリッジレスＰＦＣ回路であるデュアルブースト型ＰＦＣ回路を備えた電源装置であり、第３実施形態、及び第４実施形態については、ブリッジレスＰＦＣ回路である同期整流型ＰＦＣ回路を備えた電源装置であり、第５実施形態、及び第６実施形態については、ブリッジレスＰＦＣ回路であるトーテムポール型ＰＦＣ回路を備えた電源装置である。なお、本発明の対象は以下の実施形態に限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれると共に、その構成要素は、適宜組み合わせることが可能である。

本発明の実施の形態を各図を参照し、詳細に説明する。なお、図の説明においては同一要素には同一符号を付し、重複する説明を省略する。

まず、図１を参照して、本発明の好適な実施形態（第１実施形態）に係るブリッジレスＰＦＣ回路であるデュアルブースト型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。

本第１実施形態である電源装置１は、図１に示されるように、交流電源２、入力端子部３、昇圧回路部４、同期整流部５、制御部６、電力変換部７、出力端子部８を有する。

交流電源２は、電源装置１に電圧を供給するための一端、及び他端を有し、交流電源２の一端、及び他端が入力端子部３に接続される。

入力端子部３は、第１入力端子３ａ、及び第２入力端子３ｂを有し、第１入力端子３ａは、交流電源２の一端、昇圧回路部４、及び同期整流部５と接続される。また、第２入力端子３ｂは、交流電源２の他端、昇圧回路部４、及び同期整流部５と接続される。

昇圧回路部４は、第１のスイッチング素子１１ａ、及び第２のスイッチング素子１１ｂと、第１の整流素子１２ａ、及び第２の整流素子１２ｂと、第１インダクタＬａ、及び第２インダクタＬｂと、コンデンサ１３と、昇圧電圧を出力する昇圧電圧出力端子部１４ａ、及びグランド１４ｂを有する。

第１のスイッチング素子１１ａ、及び第２のスイッチング素子１１ｂは、ｎ型のＭＯＳＦＥＴ（以降はＦＥＴ１１ａ、ＦＥＴ１１ｂと呼ぶ）であり、第１の整流素子１２ａ、及び第２の整流素子１２ｂはダイオード（以降はダイオード１２ａ、ダイオード１２ｂと呼ぶ）であり、第１インダクタＬａ、及び第２インダクタＬｂは巻線部品（コイル部品）であり、コンデンサ１３は、バルクコンデンサである。

昇圧回路部４は、デュアルブースト型ＰＦＣ回路であり、ＦＥＴ１１ａの一端であるドレインに、ダイオード１２ａの一端であるアノード、及び第１インダクタＬａの一端が接続され、ＦＥＴ１１ｂの一端であるドレインに、ダイオード１２ｂの一端であるアノード、及び第２インダクタＬｂの一端が接続される。第１インダクタＬａの他端には交流電源２の一端に接続された入力端子部３の一端である第１入力端子３ａが接続され、第２インダクタＬｂの他端には交流電源２の他端に接続された入力端子部３の他端である第２入力端子３ｂが接続される。ダイオード１２ａの他端であるカソード、及びダイオード１２ｂの他端であるカソードは、昇圧回路部４の昇圧電圧が出力される昇圧電圧出力端子部１４ａに接続され、ＦＥＴ１１ａの他端であるソース、及びＦＥＴ１１ｂの他端であるソースは昇圧回路部４のグランド１４ｂに接続される。また、昇圧電圧出力端子部１４ａとグランド１４ｂの間には、コンデンサ１３が接続される。

同期整流部５は、ｎ型のＭＯＳＦＥＴ（ＦＩＥＬＤＥＦＦＥＣＴＴＲＡＮＳＩＳＴＯＲ）である第１の同期整流素子５ａ、及び第２の同期整流素子５ｂを備えている。第１の同期整流素子５ａ、及び第２の同期整流素子５ｂは、それぞれ入力端子部３に接続され（以降は第１の同期整流素子５ａをＦＥＴ５ａ、及び第２の同期整流素子５ｂをＦＥＴ５ｂと呼ぶ）、ＦＥＴ５ａの一端であるドレインは、入力端子部３の第１入力端子３ａに接続され、ＦＥＴ５ａの他端であるソースは、グランド１４ｂに接続される。同様にＦＥＴ５ｂの一端であるドレインは、入力端子部３の第２入力端子３ｂに接続され、ＦＥＴ５ｂの他端であるソースは、グランド１４ｂに接続される。また、同期整流部５のＦＥＴ５ａ、及びＦＥＴ５ｂは、第１の過電圧保護素子９ａ、及び第２の過電圧保護素子９ｂと接続される。第１の過電圧保護素子９ａ、及び第２の過電圧保護素子９ｂは、ツェナーダイオードであり、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間にそれぞれ接続されている（以降は第１の過電圧保護素子９ａをツェナーダイオード９ａ、第２の過電圧保護素子９ｂをツェナーダイオード９ｂと呼ぶ）。ＦＥＴ５ａの一端であるドレインにツェナーダイオード９ａのカソードが接続され、ＦＥＴ５ａの他端であるソースにツェナーダイオード９ａのアノードが接続される。同様に、ＦＥＴ５ｂの一端であるドレインにツェナーダイオード９ｂのカソードが接続され、ＦＥＴ５ｂの他端であるソースにツェナーダイオード９ｂのアノードが接続される。なお、ツェナーダイオード９ａ、及びツェナーダイオード９ｂのツェナー電圧は、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）よりも低い値の素子を用いる。

制御部６は、例えば、コンピュータやＤＳＰ（ＤＩＧＩＴＡＬＳＩＧＮＡＬＰＲＯＣＥＳＳＯＲ）で構成され、ＦＥＴ１１ａ、及びＦＥＴ１１ｂと、ＦＥＴ５ａ、及びＦＥＴ５ｂのそれぞれの駆動信号入力端であるゲートに駆動信号（パルス信号）を入力し、ＦＥＴ１１ａ、及びＦＥＴ１１ｂと、ＦＥＴ５ａ、及びＦＥＴ５ｂに対するオン・オフ制御を実行する。具体的には、制御部６は、交流電源２の交流電圧Ｖａｃの極性（例えば、入力端子部３の第２入力端子３ｂの電位を基準として第１入力端子３ａが正電圧となる正極性であるか、入力端子部３の第２入力端子３ｂの電位を基準として第１入力端子３ａが負電圧となる負極性であるか）、及び昇圧電圧出力端子部１４ａとグランド１４ｂの間の昇圧電圧（直流電圧Ｖｄｃ）の電圧値を検出しつつ、交流電圧Ｖａｃが正極性の期間では、ＦＥＴ１１ｂ、及びＦＥＴ５ｂに対しては、常時オン状態に維持し、かつＦＥＴ１１ａに対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。一方、制御部６は、交流電圧Ｖａｃが負極性の期間では、逆に、ＦＥＴ１１ａ、及びＦＥＴ５ａに対しては、常時オン状態に維持し、かつＦＥＴ１１ｂに対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。

電力変換部７は、昇圧回路部４の昇圧電圧出力端子部１４ａ、及びグランド１４ｂに接続され、入力側から昇圧電圧（直流電圧Ｖｄｃ）が供給されると、所定の電圧に変換して、電力変換部７の出力側に接続された出力端子部８から負荷へと電力を出力する。ここでは電力変換部７の詳細な説明は省略するが、例えば、トランスを用いた絶縁型のフォワードコンバータ、ハーフブリッジコンバータ、フルブリッジコンバータ等が挙げられる。

次に、電源装置１の動作について説明する。

まず、交流電源２の交流電圧Ｖａｃが正極性の期間（交流電圧Ｖａｃの正極性の半周期）では、上記したように、制御部６が、ＦＥＴ１１ｂ、及びＦＥＴ５ｂに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ１１ａに対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１１ａがオン状態のときには、交流電源２の一端が接続された第１入力端子３ａから、第１インダクタＬａ、ＦＥＴ１１ａを経て、さらに、ＦＥＴ１１ｂ、及びＦＥＴ５ｂに分岐して電流が流れ、第２入力端子３ｂで分岐した電流が合流され、交流電源２の他端に至る経路に電流が流れ（ＦＥＴ１１ｂに流れる電流は、第２インダクタＬｂを経由して、第２入力端子３ｂに流れる）、第１インダクタＬａ、及び第２インダクタＬｂにエネルギーが蓄積される。また、ＦＥＴ１１ａがオフ状態のときには、交流電源２の一端が接続された第１入力端子３ａから、第１インダクタＬａ、ダイオード１２ａ、コンデンサ１３を経て、さらに、ＦＥＴ１１ｂ、及びＦＥＴ５ｂに分岐して電流が流れ、第２入力端子３ｂで分岐した電流が合流され、交流電源２の他端に至る経路に電流が流れ（ＦＥＴ１１ｂに流れる電流は、第２インダクタＬｂを経由して、第２入力端子３ｂに流れる）、第１インダクタＬａ、及び第２インダクタＬｂに蓄積されていたエネルギーが交流電源２からのエネルギーと共にコンデンサ１３に供給される（直流電圧Ｖｄｃが生成される）。

次に、交流電圧Ｖａｃが負極性の期間（交流電圧Ｖａｃの負極性の半周期）では、上記したように、制御部６が、ＦＥＴ１１ａ、及びＦＥＴ５ａに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ１１ｂに対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１１ｂがオン状態のときには、交流電源２の他端が接続された第２入力端子３ｂから、第２インダクタＬｂ、ＦＥＴ１１ｂを経て、さらに、ＦＥＴ１１ａ、及びＦＥＴ５ａに分岐して電流が流れ、第１入力端子３ａで分岐した電流が合流され、交流電源２の一端に至る経路に電流が流れ（ＦＥＴ１１ａに流れる電流は、第１インダクタＬａを経由して、第１入力端子３ａに流れる）、第１インダクタＬａ、及び第２インダクタＬｂにエネルギーが蓄積される。また、ＦＥＴ１１ｂがオフ状態のときには、交流電源２の他端が接続された第２入力端子３ｂから、第２インダクタＬｂ、ダイオード１２ｂ、出力コンデンサ１３を経て、さらに、ＦＥＴ１１ａ、及びＦＥＴ５ａに分岐して電流が流れ、第１入力端子３ａで分岐した電流が合流され、交流電源２の一端に至る経路に電流が流れ（ＦＥＴ１１ａに流れる電流は、第１インダクタＬａを経由して、第１入力端子３ａに流れる）、第１インダクタＬａ、及び第２インダクタＬｂに蓄積されていたエネルギーが交流電源２からのエネルギーと共にコンデンサ１３に供給される（直流電圧Ｖｄｃが生成される）。

なお、ＦＥＴ５ａ、及びＦＥＴ５ｂは、交流電源２とグランド１４ｂの間に接続されることで、昇圧回路部４（デュアルブーストＰＦＣ型回路）の回路内部の電位が安定するため、ノイズを抑制することができ、さらに、交流電源２（入力電源）に流れる電流（還流電流）の損失も抑えることができる。

次に、電源装置１の過電圧印加時の過電圧保護動作について説明する。

制御部６が、これらＦＥＴ１１ａ、ＦＥＴ１１ｂ、ＦＥＴ５ａ、ＦＥＴ５ｂをそれぞれ動作させている中で、第１入力端子３ａ、及び第２入力端子３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ５ａ、ＦＥＴ５ｂ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード９ａ、及びツェナーダイオード９ｂが接続されているため、ドレイン－ソース間電圧Ｖｄｓｓに到達する前に、ツェナーダイオード９ａ、及びツェナーダイオード９ｂがオンする。これにより、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧しかかからないため、ＦＥＴ５ａ、及びＦＥＴ５ｂを雷サージ等による過電圧から保護することができる。

このように、本第１実施形態では、交流電源２と昇圧回路部４（デュアルブースト型ＰＦＣ回路）に接続されたＦＥＴ５ａ、及びＦＥＴ５ｂに、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間にドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード９ａ、及びツェナーダイオード９ｂを備えることによって、ＦＥＴ５ａ、及びＦＥＴ５ｂの過電圧による破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

次に、図２は、図１の電源装置１より、過電圧保護素子の接続点のみを変更したデュアルブースト型ＰＦＣ回路を備えた電源装置である。図２を参照して、本発明の好適な実施形態（第２実施形態）に係るブリッジレスＰＦＣ回路であるデュアルブースト型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。なお、図２の電源装置１Ａは、図１の過電圧保護素子９ａ、及び９ｂの接続点のみを変更した電源装置であるため、同符号、及び動作については省略する。

図２では、第１の過電圧保護素子１０ａ、及び第２の過電圧保護素子１０ｂは、ツェナーダイオードであり、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ゲート間にそれぞれ接続されている（以降は第１の過電圧保護素子１０ａをツェナーダイオード１０ａ、第２の過電圧保護素子１０ｂをツェナーダイオード１０ｂと呼ぶ）。ＦＥＴ５ａの一端であるドレインにツェナーダイオード１０ａのカソードが接続され、ＦＥＴ５ａの駆動信号入力端であるゲートにツェナーダイオード１０ａのアノードが接続される。同様に、ＦＥＴ５ｂの一端であるドレインにツェナーダイオード１０ｂのカソードが接続され、ＦＥＴ５ｂの駆動信号入力端であるゲートにツェナーダイオード１０ｂのアノードが接続される。なお、ツェナーダイオード１０ａ、及びツェナーダイオード１０ｂのツェナー電圧Ｖｚは、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）からＦＥＴ５ａ、及びＦＥＴ５ｂのゲート－ソース間のスレッシュ電圧（以降はスレッシュ電圧Ｖｔｈと呼ぶ）を引いた電圧よりも低い値の素子を用いる（Ｖｚ＜Ｖｄｓｓ－Ｖｔｈ）。

次に、電源装置１Ａの過電圧印加時の過電圧保護動作について説明する。

制御部６が、ＦＥＴ１１ａ、ＦＥＴ１１ｂ、ＦＥＴ５ａ、ＦＥＴ５ｂをそれぞれ動作させている中で、第１入力端子３ａ、及び第２入力端子３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ５ａ、ＦＥＴ５ｂ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ゲート間には、ツェナー電圧Ｖｚであるツェナーダイオード１０ａ、及びツェナーダイオード１０ｂが接続されているため、ツェナーダイオード１０ａ、及びツェナーダイオード１０ｂに過電圧による電流が流れ、ＦＥＴ５ａ、及びＦＥＴ５ｂのゲート電圧が上昇し（ＦＥＴ５ａ、及びＦＥＴ５ｂのゲート－ソース間には寄生容量によるコンデンサ成分が含まれているため）、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ５ａ、及びＦＥＴ５ｂがオンする。これにより、過電圧による電流はＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間に流れる。この状態が続くと、ＦＥＴ５ａ、及びＦＥＴ５ｂのゲート電圧が低下し、スレッシュ電圧Ｖｔｈ以下になると、ＦＥＴ５ａ、及びＦＥＴ５ｂがオフする。すると、再びツェナーダイオード１０ａ、及びツェナーダイオード１０ｂに過電圧による電流が流れ、ＦＥＴ５ａ、及びＦＥＴ５ｂのゲート電圧が上昇し、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ５ａ、及びＦＥＴ５ｂがオンすることで、過電圧による電流はＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間に流れる。このように、過電圧が印加されると、ツェナーダイオード１０ａ、及びツェナーダイオード１０ｂによって、ＦＥＴ５ａ、及びＦＥＴ５ｂがドレイン－ソース間電圧Ｖｄｓｓに達する前に、ゲート電圧をスレッシュ電圧Ｖｔｈまで上昇させて、ＦＥＴ５ａ、及びＦＥＴ５ｂをオンさせることで、ＦＥＴ５ａ、及びＦＥＴ５ｂを過電圧から保護することができる。

さらに、Ｖｚ＜Ｖｄｓｓ－Ｖｔｈの関係から、ツェナーダイオード１０ａ、及びツェナーダイオード１０ｂによって、ＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ソース間電圧Ｖｄｓｓを超えないため、確実にＦＥＴ５ａ、及びＦＥＴ５ｂを過電圧から保護することができる。

このように、本第２実施形態では、交流電源２と昇圧回路部４（デュアルブースト型ＰＦＣ回路）に接続されたＦＥＴ５ａ、及びＦＥＴ５ｂのドレイン－ゲート間にツェナーダイオード１０ａ、及びツェナーダイオード１０ｂを備えることによって、ＦＥＴ５ａ、及びＦＥＴ５ｂの過電圧による破損を防止することができ、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

次に図３を参照して、本発明の好適な実施形態（第３実施形態）に係るブリッジレスＰＦＣ回路である同期整流型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。

本第３実施形態である電源装置１０１は、図３に示されるように、交流電源１０２、入力端子部１０３、昇圧回路部１０４、同期整流部１０５、制御部１０６、電力変換部１０７、出力端子部１０８を有する。

交流電源１０２は、電源装置１０１に電圧を供給するための一端、及び他端を有し、交流電源１０２の一端、及び他端が入力端子部１０３に接続される。

入力端子部１０３は、第１入力端子１０３ａ、及び第２入力端子１０３ｂを有し、第１入力端子１０３ａは、交流電源１０２の一端、及び同期整流部１０５を介して昇圧回路部１０４と接続される。また、第２入力端子１０３ｂは、交流電源１０２の他端、及び同期整流部１０５を介して昇圧回路部１０４と接続される。

昇圧回路部１０４は、スイッチング素子１１１と、整流素子１１２と、インダクタＬ２と、コンデンサ１１３と、昇圧電圧を出力する昇圧電圧出力端子部１１４ａ、及びグランド１１４ｂを有する。

スイッチング素子１１１は、ｎ型のＭＯＳＦＥＴ（以降はＦＥＴ１１１と呼ぶ）であり、整流素子１１２はダイオード（以降はダイオード１１２と呼ぶ）であり、インダクタＬ２は巻線部品（コイル部品）であり、コンデンサ１１３は、バルクコンデンサである。

昇圧回路１０４は、ＦＥＴ１１１の一端であるドレインに、ダイオード１１２の一端であるアノード、及びインダクタＬ２の一端が接続される。インダクタＬ２の他端には、交流電源１０２の一端に接続された入力端子部１０３の一端である第１入力端子１０３ａ、及び交流電源１０２の他端に接続された入力端子部１０３の他端である第２入力端子１０３ｂが、同期整流部１０５を介して接続される。ダイオード１１２の他端であるカソードは、昇圧回路部１０４の昇圧電圧が出力される昇圧電圧出力端子部１１４ａに接続され、ＦＥＴ１１１の他端であるソースは昇圧回路部１０４のグランド１１４ｂに接続される。また、昇圧電圧出力端子部１１４ａとグランド１１４ｂの間には、コンデンサ１１３が接続される。

同期整流部１０５は、ｎ型のＭＯＳＦＥＴ（ＦＩＥＬＤＥＦＦＥＣＴＴＲＡＮＳＩＳＴＯＲ）である第１の同期整流素子１０５ａ、第２の同期整流素子１０５ｂ、第３の同期整流素子１０５ｃ、及び第４の同期整流素子１０５ｄを備えている（以降は第１の同期整流素子１０５ａをＦＥＴ１０５ａ、第２の同期整流素子１０５ｂをＦＥＴ１０５ｂ、第３の同期整流素子１０５ｃをＦＥＴ１０５ｃ、及び第４の同期整流素子１０５ｄをＦＥＴ１０５ｄと呼ぶ）。ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄは、それぞれ入力端子部１０３に接続され、ＦＥＴ１０５ａの一端であるドレインは、ＦＥＴ１０５ｃの一端であるソース、及び第１入力端子１０３ａに接続され、ＦＥＴ１０５ｂの一端であるドレインは、ＦＥＴ１０５ｄの一端であるソース、及び第２入力端子１０３ｂに接続され、ＦＥＴ１０５ａ、及びＦＥＴ１０５ｂの他端であるソースは、グランド１１４ｂに接続され、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄの一端であるドレインは、インダクタＬ２の他端に接続される。

制御部１０６は、例えば、コンピュータやＤＳＰ（ＤＩＧＩＴＡＬＳＩＧＮＡＬＰＲＯＣＥＳＳＯＲ）で構成され、ＦＥＴ１１１、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及び１０５ｄのそれぞれの駆動信号入力端であるゲートに駆動信号（パルス信号）を入力し、ＦＥＴ１１１、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及び１０５ｄに対するオン・オフ制御を実行する。具体的には、制御部１０６は、交流電源１０２の交流電圧Ｖａｃの極性（例えば、入力端子部１０３の第２入力端子１０３ｂの電位を基準として第１入力端子１０３ａが正電圧となる正極性であるか、入力端子部１０３の第２入力端子１０３ｂの電位を基準として第１入力端子１０３ａが負電圧となる負極性であるか）、及び昇圧電圧出力端子部１１４ａとグランド１１４ｂの間の出力電圧（直流電圧Ｖｄｃ）の電圧値を検出しつつ、交流電圧Ｖａｃが正極性の期間では、ＦＥＴ１０５ｂ、及びＦＥＴ１０５ｃに対しては、常時オン状態に維持し、かつＦＥＴ１１１に対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。一方、制御部１０６は、交流電圧Ｖａｃが負極性の期間では、逆に、ＦＥＴ１０５ａ、及びＦＥＴ１０５ｄに対しては、常時オン状態に維持し、かつＦＥＴ１１１に対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。

電力変換部１０７は、昇圧回路部１０４の昇圧電圧出力端子部１１４ａ、及びグランド１１４ｂに接続され、入力側から昇圧電圧（直流電圧Ｖｄｃ）が供給されると、所定の電圧に変換して、電力変換部１０７の出力側に接続された出力端子部１０８から負荷へと電力を出力する。ここでは電力変換部１０７の詳細な説明は省略するが、例えば、トランスを用いた絶縁型のフォワードコンバータ、ハーフブリッジコンバータ、フルブリッジコンバータ等が挙げられる。

第１の過電圧保護素子１０９ａ、第２の過電圧保護素子１０９ｂ、第３の過電圧保護素子１０９ｃ、及び第４の過電圧保護素子１０９ｄは、ツェナーダイオードであり、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間にそれぞれ接続されている（以降は第１の過電圧保護素子１０９ａをツェナーダイオード１０９ａ、第２の過電圧保護素子１０９ｂをツェナーダイオード１０９ｂ、第３の過電圧保護素子１０９ｃをツェナーダイオード１０９ｃ、第４の過電圧保護素子１０９ｄをツェナーダイオード１０９ｄと呼ぶ）。ＦＥＴ１０５ａの一端であるドレインにツェナーダイオード１０９ａのカソードが接続され、ＦＥＴ１０５ａの他端であるソースにツェナーダイオード１０９ａのアノードが接続され、ＦＥＴ１０５ｂの一端であるドレインにツェナーダイオード１０９ｂのカソードが接続され、ＦＥＴ１０５ｂの他端であるソースにツェナーダイオード１０９ｂのアノードが接続される。同様に、ＦＥＴ１０５ｃの一端であるドレインにツェナーダイオード１０９ｃのカソードが接続され、ＦＥＴ１０５ｃの他端であるソースにツェナーダイオード１０９ｃのアノードが接続され、ＦＥＴ１０５ｄの一端であるドレインにツェナーダイオード１０９ｄのカソードが接続され、ＦＥＴ１０５ｄの他端であるソースにツェナーダイオード１０９ｄのアノードが接続される。なお、ツェナーダイオード１０９ａ、ツェナーダイオード１０９ｂ、ツェナーダイオード１０９ｃ、及びツェナーダイオード１０９ｄのツェナー電圧は、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）よりも低い値の素子を用いる。

次に、電源装置１０１の動作について説明する。

まず、交流電源１０２の交流電圧Ｖａｃが正極性の期間（交流電圧Ｖａｃの正極性の半周期）では、上記したように、制御部１０６が、ＦＥＴ１０５ｂ、及びＦＥＴ１０５ｃに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ１１１に対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１１１がオン状態のときには、交流電源１０２の一端が接続された第１入力端子１０３ａから、ＦＥＴ１０５ｃ、インダクタＬ２、ＦＥＴ１１１、ＦＥＴ１０５ｂ、第２入力端子１０３ｂを経て、交流電源１０２の他端に至る経路に電流が流れ、インダクタＬ２にエネルギーが蓄積される。また、ＦＥＴ１１１がオフ状態のときには、交流電源１０２の一端が接続された第１入力端子１０３ａから、ＦＥＴ１０５ｃ、インダクタＬ２、ダイオード１１２、コンデンサ１１３、ＦＥＴ１０５ｂ、第２入力端子１０３ｂを経て、交流電源１０２の他端に至る経路に電流が流れ、インダクタＬ２に蓄積されていたエネルギーが交流電源１０２からのエネルギーと共にコンデンサ１１３に供給される（直流電圧Ｖｄｃが生成される）。

次に、交流電圧Ｖａｃが負極性の期間（交流電圧Ｖａｃの負極性の半周期）では、上記したように、制御部１０６が、ＦＥＴ１０５ａ、及びＦＥＴ１０５ｄに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ１１１に対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ１１１がオン状態のときには、交流電源１０２の他端が接続された第２入力端子１０３ｂから、ＦＥＴ１０５ｄ、インダクタＬ２、ＦＥＴ１１１、ＦＥＴ１０５ａ、第１入力端子１０３ａを経て、交流電源１０２の一端に至る経路に電流が流れ、インダクタＬ２にエネルギーが蓄積される。また、ＦＥＴ１１１がオフ状態のときには、交流電源１０２の他端が接続された第２入力端子１０３ｂから、ＦＥＴ１０５ｄ、インダクタＬ２、ダイオード１１２、コンデンサ１１３、ＦＥＴ１０５ａ、第１入力端子１０３ａを経て、交流電源１０２の一端に至る経路に電流が流れ、インダクタＬ２に蓄積されていたエネルギーが交流電源１０２からのエネルギーと共にコンデンサ１１３に供給される（直流電圧Ｖｄｃが生成される）。

なお、ＦＥＴ１０５ａ、及びＦＥＴ１０５ｂは、交流電源１０２とグランド１１４ｂの間に接続されることで、昇圧回路部１０４（ＰＦＣ回路）の回路内部の電位が安定するため、ノイズを抑制することができ、さらに、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄを含めた４つの同期整流素子によって、交流電源１０２（入力電源）に流れる電流（還流電流）の損失も抑えることができる。

次に、電源装置１０１の過電圧印加時の過電圧保護動作について説明する。

制御部１０６が、これらＦＥＴ１１１、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄをそれぞれ動作させている中で、第１入力端子１０３ａ、及び第２入力端子１０３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、ＦＥＴ１０５ｄのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード１０９ａ、ツェナーダイオード１０９ｂ、ツェナーダイオード１０９ｃ、ツェナーダイオード１０９ｄが接続されているため、ドレイン－ソース間電圧Ｖｄｓｓに到達する前に、ツェナーダイオード１０９ａ、ツェナーダイオード１０９ｂ、ツェナーダイオード１０９ｃ、ツェナーダイオード１０９ｄがオンする。これにより、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、ＦＥＴ１０５ｄのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧しかからないため、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、ＦＥＴ１０５ｄを雷サージ等による過電圧から保護することができる。

このように、本第３実施形態では、交流電源１０２と昇圧回路部１０４の間に接続されたＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄに、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間にドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード１０９ａ、ツェナーダイオード１０９ｂ、ツェナーダイオード１０９ｃ、及びツェナーダイオード１０９ｄを備えることによって、ＦＥＴ１０９ａ、ＦＥＴ１０９ｂ、ＦＥＴ１０９ｃ、及びＦＥＴ１０９ｄの過電圧による破損を防止することができ、通常のブリッジダイオード（ダイオード素子によるブリッジ整流素子）と比べて、損失の少ないＦＥＴによる同期整流回路を備えることができるため、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

次に、図４は、図３の電源装置１０１より、過電圧保護素子の接続点のみを変更した同期整流型ＰＦＣ回路を備えた電源装置である。図４を参照して、本発明の好適な実施形態（第４実施形態）に係る電源装置のブリッジレスＰＦＣ回路である同期整流型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。なお、図４の電源装置１０１Ａは、図３の過電圧保護素子１０９ａ、１０９ｂ、１０９ｃ、及び１０９ｄの接続点のみを変更した電源装置であるため、同符号、及び動作については省略する。

図４では、第１の過電圧保護素子１１０ａ、第２の過電圧保護素子１１０ｂ、第３の過電圧保護素子１１０ｃ、及び第４の過電圧保護素子１１０ｄは、ツェナーダイオードであり、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ゲート間にそれぞれ接続されている（以降は第１の過電圧保護素子１１０ａをツェナーダイオード１１０ａ、第２の過電圧保護素子１１０ｂをツェナーダイオード１１０ｂ、第３の過電圧保護素子１１０ｃをツェナーダイオード１１０ｃ、第４の過電圧保護素子１１０ｄをツェナーダイオード１１０ｄと呼ぶ）。ＦＥＴ１０５ａの一端であるドレインにツェナーダイオード１１０ａのカソードが接続され、ＦＥＴ１０５ａの駆動信号入力端であるゲートにツェナーダイオード１１０ａのアノードが接続され、ＦＥＴ１０５ｂの一端であるドレインにツェナーダイオード１１０ｂのカソードが接続され、ＦＥＴ１０５ｂの駆動信号入力端であるゲートにツェナーダイオード１１０ｂのアノードが接続される。同様に、ＦＥＴ１０５ｃの一端であるドレインにツェナーダイオード１１０ｃのカソードが接続され、ＦＥＴ１０５ｃの駆動信号入力端であるゲートにツェナーダイオード１１０ｃのアノードが接続され、ＦＥＴ１０５ｄ一端であるドレインにツェナーダイオード１１０ｄのカソードが接続され、ＦＥＴ１０５ｄの駆動信号入力端であるゲートにツェナーダイオード１１０ｄのアノードが接続される。なお、ツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄのツェナー電圧Ｖｚは、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及び１０５ｄのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）からＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのゲート－ソース間のスレッシュ電圧（以降はスレッシュ電圧Ｖｔｈと呼ぶ）を引いた電圧よりも低い値の素子を用いる（Ｖｚ＜Ｖｄｓｓ－Ｖｔｈ）。

次に、電源装置１０１Ａの過電圧印加時の過電圧保護動作について説明する。

制御部１０６が、ＦＥＴ１１１、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄをそれぞれ動作させている中で、第１入力端子１０３ａ、及び第２入力端子１０３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ゲート間には、ツェナー電圧Ｖｚであるツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄが接続されているため、ツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄに過電圧による電流が流れ、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのゲート電圧が上昇し（ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのゲート－ソース間には寄生容量によるコンデンサ成分が含まれているため）、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄがオンする。これにより、過電圧による電流はＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間に流れる。この状態が続くと、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのゲート電圧が低下し、スレッシュ電圧Ｖｔｈ以下になると、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄがオフする。すると、再び、ツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄに過電圧による電流が流れ、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのゲート電圧が上昇し、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄがオンすることで、過電圧による電流はＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間に流れる。このように、過電圧が印加されると、ツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄによって、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、ＦＥＴ１０５ｄがドレイン－ソース間電圧Ｖｄｓｓに達する前に、ゲート電圧をスレッシュ電圧Ｖｔｈまで上昇させて、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄをオンさせることで、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄを過電圧から保護することができる。

さらに、Ｖｚ＜Ｖｄｓｓ－Ｖｔｈの関係から、ツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄによって、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ソース間電圧Ｖｄｓｓを超えないため、確実にＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄを過電圧から保護することができる。

このように、本第４実施形態では、交流電源１０２と昇圧回路部１０４の間に接続されたＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄのドレイン－ゲート間にツェナーダイオード１１０ａ、ツェナーダイオード１１０ｂ、ツェナーダイオード１１０ｃ、及びツェナーダイオード１１０ｄを備えることによって、ＦＥＴ１０５ａ、ＦＥＴ１０５ｂ、ＦＥＴ１０５ｃ、及びＦＥＴ１０５ｄの過電圧による破損を防止することができ、通常のブリッジダイオード（ダイオード素子によるブリッジ整流素子）と比べて、損失の少ないＦＥＴによる同期整流回路を備えることができるため、高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

次に図５を参照して、本発明の好適な実施形態（第５実施形態）に係るブリッジレスＰＦＣ回路であるトーテムポール型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。

本第５実施形態である電源装置２０１は、図５に示されるように、交流電源２０２、入力端子部２０３、昇圧回路部２０４、同期整流部２０５、制御部２０６、電力変換部２０７、出力端子部２０８を有する。

交流電源２０２は、電源装置２０１に電圧を供給するための一端、及び他端を有し、交流電源２０２の一端、及び他端が入力端子部２０３に接続される。

入力端子部２０３は、第１入力端子２０３ａ、及び第２入力端子２０３ｂを有し、第１入力端子２０３ａは、交流電源２０２の一端、及び昇圧回路部２０４と接続される。また、第２入力端子２０３ｂは、交流電源２０２の他端、及び同期整流部２０５と接続される。

昇圧回路部２０４は、第１のスイッチング素子２１１ａ、及び第２のスイッチング素子２１１ｂと、インダクタＬ３と、コンデンサ２１２と、昇圧電圧が出力される昇圧電圧出力端子部２１３ａ、及びグランド２１３ｂを有する。

第１のスイッチング素子２１１ａ、及び第２のスイッチング素子２１１ｂは、ｎ型のＭＯＳＦＥＴ（以降はＦＥＴ２１１ａ、ＦＥＴ２１１ｂと呼ぶ）であり、インダクタＬ３は、巻線部品（コイル部品）であり、コンデンサ２１２は、バルクコンデンサである。

昇圧回路２０４は、ＦＥＴ２１１ａの一端であるドレインに、ＦＥＴ２１１ｂの一端であるソース、及びインダクタＬ３の一端が接続され、インダクタＬ３の他端には交流電源２０２の一端に接続された入力端子部２０３の一端である第１入力端子２０３ａが接続される。ＦＥＴ２１１ｂの他端であるドレインは、昇圧回路部２０４の昇圧電圧が出力される昇圧電圧出力端子部２１３ａに接続される。ＦＥＴ２１１ａの他端であるソースは、昇圧回路部２０４のグランド２１３ｂに接続され、昇圧電圧出力端子部２１３ａとグランド２１３ｂの間には、コンデンサ２１２が接続される。

同期整流部２０５は、ｎ型のＭＯＳＦＥＴ（ＦＩＥＬＤＥＦＦＥＣＴＴＲＡＮＳＩＳＴＯＲ）である第１の同期整流素子２０５ａ、及び第２の同期整流素子２０５ｂを備えている（以降は第１の同期整流素子２０５ａをＦＥＴ２０５ａ、及び第２の同期整流素子２０５ｂをＦＥＴ２０５ｂと呼ぶ）。ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂは、それぞれ入力端子部２０３に接続され、ＦＥＴ２０５ａの一端であるドレインは、第２入力端子２０３ｂに接続され、ＦＥＴ２０５ａの他端であるソースは、グランド２１３ｂに接続される。一方、ＦＥＴ２０５ｂの一端であるソースは、第２入力端子２０３ｂに接続され、ＦＥＴ２０５ｂの他端であるドレインは、昇圧電圧出力端子部２１３ａに接続される。

制御部２０６は、例えば、コンピュータやＤＳＰ（ＤＩＧＩＴＡＬＳＩＧＮＡＬＰＲＯＣＥＳＳＯＲ）で構成され、ＦＥＴ２１１ａ、ＦＥＴ２１１ｂと、ＦＥＴ２０５ａ、及び２０５ｂのそれぞれの駆動信号入力端であるゲートに駆動信号（パルス信号）を入力し、ＦＥＴ２１１ａ、ＦＥＴ２１１ｂ、ＦＥＴ２０５ａ、及び２０５ｂに対するオン・オフ制御を実行する。具体的には、制御部２０６は、交流電源２０２の交流電圧Ｖａｃの極性（例えば、入力端子部２０３の第２入力端子２０３ｂの電位を基準として第１入力端子２０３ａが正電圧となる正極性であるか、入力端子部２０３の第２入力端子２０３ｂの電位を基準として第１入力端子２０３ａが負電圧となる負極性であるか）、及び昇圧電圧出力端子部２１３ａとグランド２１３ｂの間の出力電圧（直流電圧Ｖｄｃ）の電圧値を検出しつつ、交流電圧Ｖａｃが正極性の期間では、ＦＥＴ２０５ａに対しては、常時オン状態に維持し、かつＦＥＴ２１１ａ、及びＦＥＴ２１１ｂに対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。一方、制御部２０６は、交流電圧Ｖａｃが負極性の期間では、逆に、ＦＥＴ２０５ｂに対しては、常時オン状態に維持し、かつＦＥＴ２１１ａ、及びＦＥＴ２１１ｂに対しては、検出した直流電圧Ｖｄｃの電圧値に応じてデューティ比を変更しつつスイッチング動作させる制御を実行する。

電力変換部２０７は、昇圧回路部２０４の昇圧電圧出力端子部２１３ａ、及びグランド２１３ｂに接続され、入力側から昇圧電圧（直流電圧Ｖｄｃ）が供給されると、所定の電圧に変換して、電力変換部１０７の出力側に接続された出力端子部１０８から負荷へと電力を出力する。ここでは電力変換部１０７の詳細な説明は省略するが、例えば、トランスを用いた絶縁型のフォワードコンバータ、ハーフブリッジコンバータ、フルブリッジコンバータ等が挙げられる。

第１の過電圧保護素子２０９ａ、及び第２の過電圧保護素子２０９ｂは、ツェナーダイオードであり、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間にそれぞれ接続されている（以降は第１の過電圧保護素子２０９ａをツェナーダイオード２０９ａ、及び第２の過電圧保護素子２０９ｂをツェナーダイオード２０９ｂと呼ぶ）。ＦＥＴ２０５ａの一端であるドレインにツェナーダイオード２０９ａのカソードが接続され、ＦＥＴ２０５ａの他端であるソースにツェナーダイオード２０９ａのアノードが接続される。同様に、ＦＥＴ２０５ｂの一端であるソースにツェナーダイオード２０９ｂのアノードが接続され、ＦＥＴ２０５ｂの他端であるドレインにツェナーダイオード２０９ｂのカソードが接続される。なお、ツェナーダイオード２０９ａ、及びツェナーダイオード２０９ｂのツェナー電圧は、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）よりも低い値の素子を用いる。

次に、電源装置２０１の動作について説明する。

まず、交流電源２０２の交流電圧Ｖａｃが正極性の期間（交流電圧Ｖａｃの正極性の半周期）では、上記したように、制御部２０６が、ＦＥＴ２０５ａに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ２１１ａ、及びＦＥＴ２１１ｂに対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ２１１ａがオン状態のときには、ＦＥＴ２１１ｂはオフの状態となり、交流電源２０２の一端が接続された第１入力端子２０３ａから、インダクタＬ３、ＦＥＴ２１１ａ、ＦＥＴ２０５ａを経て、交流電源２０２の他端に至る経路に電流が流れ、インダクタＬ３にエネルギーが蓄積される。また、ＦＥＴ２１１ｂがオン状態のときには、ＦＥＴ２１１ａはオフの状態となり、交流電源２０２の一端が接続された第１入力端子２０３ａから、インダクタＬ３、ＦＦＴ２１１ｂ、コンデンサ２１２、ＦＥＴ２０５ａを経て、交流電源２０２の他端に至る経路に電流が流れ、インダクタＬ３に蓄積されていたエネルギーが交流電源２０２からのエネルギーと共にコンデンサ２１２に供給される（直流電圧Ｖｄｃが生成される）。

次に、交流電圧Ｖａｃが負極性の期間（交流電圧Ｖａｃの負極性の半周期）では、上記したように、制御部２０６が、ＦＥＴ２０５ｂに対しては、常時オン状態に維持する制御を実行しつつ、ＦＥＴ２１１ａ、及びＦＥＴ２１１ｂに対してはスイッチング動作（オン・オフ動作）させる制御を実行する。これにより、ＦＥＴ２１１ｂがオン状態のときには、ＦＥＴ２１１ａはオフの状態となり、交流電源２０２の他端が接続された第２入力端子２０３ｂから、ＦＥＴ２０５ｂ、ＦＥＴ２１１ｂ、インダクタＬ３を経て、交流電源２０２の一端に至る経路に電流が流れ、インダクタＬ３にエネルギーが蓄積される。また、ＦＥＴ２１１ｂがオフ状態のときには、ＦＥＴ２１１ａはオンの状態となり、交流電源２０２の他端が接続された第２入力端子２０３ｂから、ＦＦＴ２０５ｂ、コンデンサ２１２、ＦＥＴ２１１ａ、インダクタＬ３を経て、交流電源２０２の一端に至る経路に電流が流れ、インダクタＬ３に蓄積されていたエネルギーが交流電源２０２からのエネルギーと共にコンデンサ２１２に供給される（直流電圧Ｖｄｃが生成される）。

次に、電源装置２０１の過電圧印加時の過電圧保護動作について説明する。

制御部２０６が、これらＦＥＴ２１１ａ、ＦＥＴ２１１ｂ、ＦＥＴ２０５ａ、ＦＥＴ２０５ｂをそれぞれ動作させている中で、第１入力端子２０３ａ、及び第２入力端子２０３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ２０５ａ、ＦＥＴ２０５ｂ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード２０９ａ、及びツェナーダイオード２０９ｂが接続されているため、ドレイン－ソース間電圧Ｖｄｓｓに到達する前に、ツェナーダイオード２０９ａ、及びツェナーダイオード２０９ｂがオンする。これにより、ＦＥＴ２０９ａ、及びＦＥＴ２０９ｂのドレイン－ソース間には、ドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧しかからないため、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂを雷サージ等による過電圧から保護することができる。

このように、本第５実施形態では、入力端子部２０３と昇圧回路部２０４に接続されたＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間にドレイン－ソース間電圧Ｖｄｓｓよりも低いツェナー電圧であるツェナーダイオード２０９ａ、及びツェナーダイオード２０９ｂを備えることによって、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂの過電圧による破損を防止することができ、特許文献１で使用されているダイオードＤ１、及びダイオードＤ２に替えて、損失の少ないＦＥＴ（本実施例のＦＥＴ２０５ａ、及び２０５ｂ）を採用することができるため、さらに高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

次に、図６は、図５の電源装置２０１より、過電圧保護素子の接続点のみを変更したトーテムポール型ＰＦＣ回路を備えた電源装置である。図６を参照して、本発明の好適な実施形態（第６実施形態）に係るブリッジレスＰＦＣ回路であるトーテムポール型ＰＦＣ回路を備えた電源装置の構成を例に挙げて説明する。なお、図６の電源装置２０１Ａは、図５の過電圧保護素子２０９ａ、及び過電圧保護素子２０９ｂの接続点のみを変更した電源装置であるため、同符号、及び動作については省略する。

図６では、第１の過電圧保護素子２１０ａ、及び第２の過電圧保護素子２１０ｂは、ツェナーダイオードであり、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ゲート間にそれぞれ接続されている（以降は第１の過電圧保護素子２１０ａをツェナーダイオード２１０ａ、第２の過電圧保護素子２１０ｂをツェナーダイオード２１０ｂと呼ぶ）。ＦＥＴ２０５ａの一端であるドレインにツェナーダイオード２１０ａのカソードが接続され、ＦＥＴ２０５ａの駆動信号入力端であるゲートにツェナーダイオード２１０ａのアノードが接続される。同様に、ＦＥＴ２０５ｂの他端であるドレインにツェナーダイオード２１０ｂのカソードが接続され、ＦＥＴ２０５ｂの駆動信号入力端であるゲートにツェナーダイオード２１０ｂのアノードが接続される。なお、ツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂのツェナー電圧Ｖｚは、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間の最大定格電圧（以降はドレイン－ソース間電圧Ｖｄｓｓと呼ぶ）からＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのゲート－ソース間のスレッシュ電圧（以降はスレッシュ電圧Ｖｔｈと呼ぶ）を引いた電圧よりも低い値の素子を用いる（Ｖｚ＜Ｖｄｓｓ－Ｖｔｈ）。

次に、電源装置２０１Ａの過電圧印加時の過電圧保護動作について説明する。

制御部２０６が、ＦＥＴ２１１ａ、ＦＥＴ２１１ｂ、ＦＥＴ２０５ａ、ＦＥＴ２０５ｂをそれぞれ動作させている中で、第１入力端子２０３ａ、及び第２入力端子２０３ｂに雷サージ等による過電圧が印加されたとき、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間に過電圧が印加されても（制御上、オフとなったＦＥＴ（ＦＥＴ２０５ａ、ＦＥＴ２０５ｂ）のドレイン－ソース間に過電圧が印加される）、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ゲート間には、ツェナー電圧Ｖｚであるツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂが接続されているため、ツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂに過電圧による電流が流れ、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのゲート電圧が上昇し（ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのゲート－ソース間には寄生容量によるコンデンサ成分が含まれているため）、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂがオンする。これにより、過電圧による電流はＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間に流れる。この状態が続くと、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのゲート電圧が低下し、スレッシュ電圧Ｖｔｈ以下になると、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂがオフする。すると、再びツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂに過電圧による電流が流れ、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのゲート電圧が上昇し、スレッシュ電圧Ｖｔｈに達すると、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂがオンすることで、過電圧による電流はＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間に流れる。このように、過電圧が印加されると、ツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂによって、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂがドレイン－ソース間電圧Ｖｄｓｓに達する前に、ゲート電圧をスレッシュ電圧Ｖｔｈまで上昇させて、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂをオンさせることで、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂを過電圧から保護することができる。

さらに、Ｖｚ＜Ｖｄｓｓ－Ｖｔｈの関係から、ツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂによって、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ソース間電圧Ｖｄｓｓを超えないため、確実にＦＥＴ２０５ａ、及びＦＥＴ２０５ｂを過電圧から保護することができる。

このように、本第６実施形態では、入力端子部２０３と昇圧回路部２０４に接続されたＦＥＴ２０５ａ、及びＦＥＴ２０５ｂのドレイン－ゲート間にツェナーダイオード２１０ａ、及びツェナーダイオード２１０ｂを備えることによって、ＦＥＴ２０５ａ、及びＦＥＴ２０５ｂの過電圧による破損を防止することができ、特許文献１で使用されているダイオードＤ１、及びダイオードＤ２に替えて、損失の少ないＦＥＴ（本実施例のＦＥＴ２０５ａ、及びＦＥＴ２０５ｂ）を採用することがでるため、さらに高効率かつ高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

以上、本発明を実施のブリッジレスＰＦＣ回路を備えた電源装置の好適な一実施例について詳細に説明したが、本発明は上記実施形態に限定されるものではない。例えば、本実施例では、同期整流素子であるＦＥＴのドレイン－ソース間に過電圧保護素子として、ツェナーダイオードを接続したブリッジレスＰＦＣ回路を備えた電源装置を例示したが、本発明はこれに限らず、同期整流素子であるＦＥＴのドレイン－ソース間には、バリスタや、サージアレスタ等を接続してもかまわない。

また、例えば、本実施例では、同期整流素子であるＦＥＴのドレイン－ゲート間に過電圧保護素子として、ツェナーダイオードを接続したブリッジレスＰＦＣ回路を備えた電源装置を例示したが、本発明はこれに限らず、同期整流素子であるＦＥＴのドレイン－ゲート間には、バリスタや、サージアレスタ等を接続してもかまわない。また、同期整流素子であるＦＥＴのドレイン－ゲート間に過電圧保護素子を接続した状態で、同期整流素子であるＦＥＴのゲート－ソース間にコンデンサ、抵抗、コンデンサと抵抗を組み合わせた並列回路または直列回路等を備えることで、同期整流素子のオン・オフ制御がより安定した高信頼性のブリッジレスＰＦＣ回路を備えた電源装置を提供することができる。

１電源装置（デュアルブースト型ＰＦＣ回路を備えた電源装置）
１Ａ電源装置（デュアルブースト型ＰＦＣ回路を備えた電源装置）
２交流電源
３入力端子部
４昇圧回路部
１１ａ第１のスイッチング素子（ＦＥＴ）
１１ｂ第２のスイッチング素子（ＦＥＴ）
１２ａ第１の整流素子（ダイオード）
１２ｂ第２の整流素子（ダイオード）
１３コンデンサ
Ｌａ第１インダクタ（コイル部品）
Ｌｂ第２インダクタ（コイル部品）
１４ａ昇圧電圧出力端子部
１４ｂグランド
５同期整流部
５ａ第１の同期整流素子（ＦＥＴ）
５ｂ第２の同期整流素子（ＦＥＴ）
６制御部
７電力変換部
８出力端子部
９ａ第１の過電圧保護素子（ツェナーダイオード）
９ｂ第２の過電圧保護素子（ツェナーダイオード）
１０ａ第１の過電圧保護素子（ツェナーダイオード）
１０ｂ第２の過電圧保護素子（ツェナーダイオード）
１０１電源装置（同期整流型ＰＦＣ回路を備えた電源装置）
１０１Ａ電源装置（同期整流型ＰＦＣ回路を備えた電源装置）
１０２交流電源
１０３入力端子部
１０４昇圧回路部
１１１スイッチング素子（ＦＥＴ）
１１２整流素子（ダイオード）
Ｌ２インダクタ（コイル部品）
１１３コンデンサ
１１４ａ昇圧電圧出力端子部
１１４ｂグランド
１０５同期整流部
１０５ａ第１の同期整流素子（ＦＥＴ）
１０５ｂ第２の同期整流素子（ＦＥＴ）
１０５ｃ第３の同期整流素子（ＦＥＴ）
１０５ｄ第４の同期整流素子（ＦＥＴ）
１０６制御部
１０７電力変換部
１０８出力端子部
１０９ａ第１の過電圧保護素子（ツェナーダイオード）
１０９ｂ第２の過電圧保護素子（ツェナーダイオード）
１０９ｃ第３の過電圧保護素子（ツェナーダイオード）
１０９ｄ第４の過電圧保護素子（ツェナーダイオード）
１１０ａ第１の過電圧保護素子（ツェナーダイオード）
１１０ｂ第２の過電圧保護素子（ツェナーダイオード）
１１０ｃ第３の過電圧保護素子（ツェナーダイオード）
１１０ｄ第４の過電圧保護素子（ツェナーダイオード）
２０１電源装置（トーテムポール型ＰＦＣ回路を備えた電源装置）
２０１Ａ電源装置（トーテムポール型ＰＦＣ回路を備えた電源装置）
２０２交流電源
２０３入力端子部
２０４昇圧回路部
２１１ａ第１のスイッチング素子（ＦＥＴ）
２１１ｂ第２のスイッチング素子（ＦＥＴ）
Ｌ３インダクタ（コイル部品）
２１２コンデンサ
２１３ａ昇圧電圧出力端子部
２１３ｂグランド
２０５同期整流部
２０５ａ第１の同期整流素子（ＦＥＴ）
２０５ｂ第２の同期整流素子（ＦＥＴ）
２０６制御部
２０７電力変換部
２０８出力端子部
２０９ａ第１の過電圧保護素子（ツェナーダイオード）
２０９ｂ第２の過電圧保護素子（ツェナーダイオード）
２１０ａ第１の過電圧保護素子（ツェナーダイオード）
２１０ｂ第２の過電圧保護素子（ツェナーダイオード）

Claims

交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、
前記第１入力端子とグランドとの間に接続された第１の同期整流素子と、
前記第２入力端子と前記グランドとの間に接続された第２の同期整流素子と、
前記第１の同期整流素子と並列に接続された第１の過電圧保護素子と、
前記第２の同期整流素子と並列に接続された第２の過電圧保護素子と、
前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える電源装置。
交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、
前記第１入力端子とグランドとの間に接続された第１の同期整流素子と、
前記第２入力端子と前記グランドとの間に接続された第２の同期整流素子と、
前記第１の同期整流素子の駆動信号入力端と前記第１入力端子との間に接続された第１の過電圧保護素子と、
前記第２の同期整流素子の駆動信号入力端と前記第２入力端子との間に接続された第２の過電圧保護素子と、
前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える電源装置。
前記昇圧回路部は、
前記スイッチング素子である第１のスイッチング素子及び第２のスイッチング素子と、
第１の整流素子及び第２の整流素子と、第１インダクタ及び第２インダクタと、を備え、
前記第１のスイッチング素子の一端は、前記第１の整流素子の一端、及び前記第１インダクタの一端と接続され、
前記第２のスイッチング素子の一端は、第２の整流素子の一端、及び前記第２インダクタの一端と接続され、
前記第１インダクタの他端は、前記第１入力端子と接続され、
前記第２インダクタの他端は、前記第２入力端子と接続され、
前記第１の整流素子の他端、及び前記第２の整流素子の他端は、昇圧電圧出力端子部と接続され、
前記第１のスイッチング素子の他端、及び前記第２のスイッチング素子の他端は、前記グランドと接続される請求項１または２に記載の電源装置。
前記昇圧回路部は、同期整流部を介して前記入力端子部に接続され、
前記昇圧回路部は、
整流素子と、前記スイッチング素子と、インダクタと、を備え、
前記スイッチング素子の一端は、前記整流素子の一端、及び前記インダクタの一端と接続され、
前記整流素子の他端は、昇圧電圧出力端子部と接続され、
前記スイッチング素子の他端は、前記グランドと接続され、
前記同期整流部は、
前記第１の同期整流素子、前記第２の同期整流素子、第３の同期整流素子、及び第４の同期整流素子を備え、
前記第１の同期整流素子の一端は、前記第３の同期整流素子の一端、及び前記第１入力端子と接続され、
前記第２の同期整流素子の一端は、前記第４の同期整流素子の一端、及び前記第２入力端子と接続され、
前記第３の同期整流素子の他端、及び前記第４の同期整流素子の他端は、前記インダクタの他端と接続され、
前記第１の同期整流素子の他端、及び前記第２の同期整流素子の他端は、前記グランドと接続される請求項１または２に記載の電源装置。
交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、
前記第２入力端子とグランドとの間に接続された第１の同期整流素子と、
前記第２入力端子と昇圧電圧出力端子部との間に接続された第２の同期整流素子と、
前記第１の同期整流素子と並列に接続された第１の過電圧保護素子と、
前記第２の同期整流素子と並列に接続された第２の過電圧保護素子と、
前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える電源装置。
交流電源が接続される第１入力端子及び第２入力端子を有する入力端子部と、この入力端子部に接続される昇圧回路部と、を備えた電源装置であって、
前記第２入力端子とグランドとの間に接続された第１の同期整流素子と、
前記第２入力端子と昇圧電圧出力端子部との間に接続された第２の同期整流素子と、
前記第１の同期整流素子の駆動信号入力端と前記第２入力端子との間に接続された第１の過電圧保護素子と、
前記第２の同期整流素子の駆動信号入力端と前記昇圧電圧出力端子部との間に接続された第２の過電圧保護素子と、
前記第１の同期整流素子と前記第２の同期整流素子と前記昇圧回路部のスイッチング素子を制御する制御部を備える電源装置。
前記昇圧回路部は、
前記スイッチング素子である第１のスイッチング素子及び第２のスイッチング素子と、インダクタと、を備え、
前記第１のスイッチング素子の一端は、前記第２のスイッチング素子の一端、及び前記インダクタの一端と接続され、
前記インダクタの他端は、前記第１入力端子と接続され、
前記第１のスイッチング素子の他端は、前記グランドと接続され、
前記第２のスイッチング素子の他端は、前記昇圧電圧出力端子部と接続される請求項５または６に記載の電源装置。