JP2003299354A - フライバックコンバータの同期整流回路 - Google Patents
フライバックコンバータの同期整流回路Info
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 カレントトランス方式の欠点を解消すること
ができるような、すなわち高効率で安価であり広範囲の
負荷に対応することができるようなフライバックコンバ
ータの同期整流回路を提供する。 【解決手段】 フライバックコンバータの同期整流回路
であって、トランスＴの二次巻線Ｎ2に接続されオン／
オフ動作により同期整流を行う同期整流素子Ｑ2と、前
記トランスＴの二次巻線Ｎ2に接続され該二次巻線Ｎ2よ
りエネルギー放出時間が短い補助インダクタンス回路Ｌ
3と、前記補助インダクタンス回路Ｌ3のエネルギー放出
の終了を検出したとき前記同期整流素子Ｑ2をオフとす
る検出・オフ制御素子Ｑ3と、を備えている。
ができるような、すなわち高効率で安価であり広範囲の
負荷に対応することができるようなフライバックコンバ
ータの同期整流回路を提供する。 【解決手段】 フライバックコンバータの同期整流回路
であって、トランスＴの二次巻線Ｎ2に接続されオン／
オフ動作により同期整流を行う同期整流素子Ｑ2と、前
記トランスＴの二次巻線Ｎ2に接続され該二次巻線Ｎ2よ
りエネルギー放出時間が短い補助インダクタンス回路Ｌ
3と、前記補助インダクタンス回路Ｌ3のエネルギー放出
の終了を検出したとき前記同期整流素子Ｑ2をオフとす
る検出・オフ制御素子Ｑ3と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータの一種であるフライバックコンバータの同期整
流回路に関する。
ュレータの一種であるフライバックコンバータの同期整
流回路に関する。
【０００２】
【従来の技術】従来、スイッチングレギュレータにおい
て高効率化を図るための整流回路として同期整流回路が
知られている。一方、スイッチングレギュレータの一種
である自励式のフライバックコンバータ（ＲＣＣ）は、
５０Ｗ程度以下では最も安価であり、ＡＣアダプタ等に
広く用いられている。このような自励式のフライバック
コンバータへの同期整流回路の適用は、以前から種々の
試みが為されているが、十分な効果が得られていなかっ
た。同期整流回路を自励式のフライバックコンバータに
適用するのが困難なのは、接続される負荷の大きさによ
って、スイッチング周波数が大きく変化するのと相まっ
て整流ダイオードの流通がオフするタイミングを検出す
るのが極めて難しいからである。
て高効率化を図るための整流回路として同期整流回路が
知られている。一方、スイッチングレギュレータの一種
である自励式のフライバックコンバータ（ＲＣＣ）は、
５０Ｗ程度以下では最も安価であり、ＡＣアダプタ等に
広く用いられている。このような自励式のフライバック
コンバータへの同期整流回路の適用は、以前から種々の
試みが為されているが、十分な効果が得られていなかっ
た。同期整流回路を自励式のフライバックコンバータに
適用するのが困難なのは、接続される負荷の大きさによ
って、スイッチング周波数が大きく変化するのと相まっ
て整流ダイオードの流通がオフするタイミングを検出す
るのが極めて難しいからである。
【０００３】特に、一次側のスイッチングにおいて最近
行われている、トランスのリーケージインダクタンスと
の共振を利用したＺＶＳ（ゼロボルトスイッチング）で
は、整流ダイオードのオフ近辺からの電圧減少スロープ
が緩慢であり、同期整流回路の適用は益々困難になって
いる。
行われている、トランスのリーケージインダクタンスと
の共振を利用したＺＶＳ（ゼロボルトスイッチング）で
は、整流ダイオードのオフ近辺からの電圧減少スロープ
が緩慢であり、同期整流回路の適用は益々困難になって
いる。
【０００４】また、もし整流ダイオードのオフ時に同期
整流トランジスタがオンすると、大きな逆パルス電流が
流れ、効率を悪化させるばかりでなく、最悪の場合には
同期整流トランジスタを破壊してしまう。
整流トランジスタがオンすると、大きな逆パルス電流が
流れ、効率を悪化させるばかりでなく、最悪の場合には
同期整流トランジスタを破壊してしまう。
【０００５】ところで、カレントトランスを用いた種々
の同期整流回路が提案されている（特許第３０６６７２
７号公報、特開２００２−１０６３９号公報等）。
の同期整流回路が提案されている（特許第３０６６７２
７号公報、特開２００２−１０６３９号公報等）。
【０００６】カレントトランス方式の同期整流回路は、
カレントトランスの一次巻線を流れる出力電流に応じて
二次巻線に発生する電圧により、同期整流用のトランジ
スタのスイッチングを制御する構成になっている。
カレントトランスの一次巻線を流れる出力電流に応じて
二次巻線に発生する電圧により、同期整流用のトランジ
スタのスイッチングを制御する構成になっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の同期整流回路には、次のような欠点があ
る。カレントトランスによる電力の消費を無視するこ
とはできない。カレントトランス自体が高価である。
カレントトランスの二次巻線に発生する電圧の増加減
少スロープは緩慢であり、更に同期整流用のトランジス
タのゲート入力容量のためにオフ状態へのスイッチング
が遅くなり、スイッチング損失が大きい。軽負荷の場
合にはカレントトランスの二次巻線に発生する電圧自体
が小さくなって同期整流用のトランジスタのスイッチン
グが不可能になるため、広範囲の負荷に対応することが
できない。
たような従来の同期整流回路には、次のような欠点があ
る。カレントトランスによる電力の消費を無視するこ
とはできない。カレントトランス自体が高価である。
カレントトランスの二次巻線に発生する電圧の増加減
少スロープは緩慢であり、更に同期整流用のトランジス
タのゲート入力容量のためにオフ状態へのスイッチング
が遅くなり、スイッチング損失が大きい。軽負荷の場
合にはカレントトランスの二次巻線に発生する電圧自体
が小さくなって同期整流用のトランジスタのスイッチン
グが不可能になるため、広範囲の負荷に対応することが
できない。
【０００８】本発明は、このような実情に鑑みて為され
たものであり、カレントトランス方式の欠点を解消する
ことができるような、すなわち高効率で安価であり広範
囲の負荷に対応することができるようなフライバックコ
ンバータの同期整流回路を提供することを目的とする。
たものであり、カレントトランス方式の欠点を解消する
ことができるような、すなわち高効率で安価であり広範
囲の負荷に対応することができるようなフライバックコ
ンバータの同期整流回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】第１に、本発明のフライ
バックコンバータの同期整流回路は、トランスの二次巻
線に接続されオン／オフ動作により同期整流を行う同期
整流素子と、前記トランスの二次巻線に接続され該二次
巻線よりエネルギー放出時間が短い補助インダクタンス
回路と、前記補助インダクタンス回路のエネルギー放出
の終了を検出したとき前記同期整流素子をオフとする検
出・オフ制御素子と、を備えたことを特徴とする。
バックコンバータの同期整流回路は、トランスの二次巻
線に接続されオン／オフ動作により同期整流を行う同期
整流素子と、前記トランスの二次巻線に接続され該二次
巻線よりエネルギー放出時間が短い補助インダクタンス
回路と、前記補助インダクタンス回路のエネルギー放出
の終了を検出したとき前記同期整流素子をオフとする検
出・オフ制御素子と、を備えたことを特徴とする。
【００１０】このようなフライバックコンバータの同期
整流回路によれば、損失電圧は小さく、安価に（カレン
トトランスを用いた場合と比較して、例えば１０分の１
程度のコストで）構成することができる。また、トラン
スの二次巻線よりエネルギー放出時間が短い補助インダ
クタンス回路を用い、検出・オフ制御素子により該補助
インダクタンス回路のエネルギー放出の終了を検出し同
期整流素子をオフとするようにしているため、スイッチ
ング損失を小さくすることができる。
整流回路によれば、損失電圧は小さく、安価に（カレン
トトランスを用いた場合と比較して、例えば１０分の１
程度のコストで）構成することができる。また、トラン
スの二次巻線よりエネルギー放出時間が短い補助インダ
クタンス回路を用い、検出・オフ制御素子により該補助
インダクタンス回路のエネルギー放出の終了を検出し同
期整流素子をオフとするようにしているため、スイッチ
ング損失を小さくすることができる。
【００１１】第２に、本発明のフライバックコンバータ
の同期整流回路は、前記第１に記載のフライバックコン
バータの同期整流回路において、前記同期整流素子は電
界効果トランジスタであり、前記検出・オフ制御素子は
前記電界効果トランジスタのゲートに蓄積された電荷を
放電させることにより該電界効果トランジスタをオフと
することを特徴とする。
の同期整流回路は、前記第１に記載のフライバックコン
バータの同期整流回路において、前記同期整流素子は電
界効果トランジスタであり、前記検出・オフ制御素子は
前記電界効果トランジスタのゲートに蓄積された電荷を
放電させることにより該電界効果トランジスタをオフと
することを特徴とする。
【００１２】このようなフライバックコンバータの同期
整流回路によれば、検出・オフ制御素子により補助イン
ダクタンス回路のエネルギー放出の終了を検出し電界効
果トランジスタのゲートに蓄積された電荷を放電させる
ことにより該電界効果トランジスタをオフとするように
しているため、スイッチング損失を小さくすることがで
きる。
整流回路によれば、検出・オフ制御素子により補助イン
ダクタンス回路のエネルギー放出の終了を検出し電界効
果トランジスタのゲートに蓄積された電荷を放電させる
ことにより該電界効果トランジスタをオフとするように
しているため、スイッチング損失を小さくすることがで
きる。
【００１３】第３に、本発明のフライバックコンバータ
の同期整流回路は、前記第１または第２に記載のフライ
バックコンバータの同期整流回路において、更に、前記
トランスの二次巻線から延設された補助巻線と前記補助
インダクタンス回路との間に接続されたアイソレート用
のダイオード素子を備えたことを特徴とする。
の同期整流回路は、前記第１または第２に記載のフライ
バックコンバータの同期整流回路において、更に、前記
トランスの二次巻線から延設された補助巻線と前記補助
インダクタンス回路との間に接続されたアイソレート用
のダイオード素子を備えたことを特徴とする。
【００１４】このようなフライバックコンバータの同期
整流回路によれば、補助インダクタンス回路による同期
整流素子のオンの際に余ったエネルギーがアイソレート
用のダイオード素子を介して補助巻線に回生される。
整流回路によれば、補助インダクタンス回路による同期
整流素子のオンの際に余ったエネルギーがアイソレート
用のダイオード素子を介して補助巻線に回生される。
【００１５】第４に、本発明のフライバックコンバータ
の同期整流回路は、前記第３に記載のフライバックコン
バータの同期整流回路において、更に、前記補助巻線に
接続され前記同期整流素子をオンとするオン制御素子を
備えたことを特徴とする。
の同期整流回路は、前記第３に記載のフライバックコン
バータの同期整流回路において、更に、前記補助巻線に
接続され前記同期整流素子をオンとするオン制御素子を
備えたことを特徴とする。
【００１６】このようなフライバックコンバータの同期
整流回路によれば、補助巻線に接続されたオン制御素子
により同期整流素子がオンされる。
整流回路によれば、補助巻線に接続されたオン制御素子
により同期整流素子がオンされる。
【００１７】第５に、本発明のフライバックコンバータ
の同期整流回路は、前記第１または第２に記載のフライ
バックコンバータの同期整流回路において、更に、前記
トランスの二次巻線に接続され前記同期整流素子をオン
とするオン制御素子を備えたことを特徴とする。
の同期整流回路は、前記第１または第２に記載のフライ
バックコンバータの同期整流回路において、更に、前記
トランスの二次巻線に接続され前記同期整流素子をオン
とするオン制御素子を備えたことを特徴とする。
【００１８】このようなフライバックコンバータの同期
整流回路によれば、二次巻線に接続されたオン制御素子
により同期整流素子がオンされる。
整流回路によれば、二次巻線に接続されたオン制御素子
により同期整流素子がオンされる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００２０】（実施の形態１）図１は、本発明の実施の
形態１に係るフライバックコンバータの同期整流回路を
示す回路図である。トランスＴの一次側において、一端
に電源電圧ＶCCが供給される一次巻線Ｎ1（インダクタ
ンスはＬ1とする）の他端には、スイッチング用のトラ
ンジスタ（Ｎチャンネル型のＭＯＳ電界効果トランジス
タ）Ｑ1のドレインが接続されている。一方、トランス
Ｔの二次側において、一端が接地されている二次巻線Ｎ
2（インダクタンスはＬ2とする）の他端には、並列接続
されたコンデンサＣ3および可変抵抗Ｒ3を介して補助イ
ンダクタンス回路を構成するコイルＬ3の一端が接続さ
れているとともに、オン／オフ動作により同期整流を行
う同期整流素子であるトランジスタ（Ｎチャンネル型の
ＭＯＳ電界効果トランジスタ）Ｑ2のソースが接続され
ている。コイルＬ3は、二次巻線Ｎ2よりエネルギー放出
時間が短いものである。ここで、コイルＬ3のインダク
タンスと二次巻線Ｎ2のインダクタンスとの大小関係に
拘わらず、補助インダクタンス回路としてのエネルギー
放出時間が二次巻線Ｎ2のエネルギー放出時間より短け
ればよい。トランジスタＱ2のドレインは、平滑用の電
解コンデンサＣ1を介して接地されているとともに、出
力電圧ＶOを供給するための出力端子１に接続されてい
る。トランジスタＱ2のソース・ドレイン間には、整流
用の補助ダイオードとしてのショットキーダイオードＤ
3が接続されている。
形態１に係るフライバックコンバータの同期整流回路を
示す回路図である。トランスＴの一次側において、一端
に電源電圧ＶCCが供給される一次巻線Ｎ1（インダクタ
ンスはＬ1とする）の他端には、スイッチング用のトラ
ンジスタ（Ｎチャンネル型のＭＯＳ電界効果トランジス
タ）Ｑ1のドレインが接続されている。一方、トランス
Ｔの二次側において、一端が接地されている二次巻線Ｎ
2（インダクタンスはＬ2とする）の他端には、並列接続
されたコンデンサＣ3および可変抵抗Ｒ3を介して補助イ
ンダクタンス回路を構成するコイルＬ3の一端が接続さ
れているとともに、オン／オフ動作により同期整流を行
う同期整流素子であるトランジスタ（Ｎチャンネル型の
ＭＯＳ電界効果トランジスタ）Ｑ2のソースが接続され
ている。コイルＬ3は、二次巻線Ｎ2よりエネルギー放出
時間が短いものである。ここで、コイルＬ3のインダク
タンスと二次巻線Ｎ2のインダクタンスとの大小関係に
拘わらず、補助インダクタンス回路としてのエネルギー
放出時間が二次巻線Ｎ2のエネルギー放出時間より短け
ればよい。トランジスタＱ2のドレインは、平滑用の電
解コンデンサＣ1を介して接地されているとともに、出
力電圧ＶOを供給するための出力端子１に接続されてい
る。トランジスタＱ2のソース・ドレイン間には、整流
用の補助ダイオードとしてのショットキーダイオードＤ
3が接続されている。
【００２１】また、二次巻線Ｎ2からは、補助巻線ＮSが
延設されている。すなわち、二次巻線Ｎ2の他端には補
助巻線ＮS（巻数は、本実施の形態では二次巻線Ｎ2と等
しいものとする）の一端が接続されており、この補助巻
線ＮSの他端とコイルＬ3の他端との間にはアイソレート
用のダイオード素子であるショットキーダイオードＤ 4
が接続されている。補助巻線ＮSの他端は他の電源供給
のために使用可能となっている。ショットキーダイオー
ドＤ4とコイルＬ3との接続点は、逆流防止用のダイオー
ドＤ5を介してトランジスタＱ2のゲートに接続されてい
る。トランジスタＱ2のゲートは、検出・オフ制御素子
であるトランジスタ（ＰＮＰ型トランジスタ）Ｑ3のエ
ミッタに接続されており、該トランジスタＱ3のコレク
タは、トランジスタＱ2のソースに接続されている。更
に、ショットキーダイオードＤ4とコイルＬ3との接続点
は、微分用のコンデンサＣ2を介してトランジスタＱ3の
ベースに接続されている。トランジスタＱ3のベース・
エミッタ間には、保護用のダイオードＤ6が接続されて
いる。トランジスタＱ3は、コイルＬ3のエネルギー放出
の終了を検出しトランジスタＱ2をオフとするものであ
る。なお、出力端子１は、出力電圧ＶOの変動に応じて
一次側のトランジスタＱ1のスイッチング動作を制御す
るための制御回路（図示せず）を介して該トランジスタ
Ｑ1のゲートに接続されている。
延設されている。すなわち、二次巻線Ｎ2の他端には補
助巻線ＮS（巻数は、本実施の形態では二次巻線Ｎ2と等
しいものとする）の一端が接続されており、この補助巻
線ＮSの他端とコイルＬ3の他端との間にはアイソレート
用のダイオード素子であるショットキーダイオードＤ 4
が接続されている。補助巻線ＮSの他端は他の電源供給
のために使用可能となっている。ショットキーダイオー
ドＤ4とコイルＬ3との接続点は、逆流防止用のダイオー
ドＤ5を介してトランジスタＱ2のゲートに接続されてい
る。トランジスタＱ2のゲートは、検出・オフ制御素子
であるトランジスタ（ＰＮＰ型トランジスタ）Ｑ3のエ
ミッタに接続されており、該トランジスタＱ3のコレク
タは、トランジスタＱ2のソースに接続されている。更
に、ショットキーダイオードＤ4とコイルＬ3との接続点
は、微分用のコンデンサＣ2を介してトランジスタＱ3の
ベースに接続されている。トランジスタＱ3のベース・
エミッタ間には、保護用のダイオードＤ6が接続されて
いる。トランジスタＱ3は、コイルＬ3のエネルギー放出
の終了を検出しトランジスタＱ2をオフとするものであ
る。なお、出力端子１は、出力電圧ＶOの変動に応じて
一次側のトランジスタＱ1のスイッチング動作を制御す
るための制御回路（図示せず）を介して該トランジスタ
Ｑ1のゲートに接続されている。
【００２２】次に、このように構成された本実施の形態
に係る同期整流回路の動作について説明する。まず、ト
ランジスタＱ2のオフ状態からオン状態へのスイッチン
グについて説明する。スイッチング用のトランジスタＱ
1のドレイン電圧Ｖd1が図２（ａ）に示すように時刻ｔA
において立ち上がると、同期整流用のトランジスタＱ2
のソース電圧ＶSが図２（ｂ）に示すように立ち上が
り、並列に接続されたコンデンサＣ3および可変抵抗Ｒ3
とコイルＬ3との直列回路に発生する電圧ＶL3が図２
（ｃ）に示すように立ち上がる。電圧ＶL3が立ち上がる
と、コイルＬ3のエネルギー放出による電荷の一部がダ
イオードＤ5を介してトランジスタＱ2のゲートに供給さ
れ、これによりトランジスタＱ2のゲート・ソース間電
圧ＶGSが図２（ｄ）に示すように速やかに立ち上がり、
トランジスタＱ2がオンされるようになっている。トラ
ンジスタＱ2およびショットキーダイオードＤ3に流入す
る電流ＩSも図２（ｅ）に示すように時刻ｔAにおいて立
ち上がるが、その後徐々に減少していく。コイルＬ3を
流れる電流Ｉ3は図２（ｆ）に示すように時刻ｔAから以
降（コイルＬ3のエネルギー放出時間Ｔ3）は徐々に減少
していく。
に係る同期整流回路の動作について説明する。まず、ト
ランジスタＱ2のオフ状態からオン状態へのスイッチン
グについて説明する。スイッチング用のトランジスタＱ
1のドレイン電圧Ｖd1が図２（ａ）に示すように時刻ｔA
において立ち上がると、同期整流用のトランジスタＱ2
のソース電圧ＶSが図２（ｂ）に示すように立ち上が
り、並列に接続されたコンデンサＣ3および可変抵抗Ｒ3
とコイルＬ3との直列回路に発生する電圧ＶL3が図２
（ｃ）に示すように立ち上がる。電圧ＶL3が立ち上がる
と、コイルＬ3のエネルギー放出による電荷の一部がダ
イオードＤ5を介してトランジスタＱ2のゲートに供給さ
れ、これによりトランジスタＱ2のゲート・ソース間電
圧ＶGSが図２（ｄ）に示すように速やかに立ち上がり、
トランジスタＱ2がオンされるようになっている。トラ
ンジスタＱ2およびショットキーダイオードＤ3に流入す
る電流ＩSも図２（ｅ）に示すように時刻ｔAにおいて立
ち上がるが、その後徐々に減少していく。コイルＬ3を
流れる電流Ｉ3は図２（ｆ）に示すように時刻ｔAから以
降（コイルＬ3のエネルギー放出時間Ｔ3）は徐々に減少
していく。
【００２３】続いて、トランジスタＱ2のオン状態から
オフ状態へのスイッチングについて説明する。並列に接
続されたコンデンサＣ3および可変抵抗Ｒ3とコイルＬ3
との直列回路に発生する電圧ＶL3がコイルＬ3のエネル
ギー放出の終了とともに図２（ｃ）に示すように時刻ｔ
Bにおいて立ち下がると、トランジスタＱ3がオンとな
り、トランジスタＱ2のゲートに蓄積された電荷がトラ
ンジスタＱ3のエミッタ・コレクタ間を介して放電さ
れ、これによりトランジスタＱ2のゲート・ソース間電
圧ＶGSが図２（ｄ）に示すように速やかに立ち下がり、
トランジスタＱ2がオフされるようになっている。すな
わち、トランジスタＱ3により、コイルＬ3のエネルギー
放出の終了が検出されトランジスタＱ2がオフされるよ
うになっている。コイルＬ3を流れる電流Ｉ3は図２
（ｆ）に示すように時刻ｔBにおいてゼロとなるが、シ
ョットキーダイオードＤ3に流入する電流ＩSは図２
（ｅ）に示すように時刻ｔBより遅い時刻ｔCにおいてゼ
ロとなる。これは、コイルＬ3のエネルギー放出時間Ｔ3
がトランスＴの二次巻線Ｎ2のエネルギー放出時間Ｔ2よ
り短いからである。
オフ状態へのスイッチングについて説明する。並列に接
続されたコンデンサＣ3および可変抵抗Ｒ3とコイルＬ3
との直列回路に発生する電圧ＶL3がコイルＬ3のエネル
ギー放出の終了とともに図２（ｃ）に示すように時刻ｔ
Bにおいて立ち下がると、トランジスタＱ3がオンとな
り、トランジスタＱ2のゲートに蓄積された電荷がトラ
ンジスタＱ3のエミッタ・コレクタ間を介して放電さ
れ、これによりトランジスタＱ2のゲート・ソース間電
圧ＶGSが図２（ｄ）に示すように速やかに立ち下がり、
トランジスタＱ2がオフされるようになっている。すな
わち、トランジスタＱ3により、コイルＬ3のエネルギー
放出の終了が検出されトランジスタＱ2がオフされるよ
うになっている。コイルＬ3を流れる電流Ｉ3は図２
（ｆ）に示すように時刻ｔBにおいてゼロとなるが、シ
ョットキーダイオードＤ3に流入する電流ＩSは図２
（ｅ）に示すように時刻ｔBより遅い時刻ｔCにおいてゼ
ロとなる。これは、コイルＬ3のエネルギー放出時間Ｔ3
がトランスＴの二次巻線Ｎ2のエネルギー放出時間Ｔ2よ
り短いからである。
【００２４】次に、常にエネルギー放出時間Ｔ3がエネ
ルギー放出時間Ｔ2より短いという関係（Ｔ3＜Ｔ2）を
満足させることができるとする理由について数式を用い
て説明する。まず、スイッチング用のトランジスタＱ1
がオン状態からオフとなった瞬間にトランスＴの一次巻
線Ｎ1（インダクタンスＬ1）に蓄えられるエネルギーＰ
1は、次式（１）で示される。 Ｐ1＝（１／２）（ＶCC 2／Ｌ1）Ｔ1 2・・・（１） 但し、Ｔ1はトランジスタＱ1のオン時間とする。エネル
ギーＰ1をトランスＴの二次側から見ると、エネルギー
Ｐ1は、二次巻線Ｎ2（インダクタンスＬ2）に蓄えられ
るエネルギーＰ2に等しく、Ｌ2＝（Ｎ2／Ｎ1）2Ｌ1であ
るから、次式（２）で示される。 Ｐ1＝Ｐ2＝（１／２）（１／Ｌ2）｛（Ｎ2／Ｎ1）ＶCC｝2Ｔ1 2・・・（２） 同様に、コイルＬ3（インダクタンスＬ3）に蓄えられる
エネルギーＰ3は、次式（３）で示される。 Ｐ3＝（１／２）（１／Ｌ3）｛（ＮS／Ｎ1）ＶCC−ΔＶ｝2Ｔ1 2・・・（３ ） 但し、ΔＶはショットキーダイオードＤ4の順方向電圧
ＶFと可変抵抗Ｒ3の端子間電圧およびコイルＬ3の巻線
抵抗による降下の総和とする。このエネルギーＰ3の一
部がダイオードＤ5を介して同期整流用のトランジスタ
Ｑ2のゲートに電荷を供給し、該トランジスタＱ2をオン
とする。余ったエネルギーはショットキーダイオードＤ
4を介して補助巻線ＮSに回生される。従って、トランジ
スタＱ2をオンとするためのエネルギーは最小限であ
る。
ルギー放出時間Ｔ2より短いという関係（Ｔ3＜Ｔ2）を
満足させることができるとする理由について数式を用い
て説明する。まず、スイッチング用のトランジスタＱ1
がオン状態からオフとなった瞬間にトランスＴの一次巻
線Ｎ1（インダクタンスＬ1）に蓄えられるエネルギーＰ
1は、次式（１）で示される。 Ｐ1＝（１／２）（ＶCC 2／Ｌ1）Ｔ1 2・・・（１） 但し、Ｔ1はトランジスタＱ1のオン時間とする。エネル
ギーＰ1をトランスＴの二次側から見ると、エネルギー
Ｐ1は、二次巻線Ｎ2（インダクタンスＬ2）に蓄えられ
るエネルギーＰ2に等しく、Ｌ2＝（Ｎ2／Ｎ1）2Ｌ1であ
るから、次式（２）で示される。 Ｐ1＝Ｐ2＝（１／２）（１／Ｌ2）｛（Ｎ2／Ｎ1）ＶCC｝2Ｔ1 2・・・（２） 同様に、コイルＬ3（インダクタンスＬ3）に蓄えられる
エネルギーＰ3は、次式（３）で示される。 Ｐ3＝（１／２）（１／Ｌ3）｛（ＮS／Ｎ1）ＶCC−ΔＶ｝2Ｔ1 2・・・（３ ） 但し、ΔＶはショットキーダイオードＤ4の順方向電圧
ＶFと可変抵抗Ｒ3の端子間電圧およびコイルＬ3の巻線
抵抗による降下の総和とする。このエネルギーＰ3の一
部がダイオードＤ5を介して同期整流用のトランジスタ
Ｑ2のゲートに電荷を供給し、該トランジスタＱ2をオン
とする。余ったエネルギーはショットキーダイオードＤ
4を介して補助巻線ＮSに回生される。従って、トランジ
スタＱ2をオンとするためのエネルギーは最小限であ
る。
【００２５】次に、二次巻線Ｎ2のエネルギー放出時間
Ｔ2およびコイルＬ3のエネルギー放出時間Ｔ3を求め
る。トランジスタＱ2のオン抵抗は十分小さく無視すれ
ば二次巻線Ｎ2の端子間電圧は出力電圧ＶOに等しく、エ
ネルギーＰ2は、二次巻線Ｎ2の放出エネルギーと等しい
から、次式（４）で示される。 Ｐ2＝（１／２）（１／Ｌ2）｛（Ｎ2／Ｎ1）ＶCC｝2Ｔ1 2＝（１／２）（１ ／Ｌ2）ＶO 2Ｔ2 2・・・（４） この式（４）より、二次巻線Ｎ2のエネルギー放出時間
Ｔ2は、次式（５）で示される。 Ｔ2＝（Ｎ2／Ｎ1）（ＶCC／ＶO）Ｔ1・・・（５） 同様に、補助巻線ＮSの端子間電圧は（ＮS／Ｎ2）ＶOで
あるから、エネルギーＰ 3は、次式（６）で示される。 Ｐ3＝（１／２）（１／Ｌ3）｛（ＮS／Ｎ1）ＶCC−ΔＶ｝2Ｔ1 2＝（１／２ ）（１／Ｌ3）｛（ＮS／Ｎ2）ＶO＋ΔＶ｝2Ｔ3 2・・・（６） ここで、（ＮS／Ｎ1）ＶCC−ΔＶはトランジスタＱ1の
オン時間Ｔ1内にコイルＬ 3に印加される実効電圧であ
り、（ＮS／Ｎ2）ＶO＋ΔＶはコイルＬ3のエネルギー放
出時間Ｔ3内にコイルＬ3に発生する実行電圧である。よ
って、コイルＬ3のエネルギー放出時間Ｔ3は、次式
（７）で示される。 Ｔ3＝〔｛（ＮS／Ｎ1）ＶCC−ΔＶ｝／｛（ＮS／Ｎ2）ＶO＋ΔＶ｝〕Ｔ1＝ 〔｛（Ｎ2／Ｎ1）ＶCC−（Ｎ2／ＮS）ΔＶ｝／｛ＶO＋（Ｎ2／ＮS）ΔＶ｝〕Ｔ1 ・・・（７） 上記式（５）を用いてＴ1を消去すると、コイルＬ3のエ
ネルギー放出時間Ｔ3は、次式（８）で示される。 Ｔ3＝〔｛ＶO−（Ｎ1／ＮS）ΔＶ（ＶO／ＶCC）｝／｛ＶO＋（Ｎ2／ＮS）Δ Ｖ｝〕Ｔ2＝〔｛１−（Ｎ1／ＮS）（ΔＶ／ＶCC）｝／｛１＋（Ｎ2／ＮS）（Δ Ｖ／ＶO）｝〕Ｔ2・・・（８） 従って、ΔＶがある値を採るようにすれば、常にエネル
ギー放出時間Ｔ3がエネルギー放出時間Ｔ2より短いとい
う関係（Ｔ3＜Ｔ2）を満足させることができる。但し、
ΔＶ＝０の場合にはＴ3＝Ｔ2となる。
Ｔ2およびコイルＬ3のエネルギー放出時間Ｔ3を求め
る。トランジスタＱ2のオン抵抗は十分小さく無視すれ
ば二次巻線Ｎ2の端子間電圧は出力電圧ＶOに等しく、エ
ネルギーＰ2は、二次巻線Ｎ2の放出エネルギーと等しい
から、次式（４）で示される。 Ｐ2＝（１／２）（１／Ｌ2）｛（Ｎ2／Ｎ1）ＶCC｝2Ｔ1 2＝（１／２）（１ ／Ｌ2）ＶO 2Ｔ2 2・・・（４） この式（４）より、二次巻線Ｎ2のエネルギー放出時間
Ｔ2は、次式（５）で示される。 Ｔ2＝（Ｎ2／Ｎ1）（ＶCC／ＶO）Ｔ1・・・（５） 同様に、補助巻線ＮSの端子間電圧は（ＮS／Ｎ2）ＶOで
あるから、エネルギーＰ 3は、次式（６）で示される。 Ｐ3＝（１／２）（１／Ｌ3）｛（ＮS／Ｎ1）ＶCC−ΔＶ｝2Ｔ1 2＝（１／２ ）（１／Ｌ3）｛（ＮS／Ｎ2）ＶO＋ΔＶ｝2Ｔ3 2・・・（６） ここで、（ＮS／Ｎ1）ＶCC−ΔＶはトランジスタＱ1の
オン時間Ｔ1内にコイルＬ 3に印加される実効電圧であ
り、（ＮS／Ｎ2）ＶO＋ΔＶはコイルＬ3のエネルギー放
出時間Ｔ3内にコイルＬ3に発生する実行電圧である。よ
って、コイルＬ3のエネルギー放出時間Ｔ3は、次式
（７）で示される。 Ｔ3＝〔｛（ＮS／Ｎ1）ＶCC−ΔＶ｝／｛（ＮS／Ｎ2）ＶO＋ΔＶ｝〕Ｔ1＝ 〔｛（Ｎ2／Ｎ1）ＶCC−（Ｎ2／ＮS）ΔＶ｝／｛ＶO＋（Ｎ2／ＮS）ΔＶ｝〕Ｔ1 ・・・（７） 上記式（５）を用いてＴ1を消去すると、コイルＬ3のエ
ネルギー放出時間Ｔ3は、次式（８）で示される。 Ｔ3＝〔｛ＶO−（Ｎ1／ＮS）ΔＶ（ＶO／ＶCC）｝／｛ＶO＋（Ｎ2／ＮS）Δ Ｖ｝〕Ｔ2＝〔｛１−（Ｎ1／ＮS）（ΔＶ／ＶCC）｝／｛１＋（Ｎ2／ＮS）（Δ Ｖ／ＶO）｝〕Ｔ2・・・（８） 従って、ΔＶがある値を採るようにすれば、常にエネル
ギー放出時間Ｔ3がエネルギー放出時間Ｔ2より短いとい
う関係（Ｔ3＜Ｔ2）を満足させることができる。但し、
ΔＶ＝０の場合にはＴ3＝Ｔ2となる。
【００２６】ここで、例えば出力端子１に接続される負
荷が重くなると、トランジスタＱ1のオン時間Ｔ1が長く
なり、コイルＬ3を流れる電流Ｉ3が増加してショットキ
ーダイオードＤ4の順方向電圧ＶFと可変抵抗Ｒ3の端子
間電圧およびコイルＬ3の巻線抵抗による降下の総和Δ
Ｖも増加し、エネルギー放出時間Ｔ3とＴ2の比率も変動
するが、可変抵抗Ｒ3を調節してその端子間電圧を調節
すれば、該比率を略一定にすることができ、広範囲の負
荷に対応して同期整流を行うことができる。なお、電流
Ｉ3は例えば０．１〜０．２Ａ程度であればよいため、
コイルＬ3には小型のものを用いることができる。
荷が重くなると、トランジスタＱ1のオン時間Ｔ1が長く
なり、コイルＬ3を流れる電流Ｉ3が増加してショットキ
ーダイオードＤ4の順方向電圧ＶFと可変抵抗Ｒ3の端子
間電圧およびコイルＬ3の巻線抵抗による降下の総和Δ
Ｖも増加し、エネルギー放出時間Ｔ3とＴ2の比率も変動
するが、可変抵抗Ｒ3を調節してその端子間電圧を調節
すれば、該比率を略一定にすることができ、広範囲の負
荷に対応して同期整流を行うことができる。なお、電流
Ｉ3は例えば０．１〜０．２Ａ程度であればよいため、
コイルＬ3には小型のものを用いることができる。
【００２７】ここで、可変抵抗Ｒ3の端子間電圧を負荷
条件に応じて自動的に調節するためには、例えば図３に
示すような回路構成を用いればよい。この回路構成は負
荷が軽くなるとスイッチング周波数が上昇することを利
用するものであり、可変抵抗Ｒ3（図１）の替わりに抵
抗Ｒ3が用いられており、コンデンサＣ3（図１）の替わ
りに平滑用の電解コンデンサＣ3が用いられている。ト
ランジスタ（ＰＮＰ型トランジスタ）Ｑ4のコレクタは
コイルＬ3と抵抗Ｒ3との接続点に接続されており、該ト
ランジスタＱ4のエミッタは補助巻線ＮSの一端に接続さ
れている。トランジスタＱ4のベースは、コンデンサＣ4
およびダイオードＤ7と抵抗Ｒ5との直列回路をそれぞれ
介して補助巻線ＮSの一端に接続されているとともに、
抵抗Ｒ4を介して補助巻線ＮSの他端に接続されている。
条件に応じて自動的に調節するためには、例えば図３に
示すような回路構成を用いればよい。この回路構成は負
荷が軽くなるとスイッチング周波数が上昇することを利
用するものであり、可変抵抗Ｒ3（図１）の替わりに抵
抗Ｒ3が用いられており、コンデンサＣ3（図１）の替わ
りに平滑用の電解コンデンサＣ3が用いられている。ト
ランジスタ（ＰＮＰ型トランジスタ）Ｑ4のコレクタは
コイルＬ3と抵抗Ｒ3との接続点に接続されており、該ト
ランジスタＱ4のエミッタは補助巻線ＮSの一端に接続さ
れている。トランジスタＱ4のベースは、コンデンサＣ4
およびダイオードＤ7と抵抗Ｒ5との直列回路をそれぞれ
介して補助巻線ＮSの一端に接続されているとともに、
抵抗Ｒ4を介して補助巻線ＮSの他端に接続されている。
【００２８】このような回路構成において、抵抗Ｒ4お
よびコンデンサＣ4により生成された三角波がトランジ
スタＱ4のベースに供給されると、該トランジスタＱ4は
ＰＷＭチョッパー動作を行う。負荷が重くなるとトラン
ジスタＱ4のオン時間が長くなり、軽くなると該オン時
間が短くなるため、抵抗Ｒ3の端子間電圧（コンデンサ
Ｃ3の端子間電圧）を自動的に所望の値に調節すること
ができ、エネルギー放出時間Ｔ3とＴ2の比率を常に略一
定にすることができる。なお、ダイオードＤ7によりト
ランジスタＱ4の温度補償が行われる。
よびコンデンサＣ4により生成された三角波がトランジ
スタＱ4のベースに供給されると、該トランジスタＱ4は
ＰＷＭチョッパー動作を行う。負荷が重くなるとトラン
ジスタＱ4のオン時間が長くなり、軽くなると該オン時
間が短くなるため、抵抗Ｒ3の端子間電圧（コンデンサ
Ｃ3の端子間電圧）を自動的に所望の値に調節すること
ができ、エネルギー放出時間Ｔ3とＴ2の比率を常に略一
定にすることができる。なお、ダイオードＤ7によりト
ランジスタＱ4の温度補償が行われる。
【００２９】本実施の形態に係る同期整流回路によれ
ば、従来用いられていたカレントトランスによる欠点を
解消することができる。すなわち、カレントトランスを
用いていないため、損失電圧は小さく、安価に（カレン
トトランスを用いた場合と比較して、例えば１０分の１
程度のコストで）構成することができる。また、トラン
スＴの二次巻線Ｎ2よりエネルギー放出時間が短いコイ
ルＬ3を用い、トランジスタＱ3により該コイルＬ3のエ
ネルギー放出の終了を検出しトランジスタＱ2をオフと
する（トランジスタＱ2のゲート・ソース間電圧ＶGSを
速やかに立ち下げる）ようにしているため、スイッチン
グ損失を小さくすることができる。これにより、カレン
トトランスを用いた場合と比較して、例えば３０〜５０
Ｗ程度のコンバータでは効率が数％改善される。更に、
コイルＬ3に接続された抵抗Ｒ3の端子間電圧を調節する
ようにしているため、コイルＬ3のエネルギー放出時間
Ｔ3と二次巻線Ｎ2のエネルギー放出時間Ｔ2の比率を略
一定にすることができ、広範囲の負荷に対応して同期整
流を行うことができる。
ば、従来用いられていたカレントトランスによる欠点を
解消することができる。すなわち、カレントトランスを
用いていないため、損失電圧は小さく、安価に（カレン
トトランスを用いた場合と比較して、例えば１０分の１
程度のコストで）構成することができる。また、トラン
スＴの二次巻線Ｎ2よりエネルギー放出時間が短いコイ
ルＬ3を用い、トランジスタＱ3により該コイルＬ3のエ
ネルギー放出の終了を検出しトランジスタＱ2をオフと
する（トランジスタＱ2のゲート・ソース間電圧ＶGSを
速やかに立ち下げる）ようにしているため、スイッチン
グ損失を小さくすることができる。これにより、カレン
トトランスを用いた場合と比較して、例えば３０〜５０
Ｗ程度のコンバータでは効率が数％改善される。更に、
コイルＬ3に接続された抵抗Ｒ3の端子間電圧を調節する
ようにしているため、コイルＬ3のエネルギー放出時間
Ｔ3と二次巻線Ｎ2のエネルギー放出時間Ｔ2の比率を略
一定にすることができ、広範囲の負荷に対応して同期整
流を行うことができる。
【００３０】（実施の形態２）図４は、本発明の実施の
形態２に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路に
おいては、可変抵抗Ｒ 3（図１）の替わりに抵抗Ｒ3が用
いられており、コンデンサＣ3（図１）は省略されてい
る。同期整流用のトランジスタＱ2をオンとするオン制
御素子であるトランジスタＱ5（ＰＮＰ型トランジス
タ）のエミッタは補助巻線ＮSの他端に接続されてお
り、該トランジスタＱ5のコレクタはトランジスタＱ2の
ゲートに接続されている。トランジスタＱ5のベース
は、微分用のコンデンサＣ5と抵抗Ｒ6との直列回路を介
して補助巻線ＮSの一端に接続されているとともに、ダ
イオードＤ8を介して補助巻線ＮSの他端に接続されてい
る。なお、他の部分の構成については前述した実施の形
態１に係る同期整流回路と同様であり、説明を省略す
る。
形態２に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路に
おいては、可変抵抗Ｒ 3（図１）の替わりに抵抗Ｒ3が用
いられており、コンデンサＣ3（図１）は省略されてい
る。同期整流用のトランジスタＱ2をオンとするオン制
御素子であるトランジスタＱ5（ＰＮＰ型トランジス
タ）のエミッタは補助巻線ＮSの他端に接続されてお
り、該トランジスタＱ5のコレクタはトランジスタＱ2の
ゲートに接続されている。トランジスタＱ5のベース
は、微分用のコンデンサＣ5と抵抗Ｒ6との直列回路を介
して補助巻線ＮSの一端に接続されているとともに、ダ
イオードＤ8を介して補助巻線ＮSの他端に接続されてい
る。なお、他の部分の構成については前述した実施の形
態１に係る同期整流回路と同様であり、説明を省略す
る。
【００３１】このように構成された本実施の形態に係る
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。なお、トランジスタ
Ｑ5およびＱ3のオン時間は僅かであるため、これらのト
ランジスタが同時にオンすることはない。この同期整流
回路によれば、前述した実施の形態１に係る同期整流回
路と同様な効果が得られる。
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。なお、トランジスタ
Ｑ5およびＱ3のオン時間は僅かであるため、これらのト
ランジスタが同時にオンすることはない。この同期整流
回路によれば、前述した実施の形態１に係る同期整流回
路と同様な効果が得られる。
【００３２】（実施の形態３）図５は、本発明の実施の
形態３に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路
は、トランスＴの二次側の巻線を二次巻線Ｎ2のみ（単
一巻線）で構成したものである。トランスＴの二次側に
おいて、二次巻線Ｎ2の一端には、ショットキーダイオ
ードＤ4のアノードが接続されているとともに、同期整
流用のトランジスタ（Ｎチャンネル型のＭＯＳ電界効果
トランジスタ）Ｑ2のドレインが接続されている。トラ
ンジスタＱ2のソースは、接地されているとともに、平
滑用の電解コンデンサＣ1を介して出力電圧ＶOを供給す
るための出力端子１に接続されている。トランジスタＱ
2のソース・ドレイン間には、整流用の補助ダイオード
としてのショットキーダイオードＤ3が接続されてい
る。
形態３に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路
は、トランスＴの二次側の巻線を二次巻線Ｎ2のみ（単
一巻線）で構成したものである。トランスＴの二次側に
おいて、二次巻線Ｎ2の一端には、ショットキーダイオ
ードＤ4のアノードが接続されているとともに、同期整
流用のトランジスタ（Ｎチャンネル型のＭＯＳ電界効果
トランジスタ）Ｑ2のドレインが接続されている。トラ
ンジスタＱ2のソースは、接地されているとともに、平
滑用の電解コンデンサＣ1を介して出力電圧ＶOを供給す
るための出力端子１に接続されている。トランジスタＱ
2のソース・ドレイン間には、整流用の補助ダイオード
としてのショットキーダイオードＤ3が接続されてい
る。
【００３３】一方、二次巻線Ｎ2の他端は、コイルＬ3を
介してショットキーダイオードＤ4のカソードに接続さ
れているとともに、出力端子１に接続されている。同期
整流用のトランジスタＱ2をオンとするオン制御素子で
あるトランジスタＱ5（ＰＮＰ型トランジスタ）のエミ
ッタは二次巻線Ｎ2の他端に接続されており、該トラン
ジスタＱ5のコレクタはトランジスタＱ2のゲートに接続
されている。トランジスタＱ5のベースは、微分用のコ
ンデンサＣ5と抵抗Ｒ6との直列回路を介して二次巻線Ｎ
2の一端に接続されているとともに、ダイオードＤ8を介
して二次巻線Ｎ2の他端に接続されている。トランジス
タＱ2のゲートはトランジスタ（ＮＰＮ型トランジス
タ）Ｑ3のコレクタに接続されており、該トランジスタ
Ｑ3のエミッタは接地されている。コイルＬ3とショット
キーダイオードＤ4との接続点ａは、電流制限用の抵抗
Ｒ7および微分用のコンデンサＣ2を介してトランジスタ
Ｑ3のベースに接続されている。トランジスタＱ3のベー
ス・エミッタ間には、保護用のダイオードＤ6が接続さ
れている。なお、他の部分の構成については前述した実
施の形態１に係る同期整流回路と同様であり、説明を省
略する。
介してショットキーダイオードＤ4のカソードに接続さ
れているとともに、出力端子１に接続されている。同期
整流用のトランジスタＱ2をオンとするオン制御素子で
あるトランジスタＱ5（ＰＮＰ型トランジスタ）のエミ
ッタは二次巻線Ｎ2の他端に接続されており、該トラン
ジスタＱ5のコレクタはトランジスタＱ2のゲートに接続
されている。トランジスタＱ5のベースは、微分用のコ
ンデンサＣ5と抵抗Ｒ6との直列回路を介して二次巻線Ｎ
2の一端に接続されているとともに、ダイオードＤ8を介
して二次巻線Ｎ2の他端に接続されている。トランジス
タＱ2のゲートはトランジスタ（ＮＰＮ型トランジス
タ）Ｑ3のコレクタに接続されており、該トランジスタ
Ｑ3のエミッタは接地されている。コイルＬ3とショット
キーダイオードＤ4との接続点ａは、電流制限用の抵抗
Ｒ7および微分用のコンデンサＣ2を介してトランジスタ
Ｑ3のベースに接続されている。トランジスタＱ3のベー
ス・エミッタ間には、保護用のダイオードＤ6が接続さ
れている。なお、他の部分の構成については前述した実
施の形態１に係る同期整流回路と同様であり、説明を省
略する。
【００３４】このように構成された本実施の形態に係る
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。すなわち、トランジ
スタＱ3により、コイルＬ3のエネルギー放出の終了（コ
イルＬ3とショットキーダイオードＤ4との接続点ａの電
位上昇）が検出されトランジスタＱ2がオフされるよう
になっている。なお、トランジスタＱ5およびＱ3のオン
時間は僅かであるため、これらのトランジスタが同時に
オンすることはない。この同期整流回路によれば、前述
した実施の形態１に係る同期整流回路と同様な効果が得
られる。
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。すなわち、トランジ
スタＱ3により、コイルＬ3のエネルギー放出の終了（コ
イルＬ3とショットキーダイオードＤ4との接続点ａの電
位上昇）が検出されトランジスタＱ2がオフされるよう
になっている。なお、トランジスタＱ5およびＱ3のオン
時間は僅かであるため、これらのトランジスタが同時に
オンすることはない。この同期整流回路によれば、前述
した実施の形態１に係る同期整流回路と同様な効果が得
られる。
【００３５】なお、前述した実施の形態１〜実施の形態
３に係る同期整流回路において、ショットキーダイオー
ドＤ4の替わりに順方向電圧の小さい一般のダイオード
を用いるようにしてもよい。
３に係る同期整流回路において、ショットキーダイオー
ドＤ4の替わりに順方向電圧の小さい一般のダイオード
を用いるようにしてもよい。
【００３６】（実施の形態４）図６は、本発明の実施の
形態４に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路
は、トランスＴの二次側の巻線を二次巻線Ｎ2のみ（単
一巻線）で構成し、２つの出力電圧ＶO1およびＶO 2を取
り出せるようにしたものである。すなわち、このコンバ
ータは、出力電圧ＶO2に対してはフォワードコンバータ
として動作し、出力電圧ＶO1に対してはフライバックコ
ンバータとして動作するものである。トランスＴの二次
側において、二次巻線Ｎ2の一端は、ショットキーダイ
オードＤ9およびコイルＬ5を介して出力電圧ＶO2を供給
するための出力端子２に接続されている。一方、二次巻
線Ｎ 2の他端は、ショットキーダイオードＤ10を介して
ショットキーダイオードＤ9とコイルＬ5との接続点に接
続されているとともに、電解コンデンサＣ7を介して出
力端子２に接続されている。トランジスタＱ5（ＰＮＰ
型トランジスタ）のエミッタはコイルＬ5と出力端子２
との接続点に接続されており、該トランジスタＱ5のコ
レクタはトランジスタＱ2のゲートに接続されている。
トランジスタＱ5のベースは、抵抗Ｒ6と微分用のコンデ
ンサＣ5との直列回路を介して二次巻線Ｎ2の一端に接続
されている。トランジスタＱ5のベース・エミッタ間に
は、抵抗Ｒ8および電荷量制限用のコンデンサＣ6がそれ
ぞれ接続されている。なお、他の部分の構成については
前述した実施の形態３に係る同期整流回路と同様であ
り、説明を省略する。
形態４に係るフライバックコンバータの同期整流回路を
示す回路図である。本実施の形態に係る同期整流回路
は、トランスＴの二次側の巻線を二次巻線Ｎ2のみ（単
一巻線）で構成し、２つの出力電圧ＶO1およびＶO 2を取
り出せるようにしたものである。すなわち、このコンバ
ータは、出力電圧ＶO2に対してはフォワードコンバータ
として動作し、出力電圧ＶO1に対してはフライバックコ
ンバータとして動作するものである。トランスＴの二次
側において、二次巻線Ｎ2の一端は、ショットキーダイ
オードＤ9およびコイルＬ5を介して出力電圧ＶO2を供給
するための出力端子２に接続されている。一方、二次巻
線Ｎ 2の他端は、ショットキーダイオードＤ10を介して
ショットキーダイオードＤ9とコイルＬ5との接続点に接
続されているとともに、電解コンデンサＣ7を介して出
力端子２に接続されている。トランジスタＱ5（ＰＮＰ
型トランジスタ）のエミッタはコイルＬ5と出力端子２
との接続点に接続されており、該トランジスタＱ5のコ
レクタはトランジスタＱ2のゲートに接続されている。
トランジスタＱ5のベースは、抵抗Ｒ6と微分用のコンデ
ンサＣ5との直列回路を介して二次巻線Ｎ2の一端に接続
されている。トランジスタＱ5のベース・エミッタ間に
は、抵抗Ｒ8および電荷量制限用のコンデンサＣ6がそれ
ぞれ接続されている。なお、他の部分の構成については
前述した実施の形態３に係る同期整流回路と同様であ
り、説明を省略する。
【００３７】このように構成された本実施の形態に係る
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。なお、トランジスタ
Ｑ5およびＱ3のオン時間は僅かであるため、これらのト
ランジスタが同時にオンすることはない。この同期整流
回路によれば、前述した実施の形態１に係る同期整流回
路と同様な効果が得られる。
同期整流回路においては、トランジスタＱ2のオンは、
トランジスタＱ5によって電荷が該トランジスタＱ2のゲ
ートに供給されることにより行われる。また、トランジ
スタＱ2のオフは、コイルＬ3とトランジスタＱ3との協
働により該トランジスタＱ2のゲートに蓄積された電荷
が放電されることにより行われる。なお、トランジスタ
Ｑ5およびＱ3のオン時間は僅かであるため、これらのト
ランジスタが同時にオンすることはない。この同期整流
回路によれば、前述した実施の形態１に係る同期整流回
路と同様な効果が得られる。
【００３８】また、この同期整流回路によれば、トラン
スＴの利用効率が上がり、出力電圧ＶO2を補助巻線から
取り出す場合と比較して該トランスＴを小型化すること
ができる。更に、前述した実施の形態３では、出力電圧
ＶOが低い値（例えば３．３Ｖや２．５Ｖ等）であると
き、トランジスタＱ2のゲート電圧が不足しそのオン抵
抗が十分低くならなくなってしまうことがある。本実施
の形態に係る同期整流回路では、トランジスタＱ1がオ
ン状態にあるときショットキーダイオードＤ9を導通さ
せて高い駆動用電圧（出力電圧ＶO2）を兼用するように
しており、このような問題を解決することができる。勿
論、出力電圧ＶO2を駆動用電圧としてのみ使用する場合
には、電流は小さいためコイルＬ5およびショットキー
ダイオードＤ10は不要（コイルＬ5は抵抗に置き換え
る）であり、電解コンデンサＣ7は小容量のものでよ
い。また、出力電圧ＶO2の大きさは最大でＶO1＋（Ｎ2
／Ｎ1）ＶCCまで可能である。なお、実験によれば条件
によっては９０％以上の高効率が得られたことを付記し
ておく。
スＴの利用効率が上がり、出力電圧ＶO2を補助巻線から
取り出す場合と比較して該トランスＴを小型化すること
ができる。更に、前述した実施の形態３では、出力電圧
ＶOが低い値（例えば３．３Ｖや２．５Ｖ等）であると
き、トランジスタＱ2のゲート電圧が不足しそのオン抵
抗が十分低くならなくなってしまうことがある。本実施
の形態に係る同期整流回路では、トランジスタＱ1がオ
ン状態にあるときショットキーダイオードＤ9を導通さ
せて高い駆動用電圧（出力電圧ＶO2）を兼用するように
しており、このような問題を解決することができる。勿
論、出力電圧ＶO2を駆動用電圧としてのみ使用する場合
には、電流は小さいためコイルＬ5およびショットキー
ダイオードＤ10は不要（コイルＬ5は抵抗に置き換え
る）であり、電解コンデンサＣ7は小容量のものでよ
い。また、出力電圧ＶO2の大きさは最大でＶO1＋（Ｎ2
／Ｎ1）ＶCCまで可能である。なお、実験によれば条件
によっては９０％以上の高効率が得られたことを付記し
ておく。
【００３９】
【発明の効果】上述した説明から明らかなように、本発
明によれば、カレントトランス方式の欠点を解消するこ
とができるような、すなわち高効率で安価であり広範囲
の負荷に対応することができるようなフライバックコン
バータの同期整流回路を提供することができる。
明によれば、カレントトランス方式の欠点を解消するこ
とができるような、すなわち高効率で安価であり広範囲
の負荷に対応することができるようなフライバックコン
バータの同期整流回路を提供することができる。
【図１】本発明の実施の形態１に係るフライバックコン
バータの同期整流回路を示す回路図である。
バータの同期整流回路を示す回路図である。
【図２】本発明の実施の形態１に係るフライバックコン
バータの同期整流回路の動作を説明するための波形図で
ある。
バータの同期整流回路の動作を説明するための波形図で
ある。
【図３】本発明の実施の形態１において可変抵抗の端子
間電圧を負荷条件に応じて自動的に調節するための回路
構成の一例を示す回路図である。
間電圧を負荷条件に応じて自動的に調節するための回路
構成の一例を示す回路図である。
【図４】本発明の実施の形態２に係るフライバックコン
バータの同期整流回路を示す回路図である。
バータの同期整流回路を示す回路図である。
【図５】本発明の実施の形態３に係るフライバックコン
バータの同期整流回路を示す回路図である。
バータの同期整流回路を示す回路図である。
【図６】本発明の実施の形態４に係るフライバックコン
バータの同期整流回路を示す回路図である。
バータの同期整流回路を示す回路図である。
Ｔ トランス
Ｎ2 二次巻線
ＮS 補助巻線
Ｑ2 トランジスタ（同期整流素子）
Ｑ3 トランジスタ（検出・オフ制御素子）
Ｑ5 トランジスタ（オン制御素子）
Ｌ3 コイル（補助インダクタンス回路）
Ｄ4 ショットキーダイオード（ダイオード素子）
Claims (5)
- 【請求項１】 トランスの二次巻線に接続されオン／オ
フ動作により同期整流を行う同期整流素子と、 前記トランスの二次巻線に接続され該二次巻線よりエネ
ルギー放出時間が短い補助インダクタンス回路と、 前記補助インダクタンス回路のエネルギー放出の終了を
検出したとき前記同期整流素子をオフとする検出・オフ
制御素子と、を備えたことを特徴とするフライバックコ
ンバータの同期整流回路。 - 【請求項２】 前記同期整流素子は電界効果トランジス
タであり、前記検出・オフ制御素子は前記電界効果トラ
ンジスタのゲートに蓄積された電荷を放電させることに
より該電界効果トランジスタをオフとすることを特徴と
する請求項１に記載のフライバックコンバータの同期整
流回路。 - 【請求項３】 更に、前記トランスの二次巻線から延設
された補助巻線と前記補助インダクタンス回路との間に
接続されたアイソレート用のダイオード素子を備えたこ
とを特徴とする請求項１または２に記載のフライバック
コンバータの同期整流回路。 - 【請求項４】 更に、前記補助巻線に接続され前記同期
整流素子をオンとするオン制御素子を備えたことを特徴
とする請求項３に記載のフライバックコンバータの同期
整流回路。 - 【請求項５】 更に、前記トランスの二次巻線に接続さ
れ前記同期整流素子をオンとするオン制御素子を備えた
ことを特徴とする請求項１または２に記載のフライバッ
クコンバータの同期整流回路。
Priority Applications (3)
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| JP2002094276A JP4218862B2 (ja) | 2002-03-29 | 2002-03-29 | フライバックコンバータの同期整流回路 |
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|---|---|---|---|
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|---|---|
| JP2003299354A true JP2003299354A (ja) | 2003-10-17 |
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| CN (1) | CN1274077C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101931315A (zh) * | 2009-06-24 | 2010-12-29 | 万国半导体股份有限公司 | 用于控制耦合了同步整流逆向变换器的变压器的次级场效应管的电路和方法 |
| JP2015133886A (ja) * | 2014-01-14 | 2015-07-23 | 群光電能科技股▲ふん▼有限公司 | 電力変換装置 |
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| KR100558453B1 (ko) * | 2004-06-14 | 2006-03-10 | 삼성전기주식회사 | 동기 정류 기능을 갖는 가변 주파수 플라이백 컨버터 |
| KR100593926B1 (ko) * | 2004-10-07 | 2006-06-30 | 삼성전기주식회사 | 동기 정류기를 갖는 플라이백 컨버터 |
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| CN102067427B (zh) | 2008-06-17 | 2013-12-25 | 爱立信电话股份有限公司 | 功率转换器 |
| US20110267138A1 (en) * | 2010-05-03 | 2011-11-03 | Chao-Cheng Lu | Synchronous rectifier circutits |
| US20150311805A1 (en) * | 2014-04-24 | 2015-10-29 | Ricoh Company, Ltd. | Power supply device, image forming apparatus, laser device, laser ignition device, and electronic device |
| CN111190039B (zh) * | 2018-11-14 | 2022-06-28 | 台达电子工业股份有限公司 | 功率变换器的电流检测电路 |
| CN110336468B (zh) * | 2019-07-03 | 2020-10-09 | 深圳麦格米特电气股份有限公司 | 一种反激电源电路、电流截断方法及电源设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2819932B2 (ja) * | 1992-03-05 | 1998-11-05 | 日本電気株式会社 | フォワードコンバータのｍｏｓｆｅｔ整流回路 |
| JP3066727B2 (ja) | 1995-12-20 | 2000-07-17 | 富士通電装株式会社 | 同期整流駆動回路 |
| US6038148A (en) * | 1998-12-11 | 2000-03-14 | Ericsson, Inc. | Self-driven synchronous rectification scheme |
| US6061255A (en) * | 1999-06-04 | 2000-05-09 | Astec International Limited | Drive circuit for synchronous rectifiers in isolated forward converter |
| JP3579791B2 (ja) | 2000-06-21 | 2004-10-20 | 大平電子株式会社 | 同期整流回路 |
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2002
- 2002-03-29 JP JP2002094276A patent/JP4218862B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-24 US US10/394,149 patent/US6791849B2/en not_active Expired - Fee Related
- 2003-03-29 CN CNB031285988A patent/CN1274077C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101931315A (zh) * | 2009-06-24 | 2010-12-29 | 万国半导体股份有限公司 | 用于控制耦合了同步整流逆向变换器的变压器的次级场效应管的电路和方法 |
| JP2015133886A (ja) * | 2014-01-14 | 2015-07-23 | 群光電能科技股▲ふん▼有限公司 | 電力変換装置 |
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| Publication number | Publication date |
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| US6791849B2 (en) | 2004-09-14 |
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