JP2022056756A - 電流検出回路、電力変換装置および電力システム - Google Patents

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Abstract

【課題】スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる電流検出回路を提供する。【解決手段】カレントトランスを用いて、スイッチング電流の所定方向の成分の値を検出する電流検出回路であって、前記カレントトランスの１次側に流れる前記スイッチング電流が、前記所定方向とは逆の方向の成分を持つとき、前記カレントトランスの２次側においてリセット素子の接続状態を切り替えることで前記カレントトランスの２次側の磁気リセットのインピーダンスを低下させる、電流検出回路。【選択図】図１

Description

本開示は、電流検出回路、電力変換装置および電力システムに関する。
ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）－ＤＣコンバータなどの電力変換装置において、スイッチング電流に応じた値を検出する電流検出回路が知られている。
特許文献１には、被検出電流が逆方向に流れる場合でも、カレントトランスの２次側において電流検出用抵抗と直列に接続された電流検出用ダイオードの両端間をＭＯＳ型ＦＥＴにより短絡させることで、カレントトランスの２次側のインピーダンスを低くして、カレントトランスに励磁電流をほとんど流さない技術が記載されている（特許文献１参照。）。
特許文献２には、同期整流方式のＤＣ－ＤＣコンバータにおいて、カレントトランスの２次側巻線の両端間に、リセット用抵抗と、ダイオードとスイッチとの直列回路と、検出用のダイオードと負荷との直列回路と、を並列に備えることで、カレントトランスが過度に励磁されることを防ぐ技術が記載されている（特許文献２参照。）。
特開２００３－２１９６４１号公報 特開２００６－１４９００９号公報
しかしながら、特許文献１に記載された技術では、被検出電流が逆方向に流れるときに、このような逆方向の電流を負電位として電流検出用抵抗の波形が検出されるため、例えば、制御ＩＣの入力に負電圧が印加されるという問題があり、電流検出精度が不十分となる場合があった。
また、特許文献２に記載された技術では、ダイオードとスイッチとの直列回路が用いられており、必要な特性を実現するダイオードが必須であった。また、特許文献２に記載された技術では、電流検出部のスイッチとＤＣ－ＤＣコンバータの主スイッチとが共通の制御信号によって同じタイミングでＰＷＭ制御されるが、例えば、これらのスイッチのゲート容量の違いにより、同時駆動が難しい場合があり、電流検出精度が不十分となる場合があった。
本開示は、このような事情を考慮してなされたもので、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる電流検出回路、電力変換装置および電力システムを提供することを課題とする。
本開示の一態様は、カレントトランスを用いて、スイッチング電流の所定方向の成分の値を検出する電流検出回路であって、前記カレントトランスの１次側に流れる前記スイッチング電流が、前記所定方向とは逆の方向の成分を持つとき、前記カレントトランスの２次側においてリセット素子の接続状態を切り替えることで前記カレントトランスの２次側の磁気リセットのインピーダンスを低下させる、電流検出回路である。
本開示の一態様は、前記スイッチング電流を用いて出力電圧を供給するメイン回路と、電流検出回路と、を有する、電力変換装置である。
本開示の一態様は、電力変換装置を備える電力システムである。
本開示に係る電流検出回路、電力変換装置および電力システムによれば、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる。
実施形態に係る電力変換装置の構成を示す図である。 実施形態に係る電流検出部の概略的な構成を示す図である。 第１実施形態に係る電流検出部の構成を示す図である。 第１実施形態に係る制御ＩＣの構成を示す図である。 第１実施形態に係る制御において行われるリセット信号の切り替えの処理の手順の一例を示す図である。 （Ａ）～（Ｊ）は第１実施形態に係る各部の動作波形を示す図である。 第１実施形態に係る効果の例を示す負荷電流Ｉｏと検出電圧Ｖｃｓのピーク値との関係を示す図である。 第２実施形態に係る電流検出部の構成を示す図である。 第３実施形態に係る電流検出部の構成を示す図である。 第４実施形態に係る電流検出部の構成を示す図である。 （Ａ）～（Ｆ）は第４実施形態に係る各部の動作波形を示す図である。 比較例に係る電力変換装置の構成を示す図である。 比較例に係る電流検出部の構成を示す図である。 （Ａ）～（Ｊ）は比較例に係る各部の動作波形を示す図である。
以下、図面を参照し、本開示の実施形態について説明する。
［電力変換装置］
図１は、実施形態に係る電力変換装置１の構成を示す図である。本実施形態では、電力変換装置１は、ＤＣ－ＤＣコンバータの機能を有する。
電力変換装置１は、例えばバッテリである直流電源１１と、それぞれＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）－ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である４個のＦＥＴ１２～１５（スイッチ素子Ａ、Ｂ、Ｃ、Ｄ）と、トランス１６（トランスＴｒ）と、２個の整流ダイオード２１～２２（整流ダイオードＤ１、Ｄ２）と、チョークコイル２３（チョークコイルＬｃｈ）と、出力コンデンサ２４（出力コンデンサＣｏ）と、例えばバッテリや各種の電子機器である負荷（Ｌｏａｄ）２５と、電流検出回路からなる電流検出部３１と、出力電圧検出部３３と、制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）４１と、を備える。
トランス１６は、等価回路として、漏れインダクタンス６１と、励磁インダクタンス６２と、１次側巻線６３（１次側巻線Ｎｐ１）と、２個の２次側巻線６４～６５（２次側巻線Ｎｓ１、２次側巻線Ｎｓ２）と、コア６６と、を備える。
電流検出部３１は、カレントトランス８１（カレントトランスＣＴ）と、電流－電圧変換部８２と、を備える。
カレントトランス８１は、１次側巻線９１（１次側巻線ＮＣＴ１）と、２次側巻線９２（２次側巻線ＮＣＴ２）と、コア９３と、を備え、等価回路として、励磁インダクタンス９５を備える。
なお、接地端５１および接地端５３は、基準となる電位を有する端部を表す。
本実施形態では、基準となる電位はグラウンド（ＧＮＤ）である。また、本実施形態では、接地端５１と接地端５３とは、共通であってもよい。
本実施形態では、電力変換装置１は、直流電源１１から供給される直流電圧Ｖｉｎを直流電圧Ｖｏに変換して、その電力を負荷（Ｌｏａｄ）２５に供給する。
４個のＦＥＴ１２~１５から構成されるフルブリッジ回路は、直流電圧Ｖｉｎから１次側トランス電圧Ｖｔｒ１を生成する。
トランス１６は、フルブリッジ回路で生成された１次側トランス電圧Ｖｔｒ１をｎｐ１：ｎｓ１：ｎｓ２の巻き数比で、２次側トランス電圧に変換して伝送する。
ここで、当該巻き数比は、１次側巻線６３と２次側巻線６４と２次側巻線６５との巻き数の比である。
トランス１６は、内部に、漏れインダクタンス６１（漏れインダクタンスＬｌｋ）と、励磁インダクタンス６２（励磁インダクタンスＬｍ）を含む。
２個の整流ダイオード２１～２２は、２次側トランス電圧（２次側交流電圧）から直流電圧を生成する。
チョークコイル２３および出力コンデンサ２４は、整流された直流電圧を平滑する。
負荷（Ｌｏａｄ）２５には負荷電流Ｉｏが流れ、負荷（Ｌｏａｄ）２５の両端に出力電圧Ｖｏがかかる。
ここで、負荷（Ｌｏａｄ）２５の接続端のうちチョークコイル２３とは反対側は、接地端５１と接続されている。
また、２個の整流ダイオード２１～２２のアノード、および、出力コンデンサ２４の接続端のうちチョークコイル２３とは反対側は、接地端５１と接続されている。
本実施形態では、インバータ部がフルブリッジ回路であり、２次側の整流部がセンタータップ整流回路であり、位相シフト制御が用いられる構成において、電力変換が行われている。
なお、電力変換を行う構成としては、これに限られず、他の様々な構成が用いられてもよい。例えば、位相シフト制御の代わりに、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）あるいはパルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）などによる制御が用いられてもよい。また、例えば、フルブリッジ回路の代わりに、ハーフブリッジ回路などが用いられてもよい。
４個のＦＥＴ１２～１５の状態に応じて、４個の動作モードが存在する。
モード１は、ＦＥＴ１２およびＦＥＴ１５がオンの状態であり、ＦＥＴ１３およびＦＥＴ１４がオフの状態であるときのモードである。このとき、トランス１６は、１次側から２次側に電力を伝達する。
モード２は、ＦＥＴ１２およびＦＥＴ１４がオンの状態であり、ＦＥＴ１３およびＦＥＴ１５がオフの状態であるときのモードである。このとき、トランス１６の１次側で還流が発生する。
モード３は、ＦＥＴ１３およびＦＥＴ１４がオンの状態であり、ＦＥＴ１２およびＦＥＴ１５がオフの状態であるときのモードである。このとき、トランス１６は、１次側から２次側に電力を伝達する。
モード４は、ＦＥＴ１３およびＦＥＴ１５がオンの状態であり、ＦＥＴ１２およびＦＥＴ１４がオフの状態であるときのモードである。このとき、トランス１６の１次側で還流が発生する。
モード１からモード４までの動作が終了した後、再び、モード１に戻って、モード１からモード４の動作が繰り返される。
なお、各モードにおいて、チョークコイル２３に流れる電流のうち、交流成分は出力コンデンサ２４を流れる。
本実施形態では、制御ＩＣ４１による制御によって、４個のＦＥＴ１２～１５のぞれぞれのオンオフが制御されて、半導体スイッチング素子のオンデューティの幅が調整され、その結果、電力伝送時間の時比率が調整されることで、所望の出力電圧となるように調整される。
電流検出部３１は、１次側入力電流Ｉｉｎを検出する。
電流検出部３１において、カレントトランス８１は、１次側入力電流ＩｉｎをｎＣＴ１：ｎＣＴ２の巻き数比で被検出電流Ｉｃｓに変換する。
ここで、当該巻き数比は、１次側巻線９１と２次側巻線９２との巻き数の比である。
なお、一般的に、カレントトランス８１では、１次側巻線９１の巻き数ｎＣＴ１の方が小さく、２次側巻線９２の巻き数ｎＣＴ２の方が大きい。具体例として、１次側巻線９１の巻き数ｎＣＴ１は１であり、２次側巻線９２の巻き数ｎＣＴ２は１００であるが、これに限られない。
２次側巻線９２の一端は、接地端５３と接続されている。
カレントトランス８１は、内部に励磁インダクタンス９５（励磁インダクタンスＬｍ＿ｃｔ）を含む。
電流検出部３１において、電流－電圧変換部８２は、被検出電流Ｉｃｓを、制御ＩＣ４１で読み取り可能な電圧である検出電圧Ｖｃｓへ変換する。
出力電圧検出部３３は、出力電圧Ｖｏを、制御ＩＣ４１で読み取り可能な電圧Ｖｏ＿ｓｅｎｓｅへ変換する。
制御ＩＣ４１は、例えば、マイコンまたはＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。
制御ＩＣ４１は、電流検出部３１の電流－電圧変換部８２によって得られた検出電圧Ｖｃｓと、出力電圧検出部３３によって得られた電圧Ｖｏ＿ｓｅｎｓｅを入力し、これらの電圧の値に基づいて、各部の動作を制御する。
例えば、制御ＩＣ４１は、電流－電圧変換部８２に、カレントトランス８１のリセット部を制御するためのリセット信号ＲＳＴ＿ＳＷを出力する。
また、制御ＩＣ４１は、それぞれのＦＥＴ１２～１５のオンオフを制御する信号を、各駆動系統毎に備えられたドライバ（図示せず）を介して、それぞれのＦＥＴ１２～１５のゲートに、出力する。なお、以降では、当該ドライバの説明を省略する。
図２は、実施形態に係る電流検出部３１の概略的な構成を示す図である。なお、図２には、カレントトランス８１も示してある。
電流－電圧変換部８２は、カレントトランス８１のリセット部１１１と、検出ダイオード１３１（検出ダイオードＤｃｓ）と、検出抵抗１３２（検出抵抗Ｒｃｓ）と、を備える。
検出ダイオード１３１（検出ダイオードＤｃｓ）は、電流の検出方向を設定するダイオードであり、その機能により本明細書では検出ダイオードと記載して説明する。
リセット部１１１は、インピーダンス切替回路１２１を備える。
カレントトランス８１に対して、直列に、検出ダイオード１３１と、検出抵抗１３２と、が順に接続されている。
本実施形態の場合、カレントトランス８１と検出ダイオード１３１のアノードとが接続されており、検出ダイオード１３１のカソードと検出抵抗１３２とが接続されている。
検出抵抗１３２の接続端のうち検出ダイオード１３１とは反対側は接地端５３と接続されている。なお、接地端５３は、基準となる電位（本実施形態では、グラウンド）を有する端部を表し、カレントトランス８１の接地端と共通である。
検出ダイオード１３１の接続極性は、被検出電流Ｉｃｓが正方向（順方向）に流れるときに導通する方向でに配置される。本実施形態では、検出ダイオード１３１は、非接地端子側の検出信号ライン側に、制御ＩＣ４１側にカソードが接続される方向で、配置されている。逆に、検出ダイオード１３１は、接地端５３側のラインにあっても良い。その場合、検出ダイオード１３１は、制御ＩＣ４１側にアノードが接続される方向で配置される。
検出抵抗１３２は、被検出電流Ｉｃｓを検出電圧Ｖｃｓに変換することで、検出電圧Ｖｃｓを検出する。
インピーダンス切替回路１２１は、リセット部１１１のインピーダンスを可変に切り替えることが可能である。
本実施形態では、１次側入力電流Ｉｉｎがすべての期間において正方向に流れる電流である場合と比べて、１次側入力電流Ｉｉｎが正負の両方向に流れ、負方向に電流が流れる期間に、インピーダンス切替回路１２１が機能してインピーダンスを低下させる。
なお、本実施形態では、１次側入力電流Ｉｉｎが直流電源１１からトランス１６の側に流れる方向が正方向であり、正方向に対して逆の方向が負方向である。
ここで、インピーダンス切替回路１２１の回路構成、および、インピーダンス切替回路１２１を制御する構成は、それぞれ任意であってもよく、以降で具体例を示す。
（第１実施形態）
図３は、第１実施形態に係る電流検出部３１の構成を示す図である。
図３には、カレントトランス８１および制御ＩＣ４１も示してある。
電流検出部３１により検出される検出電圧Ｖｃｓは制御ＩＣ４１に出力される。
制御ＩＣ４１は、電流検出部３１に、カレントトランス８１のリセット信号ＲＳＴ＿ＳＷを出力する。
リセット部１１１のインピーダンス切替回路１２１の回路構成例を示す。
リセット部１１１は、インピーダンス切替回路１２１として、第１リセット抵抗２１１（第１リセット抵抗Ｒｒｓｔ１）と、第２リセット抵抗２１２（第２リセット抵抗Ｒｒｓｔ２）と、リセットコンデンサ２１３（リセットコンデンサＣｒｓｔ）と、リセットダイオード２１４（リセットダイオードＤｒｓｔ）と、スイッチ素子２１５（スイッチＳＷ）と、を備える。
スイッチ素子２１５と第２リセット抵抗２１２との直列回路と、第１リセット抵抗２１１と、リセットコンデンサ２１３と、が並列に接続されている。これらの並列接続回路と、リセットダイオード２１４とが直列に接続された状態でカレントトランス８１の２次側巻線９２の両端間に接続されている。
本実施形態では、当該並列接続回路と、リセットダイオード２１４のアノードとが接続されている。リセットダイオード２１４のカソードと、検出ダイオード１３１のアノードとが接続されている。
当該並列接続回路の接続端のうちリセットダイオード２１４とは反対側は、接地端５３と接続されている。
リセットダイオード２１４は、スイッチング電流が所定方向に流れる電流を阻止する方向に接続されている。本実施形態では、スイッチング電流が所定方向に流れる電流であるときにスイッチ素子２１５を非導通とし、スイッチング電流が所定方向とは逆の方向にも流れる電流であるときにスイッチ素子２１５を導通させる。
尚、当該並列接続回路と、リセットダイオード２１４との直列接続関係は、互いの順序が逆であっても良い。
また、検出ダイオード１３１が接地端５３側のラインに配置されている場合は、逆にリセットダイオード２１４のアノード側が、検出ダイオード１３１のカソードと接続される。
以下は、検出ダイオード１３１が、非接地端子側の検出信号ライン側に制御ＩＣ４１側にカソードが接続される方向で配置されていて、検出ダイオード１３１のアノードとリセットダイオード２１４のカソードが直接接続されているという条件で、説明をする。
スイッチ素子２１５は、制御ＩＣ４１から出力されるリセット信号ＲＳＴ＿ＳＷによって制御される。
スイッチ素子２１５がオフである状態では、第１リセット抵抗２１１と第２リセット抵抗２１２については、検出ダイオード１３１のアノード側にリセットダイオード２１４のカソードが接続される方向で、リセットダイオード２１４と、第１リセット抵抗２１１とが、検出ダイオード１３１のアノードと接地端５３との間に、直列接続される。
一方、スイッチ素子２１５がオンである状態では、第１リセット抵抗２１１と第２リセット抵抗２１２については、同様に検出ダイオード１３１のアノード側にリセットダイオード２１４のカソードが接続される方向で、リセットダイオード２１４と、第１リセット抵抗２１１と第２リセット抵抗２１２とが並列に接続された回路が、検出ダイオード１３１のアノードと接地端５３との間に、直列接続される。
このように、スイッチ素子２１５のオンとオフが切り替えられることによって、リセット部１１１のリセット抵抗の抵抗値の大きさが切り替えられる。
当該リセット抵抗は、カレントトランス８１の磁気リセットを行う抵抗である。
例えば、第１リセット抵抗２１１の抵抗値よりも第２リセット抵抗２１２の抵抗値を十分に小さくすると、第１リセット抵抗２１１と第２リセット抵抗２１２とが並列に接続された回路の合成抵抗値は、第２リセット抵抗２１２の抵抗値に近くなる。
本実施形態では、第１リセット抵抗２１１の抵抗値よりも第２リセット抵抗２１２の抵抗値が十分に小さくなるように設定されている。
具体例として、第１リセット抵抗２１１の抵抗値は、数百ｋΩオーダーの高抵抗とされており、第２リセット抵抗２１２の抵抗値は、数Ω～数ｋΩオーダーの低抵抗とされている。
本実施形態では、１次側電流Ｉｉｎが正方向にのみ流れている状態では、スイッチ素子２１５を常時オフ状態とし、第１リセット抵抗２１１と、リセットコンデンサ２１３と、リセットダイオード２１４を通じて、カレントトランス８１の磁気リセットを行う。
このとき、本実施形態では、リセットコンデンサ２１３により、スイッチ素子２１５の両端にかかる電圧を低下させることができるため、スイッチ素子２１５として低耐圧のスイッチ素子を選択することが可能となる。
また、本実施形態では、リセットダイオード２１４があることで、１次側電流Ｉｉｎが正方向に流れる際におけるリセットコンデンサ２１３からの放電を防いでいる。
なお、リセットダイオード２１４が無いと、１次側電流Ｉｉｎが正方向に流れるときにリセットコンデンサ２１３からの放電が行われ、検出抵抗１３２で検出する電圧の意図せぬ電圧低下を招いてしまう可能性がある。
一方、負荷電流Ｉｏが小さくなり、１次側入力電流Ｉｉｎが正負の両方向に流れる状態では、スイッチ素子２１５をオン状態に切り替える。これにより、低抵抗である第２リセット抵抗２１２が高抵抗である第１リセット抵抗２１１に対して並列になるため、これらの合成のリセット抵抗値がほぼ第２リセット抵抗２１２の抵抗値と等しくなる。この場合、実質的には、第２リセット抵抗２１２と、リセットコンデンサ２１３と、リセットダイオード２１４を通じて、カレントトランス８１の磁気リセットが行われる。
このとき、本実施形態では、リセットダイオード２１４があることで、１次側電流Ｉｉｎが負方向に流れる成分を有するときのみ、第２リセット抵抗２１２に電流を流すことができる。
なお、リセットダイオード２１４が無いと、１次側電流Ｉｉｎが正方向に流れる成分を有するときに第２リセット抵抗２１２に電流が流れてしまい、検出抵抗１３２で検出する電圧の意図せぬ電圧低下を招いてしまう可能性がある。
以上のことから、１次側電流Ｉｉｎが負方向に流れる成分を有する際に、第２リセット抵抗２１２によってカレントトランス８１の２次側巻線９２の両端に発生する電圧が小さくなるため、カレントトランス８１の励磁インダクタンス９５に蓄えられるエネルギーを小さくすることができる。その結果、検出電圧Ｖｃｓの電圧波形の上昇を防ぐことが可能となる。
なお、本実施形態では、リセット部１１１は、リセットコンデンサ２１３を備える構成としたが、他の構成例として、リセットコンデンサ２１３が備えられない構成が用いられてもよい。
ここで、スイッチ素子２１５は、例えば、ＭＯＳ－ＦＥＴ等の半導体素子であってもよい。
仮にスイッチ素子２１５としてＮチャネルのＭＯＳ－ＦＥＴが用いられる場合、スイッチ素子２１５のゲートに、リセット信号ＲＳＴ＿ＳＷが入力される。また、スイッチ素子２１５のソースとドレインが、第２リセット抵抗２１２と接地端５３との間に接続される。例えば、スイッチ素子２１５のソースが第２リセット抵抗２１２と接続され、スイッチ素子２１５のドレインが接地端５３と接続される。スイッチ素子としてＰチャネルのＭＯＳ－ＦＥＴの採用も可能である。ＮチャネルまたはＰチャネルのいずれのＭＯＳ－ＦＥＴの場合においても、カレントトランス８１の２次側巻線９２の両端間において、ＭＯＳ－ＦＥＴの内蔵ボディーダイオードの極性がリセットダイオード２１４の極性と反対となる方向に接続される。
図４は、第１実施形態に係る制御ＩＣ４１の構成を示す図である。
制御ＩＣ４１は、リファレンス電源５１１と、エラーアンプ５１２（Ｅ／Ａ）と、スロープ電圧源５１３と、加算器５１４と、コンパレータ５１５と、基準パルス発生器５１６と、パルス生成部５１７と、ピーク値検出部５３１と、ＣＴリセット切替部５３２と、を備える。
エラーアンプ５１２は、リファレンス電源５１１から供給されるリファレンス電圧Ｖｒｅｆと、電圧Ｖｏ＿ｓｅｎｓｅ（出力電圧センス値）との差を増幅する。
図４の例では、エラーアンプ５１２の正側の入力端にリファレンス電圧Ｖｒｅｆが入力され、エラーアンプ５１２の負側の入力端に電圧Ｖｏ＿ｓｅｎｓｅが入力される。
ここで、リファレンス電源５１１の負側は、接地端５３と接続されている。
加算器５１４は、検出電圧Ｖｃｓと、スロープ電圧源５１３から供給されるスロープ補償電圧Ｖｓｌｏｐｅとを加算する。
コンパレータ５１５は、エラーアンプ５１２からの出力と、加算器５１４からの出力とを比較する。
図４の例では、コンパレータ５１５の正側の入力端に加算器５１４による加算結果が入力され、コンパレータ５１５の負側の入力端にエラーアンプ５１２からの出力が入力される。
パルス生成部５１７は、コンパレータ５１５からの出力と、基準パルス発生器５１６から出力される基準パルスＶｂａｓｅ（基準電圧）のタイミング情報を入力し、これらに基づいて、それぞれのＦＥＴ１２～１５のゲート駆動に使用されるパルス信号を生成して、それぞれのＦＥＴ１２～１５のゲートに出力する。これにより、電力変換装置１のメイン回路におけるピーク電流モードの制御が行われる。なお、ピーク電流モードの制御としては、例えば、一般的な制御が行われてもよい。
図４の例では、パルス生成部５１７の入力端に、コンパレータ５１５からの出力、および、基準パルスＶｂａｓｅが入力される。
なお、本実施形態では、メイン回路は、電流検出部３１によって電流を検出する対象となる回路であり、電力変換装置１の回路のうち電流検出部３１の回路が除かれた部分である。
ピーク値検出部５３１の入力端に、検出電圧Ｖｃｓが入力される。
ピーク値検出部５３１は、検出電圧Ｖｃｓのピーク値を取り出す。
ＣＴリセット切替部５３２の入力端に、ピーク値検出部５３１からの出力が入力される。
ＣＴリセット切替部５３２は、入力される検出電圧Ｖｃｓのピーク値に基づいて、リセット信号ＲＳＴ＿ＳＷを出力する。
図５は、第１実施形態に係る制御ＩＣ４１において行われるリセット信号ＲＳＴ＿ＳＷの切り替えの処理の手順の一例を示す図である。
（ステップＳ１）
初期状態では、制御ＩＣ４１において、ＣＴリセット切替部５３２は、例えば、Ｌｏのリセット信号ＲＳＴ＿ＳＷを出力する。
そして、制御ＩＣ４１において、ステップＳ２の処理へ移行する。
（ステップＳ２）
制御ＩＣ４１において、ＣＴリセット切替部５３２は、Ｌｏのリセット信号ＲＳＴ＿ＳＷを出力しているときに、ピーク値検出部５３１からの出力（検出電圧Ｖｃｓのピーク値）が検出閾値Ｖｔｈ１を下回った場合には（ステップＳ２：ＹＥＳ）、ステップＳ３の処理へ移行する。
一方、そうではない場合には（ステップＳ２：ＮＯ）、ＣＴリセット切替部５３２は、Ｌｏのリセット信号ＲＳＴ＿ＳＷを出力する状態を維持する（ステップＳ１）。
（ステップＳ３）
制御ＩＣ４１において、ＣＴリセット切替部５３２は、Ｈｉのリセット信号ＲＳＴ＿ＳＷを出力する。
そして、制御ＩＣ４１において、ステップＳ４の処理へ移行する。
（ステップＳ４）
制御ＩＣ４１において、ＣＴリセット切替部５３２は、Ｈｉのリセット信号ＲＳＴ＿ＳＷを出力しているときに、ピーク値検出部５３１からの出力（検出電圧Ｖｃｓのピーク値）が復帰閾値Ｖｔｈ２を上回った場合には（ステップＳ４：ＹＥＳ）、ステップＳ１の処理へ移行する。
一方、そうではない場合には（ステップＳ４：ＮＯ）、ＣＴリセット切替部５３２は、Ｈｉのリセット信号ＲＳＴ＿ＳＷを出力する状態を維持する（ステップＳ３）。
ここで、本実施形態では、検出閾値Ｖｔｈ１よりも復帰閾値Ｖｔｈ２の方が大きく、つまり、検出閾値Ｖｔｈ１と復帰閾値Ｖｔｈ２とに、ある程度のヒステリシス幅が設けられている。
検出閾値Ｖｔｈ１は、重負荷状態から負荷電流が低下していき１次側入力電流Ｉｉｎが負方向に流れる成分を持ち始める前にリセット抵抗の抵抗値の切り替えを行えるように設定される。
復帰閾値Ｖｔｈ２は、軽負荷状態から負荷電流が増加していき１次側入力電流Ｉｉｎが正方向のみに流れ始めたタイミングでリセット抵抗の抵抗値の切り替えを行えるように設定される。
これらの設定により、電流検出値によって、リセット抵抗の抵抗値の切り替えが可能となり、軽負荷時における検出電圧Ｖｃｓの増加を防ぐことができる。
なお、検出閾値Ｖｔｈ１および復帰閾値Ｖｔｈ２は、それぞれ、様々な値に設定されてもよい。
また、本実施形態では、検出閾値Ｖｔｈ１と復帰閾値Ｖｔｈ２とにヒステリシスが設けられるが、他の例として、検出閾値Ｖｔｈ１と復帰閾値Ｖｔｈ２とが同じ値であってもよい。
本実施形態では、ピーク値検出部５３１からの出力（検出電圧Ｖｃｓのピーク値）が、検出閾値Ｖｔｈ１を超えている場合は、負電流は流れていないと判断し、制御ＩＣ４１から出力されるリセット信号ＲＳＴ＿ＳＷとしてロウ（Ｌｏ）信号が出力され、検出閾値Ｖｔｈ１を下回った場合は、負電流は流れていると判断し、制御ＩＣ４１から出力されるリセット信号ＲＳＴ＿ＳＷとしてハイ（Ｈｉ）信号が出力される。
よって、本実施形態では、リセット信号ＲＳＴ＿ＳＷがＬｏ信号であるとき、スイッチ素子２１５はオフ状態となる。その結果、オフ状態のスイッチ素子２１５と第１リセット抵抗２１１との並列接続となり、合成のリセット抵抗の抵抗値はほぼ第１リセット抵抗２１１の抵抗値に等しくなる。
一方、リセット信号ＲＳＴ＿ＳＷがＨｉ信号であるとき、スイッチ素子２１５はオン状態となる。その結果、第２リセット抵抗２１２と第１リセット抵抗２１１とが並列接続となり、この場合、第２リセット抵抗２１２の抵抗値が第１リセット抵抗２１１の抵抗値に対して非常に小さいため、合成のリセット抵抗の抵抗値はほぼ第２リセット抵抗２１２の抵抗値に等しくなる。
図６において、（Ａ）～（Ｊ）は第１実施形態に係る各部の動作波形を示す図である。
図６（Ａ）は、ＦＥＴ１２のオンとオフのタイミングを表す動作波形１０１１を示す。
図６（Ｂ）は、ＦＥＴ１３のオンとオフのタイミングを表す動作波形１０１２を示す。
図６（Ｃ）は、ＦＥＴ１４のオンとオフのタイミングを表す動作波形１０１３を示す。
図６（Ｄ）は、ＦＥＴ１５のオンとオフのタイミングを表す動作波形１０１４を示す。
図６（Ｅ）は、ＰＷＭの動作波形１０１５を示す。
図６（Ｆ）は、トランス１６に印加される１次側トランス電圧Ｖｔｒ１の動作波形１０１６を示す。
図６（Ｇ）は、トランス１６に入力される１次側トランス電流Ｉｎｐ１（スイッチング電流）の動作波形１０１７、および、励磁インダクタンス６２を流れる励磁電流Ｉｍの動作波形１０１８を示す。
図６（Ｈ）は、１次側入力電流Ｉｉｎの動作波形１０１９を示す。
図６（Ｉ）は、電流検出部３１における被検出電流Ｉｃｓの動作波形１０２０を示す。
図６（Ｊ）は、電流検出部３１における検出電圧Ｖｃｓの動作波形１０２１を示す。
本実施形態では、４個のＦＥＴ１２～１５のオンオフのタイミングの組み合わせによって４つのモードが存在する。
モード１（Ｍｏｄｅ１）は、ＦＥＴ１２（スイッチ素子Ａ：ＳＷ１）とＦＥＴ１５（スイッチ素子Ｄ：ＳＷ４）が共にオンとなる期間のモードである。
モード２（Ｍｏｄｅ２）は、ＦＥＴ１２（スイッチ素子Ａ：ＳＷ１）とＦＥＴ１４（スイッチ素子Ｃ：ＳＷ３）が共にオンとなる期間のモードである。
モード３（Ｍｏｄｅ３）は、ＦＥＴ１３（スイッチ素子Ｂ：ＳＷ２）とＦＥＴ１４（スイッチ素子Ｃ：ＳＷ３）が共にオンとなる期間のモードである。
モード４（Ｍｏｄｅ４）は、ＦＥＴ１３（スイッチ素子Ｂ：ＳＷ２）とＦＥＴ１５（スイッチ素子Ｄ：ＳＷ４）が共にオンとなる期間のモードである。
ここで、モード１とモード３でハイ（Ｈｉｇｈ）となり、モード２とモード４でロウ（Ｌｏｗ）となるパルスをＰＷＭのパルスであると定義する。
モード１の長さ、および、モード３の長さは、それぞれ、時間Ｔｏｎである。
モード２の長さ、および、モード４の長さは、それぞれ、時間Ｔｏｆｆである。
時間Ｔｏｎと時間Ｔｏｆｆとの合計値は、ＰＷＭの１周期の時間Ｔｓｗ２となる。
モード１～モード４の期間の合計値は、各スイッチ素子の動作の１周期の時間Ｔｓｗ１となる。
ここで、時比率Ｄｕｔｙ１および時比率Ｄｕｔｙ２を次のように定義する。
Ｄｕｔｙ１＝Ｔｓｗ２／Ｔｓｗ１
Ｄｕｔｙ２＝Ｔｏｎ／Ｔｓｗ２
定常状態において、４個のＦＥＴ１２～１５のオンオフのタイミングを決めるそれぞれのＦＥＴ１２～１４のＤｕｔｙ１は５０％で固定である。
なお、実際には、ＦＥＴ１２（スイッチ素子Ａ）のターンオフとＦＥＴ１３（スイッチ素子Ｂ）のターンオン、ＦＥＴ１２（スイッチ素子Ａ）のターンオンとＦＥＴ１３（スイッチ素子Ｂ）のターンオフ、ＦＥＴ１４（スイッチ素子Ｃ）のターンオフとＦＥＴ１５（スイッチ素子Ｄ）のターンオン、ＦＥＴ１４（スイッチ素子Ｃ）のターンオンとＦＥＴ１５（スイッチ素子Ｄ）のターンオフ、のそれぞれのタイミングの間に、ＦＥＴ１２（スイッチ素子Ａ）とＦＥＴ１３（スイッチ素子Ｂ）の両方、および、ＦＥＴ１４（スイッチ素子Ｃ）とＦＥＴ１５（スイッチ素子Ｄ）の両方がオフとなる微小期間であるデッドタイムが設けられるのが一般的であるが、本実施形態では、説明の簡略化のために、このようなデッドタイムを無視して説明する。
ＰＷＭパルスのＤｕｔｙ２は、出力電圧Ｖｏを一定電圧に制御するために、負荷電流Ｉｏおよび入力電圧Ｖｉｎの状態によって決定される。
負荷電流Ｉｏが増加すれば、モード１とモード３の時間Ｔｏｎが長くなり、Ｄｕｔｙ２は大きくなる。また、入力電圧Ｖｉｎが低下すれば、モード１とモード３の時間Ｔｏｎが長くなり、Ｄｕｔｙ２は大きくなる。
モード１では、ＦＥＴ１２（スイッチ素子Ａ：ＳＷ１）とＦＥＴ１５（スイッチ素子Ｄ：ＳＷ４）が共にオンとなると、トランス１６の１次側巻線６３に入力電圧Ｖｉｎが印加され、整流ダイオード２１が導通し、２次側に電力が伝達される。
モード３では、ＦＥＴ１３（スイッチ素子Ｂ：ＳＷ２）とＦＥＴ１４（スイッチ素子Ｃ：ＳＷ３）が共にオンとなると、トランス１６の１次側巻線６３に負の入力電圧（－Ｖｉｎ）が印加され、整流ダイオード２２が導通し、２次側に電力が伝達される。
一方、モード２では、トランス１６の漏れインダクタンス６１に蓄えられたエネルギーにより、１次側電流は、漏れインダクタンス６１、１次側巻線６３、ＦＥＴ１４（スイッチ素子Ｃ：ＳＷ３）、ＦＥＴ１２（スイッチ素子Ａ：ＳＷ１）、漏れインダクタンス６１の経路で還流する。
また、モード４では、トランス１６の漏れインダクタンス６１に蓄えられたエネルギーにより、１次側電流は、漏れインダクタンス６１、ＦＥＴ１３（スイッチ素子Ｂ：ＳＷ２）、ＦＥＴ１５（スイッチ素子Ｄ：ＳＷ４）、１次側巻線６３、漏れインダクタンス６１の経路で還流する。
モード２およびモード４では、チョークコイル２３の電流は２次側巻線６４および２次側巻線６５の両方を流れ、２個の整流ダイオード２１～２２は両方とも導通する。
このことから、入力電流Ｉｉｎは、ＦＥＴ１２（スイッチ素子Ａ：ＳＷ１）とＦＥＴ１５（スイッチ素子Ｄ：ＳＷ４）が共にオンとなるモード１の状態、および、ＦＥＴ１３（スイッチ素子Ｂ：ＳＷ２）とＦＥＴ１４（スイッチ素子Ｃ：ＳＷ３）が共にオンとなるモード３の状態において、流れる。
ここで、負荷電流Ｉｏの軽負荷時に１次側入力電流Ｉｉｎが正負の両方向に流れている電流となる場合を想定する。
モード１およびモード３の開始のタイミングで、トランス１６の１次側巻線６３に流れる１次側トランス電流Ｉｎｐ１がトランス１６の励磁電流Ｉｍに近づくと、１次側入力電流Ｉｉｎが負方向に流れる成分を持つ。１次側入力電流Ｉｉｎが負方向に流れる成分を持つと、カレントトランス８１の２次側巻線９２に流れる電流が負方向に流れる成分を持ち（つまり、被検出電流Ｉｃｓが負方向に流れる成分を持ち）、リセットダイオード２１４が導通し、第１リセット抵抗２１１、第２リセット抵抗２１２、リセットコンデンサ２１３に電流が流れる。
本実施形態では、電流検出部３１において、第２リセット抵抗２１２の両端に発生する電圧が小さくなるため、カレントトランス８１の励磁インダクタンス９５に蓄えられるエネルギーも小さくなる。その結果、カレントトランス８１の励磁電流Ｉｍ＿ｃｔはほとんど流れないため、１次側入力電流Ｉｉｎが正負の両方向に流れる電流となる場合においても、カレントトランス８１の励磁電流Ｉｍ＿ｃｔに依存せず、図６（Ｊ）に示されるように、検出抵抗Ｒｃｓにより検出される検出電圧Ｖｃｓの波形は正側のみとなる。
図７は、第１実施形態に係る効果の例を示す負荷電流Ｉｏと検出電圧Ｖｃｓのピーク値との関係を示す図である。
図７に示されるグラフにおいて、横軸は負荷電流Ｉｏ［Ａ］を表しており、縦軸は検出電圧Ｖｃｓ［ｍＶ］（図７の例では、ピーク値）を表している。
図７には、実施形態（提案例）に係る特性２０１１と、比較例に係る特性２０２１と、を示してある。
ここで、実施形態に係る特性２０１１は、図３の例に係る特性であり、傾向を示すものであって、数値的に厳密なものではない。
一方、比較例に係る特性２０２１は、図１２～図１４に示される比較例に係る特性であり、傾向を示すものであって、数値的に厳密なものではない。
図７に示されるように、比較例に係る特性２０２１では、１次側入力電流Ｉｉｎが正負の両方向に流れる電流となる軽負荷時には、負荷電流Ｉｏに対して検出電圧Ｖｃｓのピーク値の線形性が崩れるが、実施形態に係る特性２０１１では、軽負荷時においても、負荷電流Ｉｏに対して検出電圧Ｖｃｓのピーク値の線形性を維持することができる。
ここで、図１２～図１４を参照して、比較例に係る電力変換装置を説明する。
図１２は、比較例に係る電力変換装置３００１の構成を示す図である。
説明の便宜上、比較例に係る電力変換装置３００１について、図１に示される電力変換装置１とは相違する点について説明する。図１２の例では、説明の便宜上、図１に示される電力変換装置１と同様な構成部については、同じ符号を付してある。
比較例に係る電力変換装置３００１では、電流検出部３０１１の電流－電圧変換部３０３１の回路構成が図１３に示される回路構成であり、リセット抵抗の抵抗値の切り替えは行われない。
また、比較例に係る電力変換装置３００１では、制御ＩＣ３０２１は、電流検出部３０１１の電流－電圧変換部３０３１にリセット信号ＲＳＴ＿ＳＷを出力しない。
図１３は、比較例に係る電流検出部３０１１の構成を示す図である。
電流検出部３０１１は、リセット抵抗３１１１と、検出ダイオード３１１２と、検出抵抗３１１３と、を備える。
カレントトランス８１と、検出ダイオード３１１２と、検出抵抗３１１３と、が順に、直列に接続されており、その後、接地端５３と接続されている。また、検出ダイオード３１１２および検出抵抗３１１３に対して並列に、リセット抵抗３１１１が接続されている。
リセット部３０４１は、リセット抵抗３１１１から構成される。
図１４において、（Ａ）～（Ｊ）は比較例に係る各部の動作波形を示す図である。
図１４（Ａ）は、ＦＥＴ１２のオンとオフのタイミングを表す動作波形４０１１を示す。
図１４（Ｂ）は、ＦＥＴ１３のオンとオフのタイミングを表す動作波形４０１２を示す。
図１４（Ｃ）は、ＦＥＴ１４のオンとオフのタイミングを表す動作波形４０１３を示す。
図１４（Ｄ）は、ＦＥＴ１５のオンとオフのタイミングを表す動作波形４０１４を示す。
図１４（Ｅ）は、ＰＷＭの動作波形４０１５を示す。
図１４（Ｆ）は、トランス１６に印加される１次側トランス電圧Ｖｔｒ１の動作波形４０１６を示す。
図１４（Ｇ）は、トランス１６に入力される１次側トランス電流Ｉｎｐ１の動作波形４０１７、および、励磁インダクタンス６２を流れる励磁電流Ｉｍの動作波形４０１８を示す。
図１４（Ｈ）は、１次側入力電流Ｉｉｎの動作波形４０１９を示す。
図１４（Ｉ）は、電流検出部３０１１における被検出電流Ｉｃｓの動作波形４０２０、および、カレントトランス８１の励磁電流Ｉｍ＿ｃｔの正負を逆にした電流（－Ｉｍ＿ｃｔ）の動作波形４０２１を示す。
図１４（Ｊ）は、電流検出部３０１１における電圧検出Ｖｃｓの動作波形４０２２を示す。
ここで、１次側入力電流Ｉｉｎが流れる状態であるモード１およびモード３の期間中では、被検出電流Ｉｃｓが正方向に流れ、検出ダイオードＤｃｓが導通し、検出抵抗Ｒｃｓに電流が流れる。その結果、被検出電流Ｉｃｓが検出電圧Ｖｃｓに変換されて、制御ＩＣ３０２１に入力される。
一方、１次側入力電流Ｉｉｎが流れない状態であるモード２およびモード４の期間では、１次側入力電流Ｉｉｎは流れない。この期間中に、カレントトランス８１の励磁電流Ｉｍ＿ｃｔが正方向に流れ続けようとするため、被検出電流Ｉｃｓが負方向に流れ、検出ダイオードＤｃｓが非導通となり、リセット抵抗３１１１によってカレントトランス８１の磁気リセットを行う。
一般的に、カレントトランス８１のリセットに使用可能なリセット時間Ｔｒは、時間Ｔｏｆｆ以下でなければならない。Ｄｕｔｙ２の最大値が大きいほど、時間Ｔｏｆｆは短くなるため、リセット時間Ｔｒも短く設定される必要がある。
一般的に、リセット時間Ｔｒを短くするために、リセット抵抗３１１１の抵抗値は数百ｋΩオーダーの比較的大きな設計値となる。
ここで、負荷電流Ｉｏの軽負荷時を考える。この場合、負荷電流Ｉｏが小さくなると、図１４（Ｈ）に示されるように、１次側入力電流Ｉｉｎが正負の両方向に流れる電流となり始める。
モード１およびモード３の開始のタイミングで、トランス１６の１次側巻線６３に流れる１次側トランス電流Ｉｎｐ１がトランス１６の励磁電流Ｉｍに近づくと、１次側入力電流Ｉｉｎが負方向に流れる成分を持つ。１次側入力電流Ｉｉｎが負方向に流れる成分を持つと、カレントトランス８１の２次側巻線９２に流れる電流が負方向に流れる成分を持ち（つまり、被検出電流Ｉｃｓが負方向に流れる成分を持ち）、検出ダイオード３１１２が非導通となり、リセット抵抗３１１１に電流が流れてしまう。これにより、リセット抵抗３１１１の両端に電圧が発生し、カレントトランス８１の励磁インダクタンス９５に大きなエネルギーが蓄えられる（つまり、カレントトランス８１の励磁電流Ｉｍ＿ｃｔの負方向成分が大きくなる）。
その後、同状態において励磁インダクタンス９５のエネルギー放出が起きるが、モード２およびモード４においても励磁インダクタンス９５のエネルギーの放出が続く。これらのモードにおいても、励磁電流Ｉｍにより被検出電流Ｉｃｓが正方向に流れ続け、検出ダイオードＤｃｓが導通し、検出抵抗Ｒｃｓに電流が流れる結果、検出電圧Ｖｃｓの電圧波形が上昇し、負荷電流Ｉｏに対して検出電圧Ｖｃｓの線形性が失われる。
ここで、リセット抵抗３１１１の抵抗値が大きいほど、カレントトランス８１の励磁インダクタンス９５に蓄えられるエネルギーが大きくなり、本来の検出電圧Ｖｃｓと比べて実際に発生する検出電圧Ｖｃｓが持ち上がってしまい、負荷電流Ｉｏに対する電流検出の線形性が崩れてしまう問題が生じる。
本実施形態に係る電力変換装置１における電流検出部３１では、このような問題を解消して、負荷電流Ｉｏに対する電流検出の線形性を維持することができる。
以上のように、本実施形態に係る電力変換装置１では、軽負荷の電流が正負の両方向に流れる電流となる際に、電流検出部３１におけるカレントトランス８１の磁気リセットのインピーダンスを低下させる。これにより、電力変換装置１では、軽負荷の電流が正負の両方向に流れる電流となるときにおいても、カレントトランス８１の励磁電流Ｉｍ＿ｃｔに依存せず、検出抵抗Ｒｃｓにより検出される検出電圧Ｖｃｓの波形は、電流波形の正側のみに対応した電圧となり、負荷電流Ｉｏに対して検出電圧Ｖｃｓのピーク電圧の線形性を保つことができる。このため、電力変換装置１では、ピーク電流モード制御の動作を安定化させることができる。
このように、本実施形態に係る電力変換装置１では、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる。本実施形態では、適度な特性を有する抵抗（本実施形態では、例えば、第２リセット抵抗２１２）が用いられればよい。
本実施形態に係る電力変換装置１では、検出電圧Ｖｃｓの波形に負方向の成分が発生しないため、制御ＩＣ４１の入力部に負電圧がかかることを防ぐことができる。
なお、本実施形態では、磁気リセットのインピーダンスを低下させる態様として、磁気リセットの抵抗値を低下させる態様が用いられている。
本実施形態では、メイン回路においてスイッチングを行うスイッチ（ＦＥＴ１２～１５）とは別に、電流検出部３１におけるリセット部のスイッチ（リセット部１１１のスイッチ素子２１５）を備え、別の制御信号によって制御が行われるため、例えば、メイン回路のスイッチとリセット部のスイッチとが共通であると両者を同時に駆動させる制御の精度が得られない、といった問題が発生しない。
本実施形態では、リセット部（リセット部１１１）において、リセットダイオード２１４、および、両端の電圧を直流電圧にするリセットコンデンサ２１３を備えるため、スイッチ（スイッチ素子２１５）の両端にかかる電圧を低下させることができ、低耐圧のスイッチを用いることができ、スイッチの駆動を安定化することができる。
ここで、本実施形態では、直流電源１１および負荷（Ｌｏａｄ）２５が電力変換装置１に含まれる場合を示したが、直流電源１１および負荷（Ｌｏａｄ）２５の一方または両方が電力変換装置１に含まれずに別体である構成が用いられてもよい。このような場合に、例えば、電力変換装置１および別体の直流電源１１を含む電力システム、電力変換装置１および別体の負荷（Ｌｏａｄ）２５を含む電力システム、あるいは、直流電源１１、負荷（Ｌｏａｄ）２５および電力変換装置１を含む電力システムが構成されてもよい。また、電力システムは、他の任意の構成を有してもよい。
（第２実施形態）
本実施形態では、第１実施形態に係る図３の例と比べて、電力変換装置１の電流検出部３１におけるリセット部１１１の構成が相違し、他の点で同様である。
図８は、第２実施形態に係る電流検出部６０１の構成を示す図である。
電流検出部６０１の構成は、図３の例と比べて、概略的には、図３に示されるリセット部１１１の代わりに、異なる構成を有するリセット部６２１が用いられている点で相違する。
本実施形態では、説明の便宜上、図３の例と同様な構成部については、同じ符号を付して説明する。
リセット部６２１は、インピーダンス切替回路１２１として、第１リセット抵抗６３１（第１リセット抵抗Ｒｒｓｔ１）と、第２リセット抵抗６３２（第２リセット抵抗Ｒｒｓｔ２）と、リセットコンデンサ２１３（リセットコンデンサＣｒｓｔ）と、リセットダイオード２１４（リセットダイオードＤｒｓｔ）と、スイッチ素子２１５（スイッチＳＷ）と、を備える。
本実施形態に係るリセット部６２１の構成は、図３に示されるリセット部１１１と比べて、第１リセット抵抗６３１および第２リセット抵抗６３２の配置（接続の仕方）が異なる。リセット部６２１では、第１リセット抵抗６３１がスイッチ素子２１５の両端の間に接続されている。スイッチ素子２１５がＭＯＳ－ＦＥＴである場合には、第１リセット抵抗６３１がスイッチ素子２１５のソースとドレインとの間に接続されている。
具体的に説明する。
スイッチ素子２１５は、第１リセット抵抗６３１と並列接続されており、当該並列接続回路が第２リセット抵抗６３２と直列に接続されている。さらに、これらからなる回路がリセットコンデンサ２１３と並列に接続されている。
本実施形態では、リセット信号ＲＳＴ＿ＳＷがＬｏ信号であるとき、スイッチ素子２１５はオフ状態となる。その結果、第１リセット抵抗６３１と第２リセット抵抗６３２との直列接続となり、合成のリセット抵抗の抵抗値はほぼ第１リセット抵抗６３１の抵抗値に等しくなる。
一方、リセット信号ＲＳＴ＿ＳＷがＨｉ信号であるとき、スイッチ素子２１５はオン状態となる。その結果、スイッチ素子２１５と第２リセット抵抗６３２とが直列接続となり、合成のリセット抵抗の抵抗値はほぼ第２リセット抵抗６３２の抵抗値に等しくなる。
以上のように、本実施形態に係る電力変換装置１では、第１実施形態の場合と同様に、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる。
（第３実施形態）
本実施形態では、第１実施形態に係る図３の例と比べて、電力変換装置１の電流検出部３１におけるリセット部１１１の構成が相違し、他の点で同様である。
図９は、第３実施形態に係る電流検出部７０１の構成を示す図である。なお、図９には、制御ＩＣ４１も示してある。
電流検出部７０１の構成は、図３の例と比べて、概略的には、図３に示されるリセット部１１１の代わりに、異なる構成を有するリセット部７２１が用いられている点で相違しており、他の点で同様である。
本実施形態では、説明の便宜上、図３の例と同様な構成部については、同じ符号を付して説明する。
リセット部７２１は、インピーダンス切替回路１２１として、第１リセット抵抗７３１（第１リセット抵抗Ｒｒｓｔ１）と、放電抵抗７３２（放電抵抗Ｒｄｃｈｇ）と、リセットコンデンサ７３３（リセットコンデンサＣｒｓｔ）と、リセットダイオード７３４（リセットダイオードＤｒｓｔ）と、スイッチ素子７３５（スイッチＳＷ）と、を備える。
スイッチ素子７３５と放電抵抗７３２との直列回路と、リセットダイオード７３４と、が並列に接続されている。これにより、一方の並列接続回路が構成されている。
また、第１リセット抵抗７３１と、リセットコンデンサ７３３と、が並列に接続されている。これにより、他方の並列接続回路が構成されている。
当該一方の並列接続回路と当該他方の並列接続回路とが直列に接続されている。
当該一方の並列接続回路において、当該他方の並列接続回路とは反対側におけるスイッチ素子７３５の一端およびリセットダイオード７３４のカソードは、カレントトランス８１と接続されている。
当該他方の並列接続回路において、当該一方の並列接続回路とは反対側における第１リセット抵抗７３１の一端およびリセットコンデンサ７３３の一端は接地端５３と接続されている。
リセットダイオード７３４は、スイッチング電流が所定方向に流れる電流を阻止する方向に接続されている。本実施形態では、スイッチング電流が所定方向に流れる電流であるときにスイッチ素子７３５を非導通とし、スイッチング電流が所定方向とは逆の方向にも流れる電流であるときにスイッチ素子７３５を導通させる。
本実施形態に係るリセット部７２１では、制御ＩＣ４１から出力されるリセット信号ＲＳＴ＿ＳＷがＬｏ信号からＨｉ信号に切り替えられると、スイッチ素子７３５がオフ状態からオン状態に切り替えられる。これにより、リセット部７２１では、スイッチ素子７３５がオフ状態になることで、インピーダンスが低下する。
具体的には、リセット部７２１では、スイッチ素子７３５がオフ状態であるときにリセットコンデンサ７３３に電荷が蓄積され、スイッチ素子７３５がオン状態になるとリセットコンデンサ７３３に蓄積された電荷が放電されることで、インピーダンスが低下する。
このため、本実施形態では、リセットコンデンサ７３３は必須である。
以上のように、本実施形態に係る電力変換装置１では、第１実施形態の場合と同様に、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる。
なお、本実施形態では、磁気リセットのインピーダンスを低下させる態様として、磁気リセットの抵抗値およびリセットコンデンサ７３３の容量を含むインピーダンスを低下させる態様が用いられている。
（第４実施形態）
本実施形態では、第１実施形態に係る図３の例と比べて、電力変換装置１の電流検出部３１および制御ＩＣ４１の構成が相違し、他の点で同様である。
図１０は、第４実施形態に係る電流検出部８０１の構成を示す図である。なお、図１０には、制御ＩＣ８０２も示してある。
電流検出部８０１の構成は、図３の例と比べて、概略的には、切替信号生成部８１１を備えており、制御ＩＣ８０２はリセット信号ＲＳＴ＿ＳＷを出力せず、切替信号生成部８１１によってリセット信号（切り替え信号）を生成する点で相違しており、他の点で同様である。
本実施形態では、説明の便宜上、図３の例と同様な構成部については、同じ符号を付して説明する。
制御ＩＣ８０２の構成は、図３に示される制御ＩＣ４１と比べて、リセット信号ＲＳＴ＿ＳＷの生成および出力を行わない点で相違しており、他の点で同様である。
電流検出部８０１において、切替信号生成部８１１は、検出ダイオード１３１のカソードと、スイッチ素子２１５の制御端（スイッチ素子２１５がＭＯＳ－ＦＥＴである場合にはゲート）との間に、設けられている。
切替信号生成部８１１は、第１閾値電圧源８２１と、第１コンパレータ８２２（第１コンパレータＵ１）と、第３スイッチ素子８２３（第３スイッチ素子Ｑ３）と、第４スイッチ素子８２４（第４スイッチ素子Ｑ４）と、第１ベース抵抗８２５（第１ベース抵抗Ｒｂ３）と、第２ベース抵抗８２６（第２ベース抵抗Ｒｂ４）と、エミッタ抵抗８２７（エミッタ抵抗Ｒｅ３）と、コレクタ抵抗８２８（コレクタ抵抗Ｒｃ４）と、充放電コンデンサ８２９（充放電コンデンサＣｃｈｇ）と、第２コンパレータ８３０（第２コンパレータＵ２）と、第２閾値電圧源８３１と、第１ヒステリシス抵抗８３２（第１ヒステリシス抵抗Ｒｈ１）と、第２ヒステリシス抵抗８３３（第２ヒステリシス抵抗Ｒｈ２）と、を備える。
第３スイッチ素子８２３は、ＰＮＰトランジスタである。
第４スイッチ素子８２４は、ＮＰＮトランジスタである。
制御系電源８７１～８７３は、所定の制御系電源電圧ＶＤＤを供給する電源を表し、これらは共通であってもよい。
第１コンパレータ８２２の負側の入力端は、制御ＩＣ８０２の電圧Ｖｃｓ端子と接続されている。
第１コンパレータ８２２の正側の入力端は、第１閾値電圧源８２１の一端と接続されている。第１閾値電圧源８２１の他端は接地端５３と接続されている。
第１閾値電圧源８２１は、第１コンパレータ８２２の正側の入力端に、所定の第１閾値電圧Ｖｒ１を出力する。
なお、第１コンパレータ８２２には、正負電源として、制御系電源８７１と接地端５３（本実施形態では、グラウンド）が接続されている。
第１コンパレータ８２２の出力と、第１ベース抵抗８２５の一端、および、第２ベース抵抗８２６）の一端が接続されている。
第１ベース抵抗８２５の他端と、第３スイッチ素子８２３のベースとが接続されている。
第２ベース抵抗８２６の他端と、第４スイッチ素子８２４のベースとが接続されている。
第３スイッチ素子８２３のエミッタと、エミッタ抵抗８２７の一端とが接続されている。エミッタ抵抗８２７の他端には、制御系電源８７２が接続されている。
第３スイッチ素子８２３のコレクタと、第４スイッチ素子８２４のコレクタとの間に、コレクタ抵抗８２８が接続されている。
第４スイッチ素子８２４のエミッタは、接地端５３と接続されている。
第４スイッチ素子８２４とコレクタ抵抗８２８との直列接続と、充放電コンデンサ８２９と、が並列に接続されている。
第２コンパレータ８３０の負側の入力端は、充放電コンデンサ８２９の一端と接続されている。
第２コンパレータ８３０の正側の入力端は、第１ヒステリシス抵抗８３２の一端、および、第２ヒステリシス抵抗８３３の一端のそれぞれと接続されている。
なお、第２コンパレータ８３０には、正負電源として、制御系電源８７３と接地端５３（本実施形態では、グラウンド）が接続されている。
第１ヒステリシス抵抗８３２の他端は、第２閾値電圧源８３１の一端と接続されている。
第２閾値電圧源８３１の他端は、接地端５３と接続されている。
第２閾値電圧源８３１は、第１ヒステリシス抵抗８３２に、所定の第２閾値電圧Ｖｒ２を出力する。
第２ヒステリシス抵抗８３３は、第２コンパレータ８３０の正側の入力端と、第２コンパレータ８３０の出力端との間に、接続されている。
第２コンパレータ８３０の出力端は、スイッチ素子２１５の制御端（スイッチ素子２１５がＭＯＳ－ＦＥＴである場合にはゲート）と接続されている。
ここで、第１閾値電圧Ｖｒ１は、１次側入力電流Ｉｉｎが正負の両方向に流れる電流になり始めるときの検出電圧Ｖｃｓの値の付近に設定される。
第１ベース抵抗８２５は、第３スイッチ素子８２３を十分にオンにすることができるベース電流が流れるように設定される。
第２ベース抵抗８２６は、第４スイッチ素子８２４を十分にオンにすることができるベース電流が流れるように設定される。
エミッタ抵抗８２７は、充放電コンデンサ８２９の充電時間を調整するための抵抗である。
充放電コンデンサ８２９は、充放電時間を調整するための容量を有する。
コレクタ抵抗８２８は、充放電コンデンサ８２９の放電時間を調整するための抵抗である。
具体的には、例えば、時間Ｔｏｆｆの期間中に電圧Ｖｃが第２閾値電圧Ｖｒ２を下回らないように、抵抗値、および、コンデンサの容量が設定される。
第２閾値電圧Ｖｒ２、第１ヒステリシス抵抗Ｒｈ１、第２ヒステリシス抵抗Ｒｈ２は、それぞれ、ヒステリシス幅Ｖｈｙｓをどの程度にするかによって設定される。
ヒステリシス幅Ｖｈｙｓは、負荷電流Ｉｏの状態が安定しているときにリセット信号ＲＳＴ＿ＳＷがＨｉとＬｏｗを繰り返さないように、十分な幅を持たせて設定される。
図１０の例では、第２コンパレータ８３０からスイッチ素子２１５に出力される信号が、リセット信号ＲＳＴ＿ＳＷ（切り替え信号）に相当する。
図１１において、（Ａ）～（Ｆ）は第４実施形態に係る各部の動作波形を示す図である。
図１１（Ａ）は、負荷電流Ｉｏの動作波形１２１１を示す。
図１１（Ｂ）は、１次側入力電流Ｉｉｎの動作波形１２１２を示す。
図１１（Ｃ）は、電流検出部８０１における検出電圧Ｖｃｓの動作波形１２１３を示す。なお、図１１（Ｃ）には、第１閾値電圧Ｖｒ１の動作波形１３１１（本実施形態では、一定値）を示してある。
図１１（Ｄ）は、第１コンパレータ８２２の出力電圧Ｖｃｏｍｐの動作波形１２１４を示す。
図１１（Ｅ）は、第２コンパレータ８３０の負側の入力の電圧Ｖｃの動作波形１２１５を示す。なお、図１１（Ｅ）には、第２閾値電圧Ｖｒ２の動作波形１３１２（本実施形態では、一定値）、第２閾値電圧Ｖｒ２とヒステリシス幅Ｖｈｙｓとの合計値の動作波形１３１３（本実施形態では、一定値）、および、制御系電源電圧ＶＤＤの動作波形１４１１（本実施形態では、一定値）を示してある。
図１１（Ｆ）は、切替信号生成部８１１において生成されるリセット信号ＲＳＴ＿ＳＷの動作波形１２１６を示す。
負荷電流Ｉｏが重負荷時の電流であるとき、１次側入力電流Ｉｉｎは正方向のみに流れる電流である。このとき、検出電圧Ｖｃｓが第１閾値電圧Ｖｒ１を上回ると、第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＬｏ信号になり、一方、検出電圧Ｖｃｓが第１閾値電圧Ｖｒ１を下回ると、第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＨｉ信号になる。
第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＬｏ信号である場合、第３スイッチ素子８２３がオン状態となり、充放電コンデンサ８２９が制御系電源電圧ＶＤＤにより充電され、充放電コンデンサ８２９の電圧Ｖｃが上昇する。
第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＨｉ信号である場合、第４スイッチ素子８２４がオン状態となり、充放電コンデンサ８２９が放電され、充放電コンデンサ８２９の電圧Ｖｃが減少する。
１次側入力電流Ｉｉｎが正方向のみに流れる電流であるとき、充放電コンデンサ８２９の電圧Ｖｃは増減を繰り返す。これにより、充放電コンデンサ８２９の電圧Ｖｃは常に第２閾値電圧Ｖｒ２を上回るため、リセット信号ＲＳＴ＿ＳＷはＬｏ信号となり、リセット抵抗の抵抗値の切り替えは行われない。
一方、負荷電流Ｉｏが軽負荷時の電流になると、１次側入力電流Ｉｉｎが正負の両方向に流れる電流となる。このとき、検出電圧Ｖｃｓが第１閾値電圧Ｖｒ１を下回ると、第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＨｉ信号になる。
第１コンパレータ８２２からの出力電圧ＶｃｏｍｐがＨｉ信号である場合、第４スイッチ素子８２４がオン状態となり、１次側入力電流Ｉｉｎが正方向のみに流れる電流であったときに充放電を繰り返していた充放電コンデンサ８２９が放電を行い、充放電コンデンサ８２９の電圧Ｖｃが減少する。
これにより、充放電コンデンサ８２９の電圧Ｖｃが第２閾値電圧Ｖｒ２を下回ると、リセット信号ＲＳＴ＿ＳＷはＨｉ信号となり、リセット抵抗の抵抗値の切り替えが行われる。つまり、リセット部１１１のリセット抵抗のインピーダンスが低下する。
例えば、制御ＩＣ８０２の処理速度が遅い場合、あるいは、制御ＩＣ８０２にリセット信号ＲＳＷ＿ＳＷの端子を追加することが難しい場合などに、本実施形態に係る切替信号生成部８１１を備えることで、応答速度の速いリセット抵抗の抵抗値の切り替えを行うことが可能となる。
以上のように、本実施形態に係る電力変換装置１では、スイッチング電流が所定方向とは逆の方向の成分を持つときであっても、抵抗の接続状態の切り替えにより、スイッチング電流の検出精度を補償することができる。
（以上の実施形態に関する変形例）
以上の実施形態では、検出電圧Ｖｃｓをトリガとしてリセット信号ＲＳＴ＿ＳＷを出力する制御ＩＣ４１または切替信号生成部８１１が用いられる構成を示したが、他の構成例として、別の指標をトリガとしてリセット信号ＲＳＴ＿ＳＷを出力する構成が用いられてもよい。当該別の指標としては、例えば、入力電圧センス値あるいはＰＷＭのパルスのＤｕｔｙ２等が用いられてもよい。
一例として、入力電圧センス値をトリガとしてリセット信号ＲＳＴ＿ＳＷを出力する構成について説明する。
入力電圧Ｖｉｎが増加すると、出力電圧を一定に保つために、時間Ｔｏｎは短くなり、時間Ｔｏｆｆが長くなる。このため、カレントトランス８１の磁気リセットに使用することが可能な時間Ｔｒを長く取れるようになるため、リセット抵抗の抵抗値を低抵抗（第２リセット抵抗Ｒｒｓｔ２が主に使用される接続）に切り替えることが可能になる。
ここで、入力電圧センス値と入力電圧Ｖｉｎとは比例関係にある。
そこで、入力電圧センス値が所定の検出閾値Ｖｉｎ＿ｔｈ１を上回るとリセット抵抗の抵抗値を低抵抗に切り替え、また、入力電圧センス値が所定の復帰閾値Ｖｉｎ＿ｔｈ２を下回るとリセット抵抗の抵抗値を元の値（第１リセット抵抗Ｒｒｓｔ１が主に使用される接続）に切り替える、構成を用いることができる。
検出閾値Ｖｉｎ＿ｔｈ１と復帰閾値Ｖｉｎ＿ｔｈ２とには、ある程度のヒステリシス幅が設けられる。
ただし、切り替え後の磁気リセットの時間Ｔｒは選定される第２リセット抵抗Ｒｒｓｔ２の抵抗値に依存するため、第２リセット抵抗Ｒｒｓｔ２の抵抗値を考慮して、（時間Ｔｒ≦時間Ｔｏｆｆ）となるように、各閾値を設定する。
なお、ヒステリシスが用いられず、検出閾値Ｖｉｎ＿ｔｈ１と復帰閾値Ｖｉｎ＿ｔｈ２とが同じ値に設定されてもよい。
他の例として、Ｄｕｔｙ２をトリガとしてリセット信号ＲＳＴ＿ＳＷを出力する構成について説明する。
入力電圧Ｖｉｎが増加する、または、負荷電流Ｉｏが減少する（つまり、軽負荷になる）と、出力電圧を一定に保つためにＤｕｔｙ２は減少し、時間Ｔｏｎは短くなり、時間Ｔｏｆｆが長くなる。このため、カレントトランス８１の磁気リセットに使用することが可能な時間Ｔｒを長く取れるようになるため、リセット抵抗の抵抗値を低抵抗（第２リセット抵抗Ｒｒｓｔ２が主に使用される接続）に切り替えることが可能になる。
そこで、Ｄｕｔｙ２が所定の検出閾値Ｄｕｔｙ２＿ｔｈ１を下回るとリセット抵抗の抵抗値を低抵抗に切り替え、また、Ｄｕｔｙ２が所定の復帰閾値Ｄｕｔｙ２＿ｔｈ２を上回るとリセット抵抗の抵抗値を元の値（第１リセット抵抗Ｒｒｓｔ１が主に使用される接続）に切り替える、構成を用いることができる。
検出閾値Ｄｕｔｙ２＿ｔｈ１と復帰閾値Ｄｕｔｙ２＿ｔｈ２とには、ある程度のヒステリシス幅が設けられる。
ただし、切り替え後の磁気リセットの時間Ｔｒは選定される第２リセット抵抗Ｒｒｓｔ２の抵抗値に依存するため、第２リセット抵抗Ｒｒｓｔ２の抵抗値を考慮して、（時間Ｔｒ≦時間Ｔｏｆｆ）となるように、各閾値を設定する。
なお、ヒステリシスが用いられず、検出閾値Ｄｕｔｙ２＿ｔｈ１と復帰閾値Ｄｕｔｙ２＿ｔｈ２とが同じ値に設定されてもよい。
以上の実施形態において、ＮチャネルのＭＯＳ－ＦＥＴがスイッチ素子として使用されて切り替えが行われている構成について、これに限られず、他のスイッチ素子が用いられてもよい。
また、以上の実施形態において、ＮチャネルのＭＯＳ－ＦＥＴの駆動方法として、ＰＮＰトランジスタおよびＮＰＮトランジスタが使用されて駆動が行われている構成としては、これに限られず、他の駆動方法が用いられてもよい。
以上の実施形態では、電流検出部３１のリセット部１１１、電流検出部６０１のリセット部６２１、および、電流検出部７０１のリセット部７２１において、接地側とは反対の側にリセットダイオード２１４、７３４が設けられる構成を示したが、他の構成例として、接地側にリセットダイオード２１４、７３４が設けられる構成が用いられてもよい。
また、スイッチ素子２１５と第２リセット抵抗２１２との接続順序は逆であってもよい。スイッチ素子７３５と放電抵抗７３２との接続順序は逆であってもよい。
また、スイッチのオンとオフとは逆の態様が用いられてもよく、信号のＨｉとＬｏｗとは逆の態様が用いられてもよい。
また、機械式スイッチまたはＦＥＴ等のスイッチの代わりに、サーミスタが用いられてもよい。サーミスタの抵抗値は、温度に応じて変化する。そこで、例えば、軽負荷時にはメイン回路の温度が下がり、サーミスタの抵抗値が小さくなるように構成することができる。
また、例えば、絶縁コンバータが用いられる構成の代わりに、非絶縁コンバータが用いられてもよい。
本実施形態に係る電流検出回路は、例えば、トランスを含むメイン回路、あるいは、同期整流回路を含むメイン回路に適用されてもよい。同期整流回路では、スイッチのオンオフのタイミングのずれによって、本実施形態の場合と同様に、正負の両方向に流れる入力電流が発生し得る。なお、トランスと同期整流回路の両方を含むメイン回路に、本実施形態に係る電流検出回路が適用されてもよい。
＜構成例＞
一構成例として、カレントトランス（実施形態では、カレントトランス８１）を用いて、スイッチング電流の所定方向（実施形態では、正方向）の成分の値を検出する電流検出回路（実施形態では、電流検出部３１、６０１、７０１、８０１の回路）であって、カレントトランスの１次側に流れるスイッチング電流が、所定方向とは逆の方向の成分を持つとき、カレントトランスの２次側においてリセット素子の接続状態を切り替えることでカレントトランスの２次側の磁気リセットのインピーダンスを低下させる、電流検出回路である。
なお、リセット素子は、各種の回路素子を含んでもよい。
一構成例（図３の例）として、電流検出回路では、検出ダイオード（実施形態では、検出ダイオード１３１）と、検出抵抗（実施形態では、検出抵抗１３２）と、リセット素子としての第１リセット抵抗（実施形態では、第１リセット抵抗２１１）および第２リセット抵抗（実施形態では、第２リセット抵抗２１２）と、リセットダイオード（実施形態では、リセットダイオード２１４）と、スイッチ（実施形態では、スイッチ素子２１５）と、を有し、検出ダイオードと検出抵抗との直列接続回路が、カレントトランスの２次側巻線に対して並列に接続されており、スイッチと第２リセット抵抗との直列接続回路と、第１リセット抵抗と、が並列に接続されており、この並列接続回路とリセットダイオードとが直列に接続されており、これらの回路がカレントトランスの２次側巻線に対して並列に接続されており、検出ダイオードはスイッチング電流が所定方向に流れる時に導通する方向に接続されており、リセットダイオードはスイッチング電流が所定方向に流れる時に導通を阻止する方向に接続されており、スイッチング電流が所定方向に流れる電流であるときにスイッチを非導通とし、スイッチング電流が所定方向とは逆の方向にも流れる電流であるときにスイッチを導通させる。
一構成例（図３の例）として、電流検出回路では、第１リセット抵抗に対してリセットコンデンサ（実施形態では、リセットコンデンサ２１３）が並列に接続されている。
一構成例（図８の例）として、電流検出回路では、検出ダイオード（実施形態では、検出ダイオード１３１）と、検出抵抗（実施形態では、検出抵抗１３２）と、リセット素子としての第１リセット抵抗（実施形態では、第１リセット抵抗６３１）および第２リセット抵抗（実施形態では、第２リセット抵抗６３２）と、リセットダイオード（実施形態では、リセットダイオード２１４）と、スイッチ（実施形態では、スイッチ素子２１５）と、を有し、検出ダイオードと検出抵抗との直列接続回路が、カレントトランスの２次側巻線に対して並列に接続されており、スイッチと第１リセット抵抗との並列接続回路と、第２リセット抵抗と、リセットダイオードと、が直列に接続されており、これらの回路がカレントトランスの２次側巻線に対して並列に接続されており、検出ダイオードはスイッチング電流が所定方向に流れる時に導通する方向に接続されており、リセットダイオードはスイッチング電流が所定方向に流れる時に導通を阻止する方向に接続されており、スイッチング電流が所定方向に流れる電流であるときにスイッチを非導通とし、スイッチング電流が所定方向とは逆の方向にも流れる電流であるときにスイッチを導通させる。
一構成例（図８の例）として、電流検出回路では、スイッチと第１リセット抵抗との並列接続回路と、第２リセット抵抗との直列接続の両端に対してリセットコンデンサ（実施形態では、リセットコンデンサ２１３）が並列に接続されている。
一構成例（図９の例）として、電流検出回路では、検出ダイオード（実施形態では、検出ダイオード１３１）と、検出抵抗（実施形態では、検出抵抗１３２）と、リセット素子としての第１リセット抵抗（実施形態では、第１リセット抵抗７３１）および放電抵抗（実施形態では、放電抵抗７３２）と、リセットコンデンサ（実施形態では、リセットコンデンサ７３３）と、リセットダイオード（実施形態では、リセットダイオード７３４）と、スイッチ（実施形態では、スイッチ素子７３５）と、を有し、検出ダイオードと検出抵抗との直列接続回路が、カレントトランスの２次側巻線に対して並列に接続されており、スイッチと放電抵抗との直列接続回路と、リセットダイオードとの第１並列接続回路と、第１リセット抵抗とリセットコンデンサとの第２並列接続回路と、が直列に接続されており、この直列接続回路がカレントトランスの２次側巻線に対して並列に接続されており、検出ダイオードはスイッチング電流が所定方向に流れる時に導通する方向に接続されており、リセットダイオードはスイッチング電流が所定方向に流れる時に導通を阻止する方向に接続されており、スイッチング電流が所定方向に流れる電流であるときにスイッチを非導通とし、スイッチング電流が所定方向とは逆の方向にも流れる電流であるときにスイッチを導通させる。
一構成例として、電流検出回路では、スイッチは、所定の指標値に基づいて制御される。
一構成例として、電流検出回路では、スイッチは、指標値に基づいて、ヒステリシスを用いて制御される。
一構成例として、電流検出回路では、指標値は、電流検出回路による検出値（実施形態では、検出電圧Ｖｃｓ）、入力電圧に比例した入力電圧センス値（電圧Ｖｉｎ＿ｓｅｎｓｅ）、または、スイッチング電流を流すトランス（実施形態では、トランス１６）に印加される電圧がオンとなる期間に関するデューティ（実施形態では、Ｄｕｔｙ２）である。
一構成例（図３、図８、図９の例）として、電流検出回路では、スイッチは、指標値となる所定の検出値に基づいてスイッチを切り替える信号（実施形態では、リセット信号ＲＳＴ＿ＳＷ）を出力する制御部（実施形態では、制御ＩＣ４１）から出力される信号によって制御される。
一構成例（図１０の例）として、電流検出回路では、電流検出回路による検出値に基づいてスイッチを切り替える信号を生成する回路（実施形態では、切替信号生成部８１１）を備える。スイッチは、当該信号によって制御される。
一構成例として、電流検出回路では、インピーダンスを切り替えるスイッチを有する。スイッチは、スイッチング電流を流すメインスイッチ（図１の例では、ＦＥＴ１２～１５）とは別の信号（実施形態では、リセット信号ＲＳＴ＿ＳＷ）によって制御される。
一構成例として、電流検出回路では、インピーダンスを切り替えるスイッチを有し、リセット素子は複数のリセット抵抗と１つ以上のリセットコンデンサで構成される。
一構成例（図１の例）として、電力変換装置（実施形態では、電力変換装置１）は、スイッチング電流を用いて出力電圧を供給するメイン回路と、電流検出回路と、を有する。
一構成例（図１の例）として、電力システムは、電力変換装置を備える。
以上に説明した電力変換装置１などの任意の装置（例えば、制御ＩＣ４１、８０２）における任意の構成部の機能は、プロセッサーにより実現されてもよい。例えば、実施形態における各処理は、プログラム等の情報に基づき動作するプロセッサーと、プログラム等の情報を記憶するコンピューター読み取り可能な記録媒体により実現されてもよい。ここで、プロセッサーは、例えば、各部の機能が個別のハードウェアで実現されてもよく、あるいは、各部の機能が一体のハードウェアで実現されてもよい。例えば、プロセッサーはハードウェアを含み、当該ハードウェアは、デジタル信号を処理する回路およびアナログ信号を処理する回路のうちの少なくとも一方を含んでもよい。例えば、プロセッサーは、回路基板に実装された１または複数の回路装置、あるいは、１または複数の回路素子のうちの一方または両方を用いて、構成されてもよい。回路装置としてはＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などが用いられてもよく、回路素子としては抵抗あるいはキャパシターなどが用いられてもよい。
ここで、プロセッサーは、例えば、ＣＰＵであってもよい。ただし、プロセッサーは、ＣＰＵに限定されるものではなく、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、あるいは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のような、各種のプロセッサーが用いられてもよい。また、プロセッサーは、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によるハードウェア回路であってもよい。また、プロセッサーは、例えば、複数のＣＰＵにより構成されていてもよく、あるいは、複数のＡＳＩＣによるハードウェア回路により構成されていてもよい。また、プロセッサーは、例えば、複数のＣＰＵと、複数のＡＳＩＣによるハードウェア回路と、の組み合わせにより構成されていてもよい。また、プロセッサーは、例えば、アナログ信号を処理するアンプ回路あるいはフィルター回路等のうちの１以上を含んでもよい。
以上、この開示の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この開示の要旨を逸脱しない範囲の設計等も含まれる。
１、３００１…電力変換装置、１１…直流電源、１２～１５…ＦＥＴ、１６…トランス、２１～２２…整流ダイオード、２３…チョークコイル、２４…出力コンデンサ、２５…負荷（Ｌｏａｄ）、３１、６０１、７０１、８０１、３０１１…電流検出部、３３…出力電圧検出部、４１、８０２、３０２１…制御ＩＣ、５１、５３…接地端、６１…漏れインダクタンス、６２、９５…励磁インダクタンス、６３、９１…１次側巻線、６４～６５、９２…２次側巻線、６６、９３…コア、８１…カレントトランス、８２、３０３１…電流－電圧変換部、１１１、６２１、７２１、３０４１…リセット部、１２１…インピーダンス切替回路、１３１、３１１２…検出ダイオード、１３２、３１１３…検出抵抗、２１１、６３１、７３１…第１リセット抵抗、２１２、６３２…第２リセット抵抗、２１３、７３３…リセットコンデンサ、２１４、７３４…リセットダイオード、２１５、７３５…スイッチ素子、５１１…リファレンス電源、５１２…エラーアンプ、５１３…スロープ電圧源、５１４…加算器、５１５…コンパレータ、５１６…基準パルス発生器、５１７…パルス生成部、５３１…ピーク値検出部、５３２…ＣＴリセット切替部、７３２…放電抵抗、１０１１～１０２１、１２１１～１２１６、１３１１～１３１３、１４１１、４０１１～４０２２…動作波形、８２１…第１閾値電圧源、８２２…第１コンパレータ、８２３…第３スイッチ素子、８２４…第４スイッチ素子、８２５…第１ベース抵抗、８２６…第２ベース抵抗、８２７…エミッタ抵抗、８２８…コレクタ抵抗、８２９…充放電コンデンサ、８３０…第２コンパレータ、８３１…第２閾値電圧源、８３２…第１ヒステリシス抵抗、８３３…第２ヒステリシス抵抗、８７１～８７３…制御系電源、２０１１、２０２１…特性、３１１１…リセット抵抗

Claims (15)

  1. カレントトランスを用いて、スイッチング電流の所定方向の成分の値を検出する電流検出回路であって、
    前記カレントトランスの１次側に流れる前記スイッチング電流が、前記所定方向とは逆の方向の成分を持つとき、前記カレントトランスの２次側においてリセット素子の接続状態を切り替えることで前記カレントトランスの２次側の磁気リセットのインピーダンスを低下させる、
    電流検出回路。
  2. 検出ダイオードと、検出抵抗と、
    前記リセット素子としての第１リセット抵抗および第２リセット抵抗と、リセットダイオードと、スイッチと、を有し、
    前記検出ダイオードと前記検出抵抗との直列接続回路が、前記カレントトランスの２次側巻線に対して並列に接続されており、
    前記スイッチと前記第２リセット抵抗との直列接続回路と、前記第１リセット抵抗と、が並列に接続されており、この並列接続回路と前記リセットダイオードとが直列に接続されており、これらの回路が前記カレントトランスの前記２次側巻線に対して並列に接続されており、
    前記検出ダイオードは前記スイッチング電流が前記所定方向に流れる時に導通する方向に接続されており、
    前記リセットダイオードは前記スイッチング電流が前記所定方向に流れる時に導通を阻止する方向に接続されており、
    前記スイッチング電流が前記所定方向に流れる電流であるときに前記スイッチを非導通とし、
    前記スイッチング電流が前記所定方向とは逆の方向にも流れる電流であるときに前記スイッチを導通させる、
    請求項１に記載の電流検出回路。
  3. 前記第１リセット抵抗に対してリセットコンデンサが並列に接続されている
    請求項２に記載の電流検出回路。
  4. 検出ダイオードと、検出抵抗と、
    前記リセット素子としての第１リセット抵抗および第２リセット抵抗と、リセットダイオードと、スイッチと、を有し、
    前記検出ダイオードと前記検出抵抗との直列接続回路が、前記カレントトランスの２次側巻線に対して並列に接続されており、
    前記スイッチと前記第１リセット抵抗との並列接続回路と、前記第２リセット抵抗と、前記リセットダイオードと、が直列に接続されており、これらの回路が前記カレントトランスの前記２次側巻線に対して並列に接続されており、
    前記検出ダイオードは前記スイッチング電流が前記所定方向に流れる時に導通する方向に接続されており、
    前記リセットダイオードは前記スイッチング電流が前記所定方向に流れる時に導通を阻止する方向に接続されており、
    前記スイッチング電流が前記所定方向に流れる電流であるときに前記スイッチを非導通とし、
    前記スイッチング電流が前記所定方向とは逆の方向にも流れる電流であるときに前記スイッチを導通させる、
    請求項１に記載の電流検出回路。
  5. 前記スイッチと前記第１リセット抵抗との並列接続回路と、前記第２リセット抵抗との直列接続の両端に対してリセットコンデンサが並列に接続されている
    請求項４に記載の電流検出回路。
  6. 検出ダイオードと、検出抵抗と、
    前記リセット素子としての第１リセット抵抗および放電抵抗と、リセットコンデンサと、リセットダイオードと、スイッチと、を有し、
    前記検出ダイオードと前記検出抵抗との直列接続回路が、前記カレントトランスの２次側巻線に対して並列に接続されており、
    前記スイッチと前記放電抵抗との直列接続回路と、前記リセットダイオードとの第１並列接続回路と、前記第１リセット抵抗と前記リセットコンデンサとの第２並列接続回路と、が直列に接続されており、この直列接続回路が前記カレントトランスの前記２次側巻線に対して並列に接続されており、
    前記検出ダイオードは前記スイッチング電流が前記所定方向に流れる時に導通する方向に接続されており、
    前記リセットダイオードは前記スイッチング電流が前記所定方向に流れる時に導通を阻止する方向に接続されており、
    前記スイッチング電流が前記所定方向に流れる電流であるときに前記スイッチを非導通とし、
    前記スイッチング電流が前記所定方向とは逆の方向にも流れる電流であるときに前記スイッチを導通させる、
    請求項１に記載の電流検出回路。
  7. 前記スイッチは、所定の指標値に基づいて制御される、
    請求項２から請求項６のいずれか１項に記載の電流検出回路。
  8. 前記スイッチは、前記指標値に基づいて、ヒステリシスを用いて制御される、
    請求項７のいずれか１項に記載の電流検出回路。
  9. 前記指標値は、当該電流検出回路による検出値、入力電圧に比例した入力電圧センス値、または、前記スイッチング電流を流すトランスに印加される電圧がオンとなる期間に関するデューティである、
    請求項７または請求項８に記載の電流検出回路。
  10. 前記スイッチは、前記指標値となる前記所定の検出値に基づいて前記スイッチを切り替える信号を出力する制御部から出力される前記信号によって制御される、
    請求項７から請求項９のいずれか１項に記載の電流検出回路。
  11. 当該電流検出回路による検出値に基づいて前記スイッチを切り替える信号を生成する回路を備え、
    前記スイッチは、前記信号によって制御される、
    請求項２から請求項１０のいずれか１項に記載の電流検出回路。
  12. 前記インピーダンスを切り替えるスイッチを有し、
    前記スイッチは、前記スイッチング電流を流すメインスイッチとは別の信号によって制御される、
    請求項１に記載の電流検出回路。
  13. 前記インピーダンスを切り替えるスイッチを有し、
    前記リセット素子は複数のリセット抵抗と１つ以上のリセットコンデンサで構成される、
    請求項１に記載の電流検出回路。
  14. 前記スイッチング電流を用いて出力電圧を供給するメイン回路と、
    請求項１から請求項１０のいずれか１項に記載の電流検出回路と、を有する、
    電力変換装置。
  15. 請求項１４に記載の電力変換装置を含む、
    電力システム。
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