JP3398131B2 - スイッチング電源装置 - Google Patents
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- JP3398131B2 JP3398131B2 JP2000243861A JP2000243861A JP3398131B2 JP 3398131 B2 JP3398131 B2 JP 3398131B2 JP 2000243861 A JP2000243861 A JP 2000243861A JP 2000243861 A JP2000243861 A JP 2000243861A JP 3398131 B2 JP3398131 B2 JP 3398131B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電圧値が所定周期
で変動する入力電圧を直流／直流変換するスイッチング
電源装置に関し、詳しくは、スイッチング素子を流れる
電流を検出して過電流制御を行うスイッチング電源装置
に関するものである。
で変動する入力電圧を直流／直流変換するスイッチング
電源装置に関し、詳しくは、スイッチング素子を流れる
電流を検出して過電流制御を行うスイッチング電源装置
に関するものである。
【０００２】
【従来の技術】この種のスイッチング電源装置として、
図７に示すフライバック型の電源装置６１が従来から知
られている。この電源装置６１は、入力側に小容量のコ
ンデンサＣ１のみが配設されたいわゆるバルクコンデン
サレス回路で構成されており、交流を整流した脈流、ま
たは脈流が重畳されている直流を入力電圧ＶINとして入
力する。この電源装置６１では、スイッチング制御回路
６２によってＦＥＴ３がスイッチング制御されると、そ
のスイッチングオン期間では、入力電圧ＶINに基づく電
流Ｉ11がトランス２の一次巻線２ａを流れ、トランス２
にエネルギーが蓄積される。次いで、スイッチングオフ
期間では、フライバック電流が、トランス２の二次巻線
２ｂから、ダイオード１１を介してコンデンサ１２に放
出される。これにより、出力電圧ＶO が生成される。
図７に示すフライバック型の電源装置６１が従来から知
られている。この電源装置６１は、入力側に小容量のコ
ンデンサＣ１のみが配設されたいわゆるバルクコンデン
サレス回路で構成されており、交流を整流した脈流、ま
たは脈流が重畳されている直流を入力電圧ＶINとして入
力する。この電源装置６１では、スイッチング制御回路
６２によってＦＥＴ３がスイッチング制御されると、そ
のスイッチングオン期間では、入力電圧ＶINに基づく電
流Ｉ11がトランス２の一次巻線２ａを流れ、トランス２
にエネルギーが蓄積される。次いで、スイッチングオフ
期間では、フライバック電流が、トランス２の二次巻線
２ｂから、ダイオード１１を介してコンデンサ１２に放
出される。これにより、出力電圧ＶO が生成される。
【０００３】一方、スイッチング制御回路６２は、抵抗
４の両端電圧を監視することにより、ＦＥＴ３を流れる
電流Ｉ11の過電流を検出する。この場合、抵抗４によっ
て検出された検出電圧ＶD11 が所定の基準電圧ＶR11 を
超えるときには、ＦＥＴ３に過電流が流れていることを
意味する。このため、スイッチング制御回路６２は、検
出電圧ＶD11 が基準電圧ＶR11 を超えた時点で、ＦＥＴ
３を流れる電流Ｉ11のピーク値が一定になるようにＦＥ
Ｔ３のスイッチングを制御する。
４の両端電圧を監視することにより、ＦＥＴ３を流れる
電流Ｉ11の過電流を検出する。この場合、抵抗４によっ
て検出された検出電圧ＶD11 が所定の基準電圧ＶR11 を
超えるときには、ＦＥＴ３に過電流が流れていることを
意味する。このため、スイッチング制御回路６２は、検
出電圧ＶD11 が基準電圧ＶR11 を超えた時点で、ＦＥＴ
３を流れる電流Ｉ11のピーク値が一定になるようにＦＥ
Ｔ３のスイッチングを制御する。
【０００４】
【発明が解決しようとする課題】ところが、従来の電源
装置６１には、以下の問題点がある。すなわち、電圧値
が商用交流周波数に同期して変化する入力電圧ＶINを入
力して一定電力を生成する場合、電流Ｉ11の電流値は、
入力電圧ＶINの電圧値が低いときほど大きく、電圧値が
高いときほど小さくなる。したがって、検出電圧ＶD11
（つまり、電流Ｉ11の電流値）は、図８に示すように、
入力電圧ＶINの電圧変化に応じて変化する。その一方、
スイッチング制御回路６２は、検出電圧ＶD11 が基準電
圧ＶR11 を超えた時点で過電流制御を開始し、検出電圧
ＶD11 が基準電圧ＶR11 よりも低下した時点で過電流制
御を停止する。したがって、例えば、同図に示すよう
に、検出電圧ＶD11 が最大となるＡ１時点で過電流制御
が行われたとしても、検出電圧ＶD11 が基準電圧ＶR11
よりも低下すると過電流制御が停止される。この場合、
検出電圧ＶD11 が基準電圧ＶR11 を超えない状態であっ
ても、入力電圧ＶINの電圧値が徐々に上昇するため、図
９に示すように、出力電力も出力電流ＩO の増大に応じ
て徐々に増加する。そして、Ｂ１時点における検出電圧
ＶD11 が基準電圧ＶR11 を超えるときに初めて定電力垂
下制御が完全となる。したがって、本来的には、同図に
破線で示すように、Ａ１時点における出力電力を最大電
力とするいわゆる定電力垂下制御が好ましいにも拘わら
ず、Ａ１時点からＢ１時点に至るまでの間において、出
力電力が徐々に増加することになる。このため、トラン
ス２における一次巻線２ａ側の一次回路に入力される電
力を一定電力以下に制御するのが望ましいにも拘わら
ず、実際には、一次回路に入力される電力も徐々に増加
する。この結果、一次回路に過大な電力が入力されるこ
とに起因して、トランス２が磁気飽和し、ひいてはＦＥ
Ｔ３が破壊されることがあるという重大な問題が発生す
る。
装置６１には、以下の問題点がある。すなわち、電圧値
が商用交流周波数に同期して変化する入力電圧ＶINを入
力して一定電力を生成する場合、電流Ｉ11の電流値は、
入力電圧ＶINの電圧値が低いときほど大きく、電圧値が
高いときほど小さくなる。したがって、検出電圧ＶD11
（つまり、電流Ｉ11の電流値）は、図８に示すように、
入力電圧ＶINの電圧変化に応じて変化する。その一方、
スイッチング制御回路６２は、検出電圧ＶD11 が基準電
圧ＶR11 を超えた時点で過電流制御を開始し、検出電圧
ＶD11 が基準電圧ＶR11 よりも低下した時点で過電流制
御を停止する。したがって、例えば、同図に示すよう
に、検出電圧ＶD11 が最大となるＡ１時点で過電流制御
が行われたとしても、検出電圧ＶD11 が基準電圧ＶR11
よりも低下すると過電流制御が停止される。この場合、
検出電圧ＶD11 が基準電圧ＶR11 を超えない状態であっ
ても、入力電圧ＶINの電圧値が徐々に上昇するため、図
９に示すように、出力電力も出力電流ＩO の増大に応じ
て徐々に増加する。そして、Ｂ１時点における検出電圧
ＶD11 が基準電圧ＶR11 を超えるときに初めて定電力垂
下制御が完全となる。したがって、本来的には、同図に
破線で示すように、Ａ１時点における出力電力を最大電
力とするいわゆる定電力垂下制御が好ましいにも拘わら
ず、Ａ１時点からＢ１時点に至るまでの間において、出
力電力が徐々に増加することになる。このため、トラン
ス２における一次巻線２ａ側の一次回路に入力される電
力を一定電力以下に制御するのが望ましいにも拘わら
ず、実際には、一次回路に入力される電力も徐々に増加
する。この結果、一次回路に過大な電力が入力されるこ
とに起因して、トランス２が磁気飽和し、ひいてはＦＥ
Ｔ３が破壊されることがあるという重大な問題が発生す
る。
【０００５】本発明は、かかる問題点に鑑みてなされた
ものであり、定電力垂下制御の確実化を図り得るスイッ
チング電源装置を提供することを主目的とする。
ものであり、定電力垂下制御の確実化を図り得るスイッ
チング電源装置を提供することを主目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成すべく請
求項１記載のスイッチング電源装置は、一次巻線および
二次巻線を有するトランスと、電圧値が所定周期で変動
する入力電圧を前記一次巻線を介してスイッチングする
スイッチング素子と、当該スイッチング素子を流れる電
流値を検出する電流検出部と、当該電流検出部によって
検出された検出値が基準値を超えるときに前記スイッチ
ング素子のスイッチングを制御して過電流制御を行うス
イッチング制御回路とを備えているスイッチング電源装
置であって、前記基準値と前記検出値とを比較して当該
検出値が当該基準値を超えたときに制御信号を出力する
比較回路と、前記制御信号が出力されたときに、前記基
準 値を低下させて保持すると共に前記検出値が当該低下
後の基準値を下回るときに当該保持を解除して当該基準
値を元の値に復帰させるラッチ回路とを備えていること
を特徴とする。
求項１記載のスイッチング電源装置は、一次巻線および
二次巻線を有するトランスと、電圧値が所定周期で変動
する入力電圧を前記一次巻線を介してスイッチングする
スイッチング素子と、当該スイッチング素子を流れる電
流値を検出する電流検出部と、当該電流検出部によって
検出された検出値が基準値を超えるときに前記スイッチ
ング素子のスイッチングを制御して過電流制御を行うス
イッチング制御回路とを備えているスイッチング電源装
置であって、前記基準値と前記検出値とを比較して当該
検出値が当該基準値を超えたときに制御信号を出力する
比較回路と、前記制御信号が出力されたときに、前記基
準 値を低下させて保持すると共に前記検出値が当該低下
後の基準値を下回るときに当該保持を解除して当該基準
値を元の値に復帰させるラッチ回路とを備えていること
を特徴とする。
【０００７】請求項２記載のスイッチング電源装置は、
一次巻線および二次巻線を有するトランスと、電圧値が
所定周期で変動する入力電圧を前記一次巻線を介してス
イッチングするスイッチング素子と、当該スイッチング
素子を流れる電流値を検出する電流検出部と、当該電流
検出部によって検出された検出値が基準値を超えるとき
に前記スイッチング素子のスイッチングを制御して過電
流制御を行うスイッチング制御回路とを備えているスイ
ッチング電源装置であって、前記基準値と前記検出値と
を比較して当該検出値が当該基準値を超えたときに制御
信号を出力する比較回路と、前記制御信号が出力された
ときに、前記検出値に所定値を加算した状態を保持する
と共に当該加算後の検出値が前記基準値を下回るときに
当該加算状態の保持を解除するラッチ回路とを備えてい
ることを特徴とする。
一次巻線および二次巻線を有するトランスと、電圧値が
所定周期で変動する入力電圧を前記一次巻線を介してス
イッチングするスイッチング素子と、当該スイッチング
素子を流れる電流値を検出する電流検出部と、当該電流
検出部によって検出された検出値が基準値を超えるとき
に前記スイッチング素子のスイッチングを制御して過電
流制御を行うスイッチング制御回路とを備えているスイ
ッチング電源装置であって、前記基準値と前記検出値と
を比較して当該検出値が当該基準値を超えたときに制御
信号を出力する比較回路と、前記制御信号が出力された
ときに、前記検出値に所定値を加算した状態を保持する
と共に当該加算後の検出値が前記基準値を下回るときに
当該加算状態の保持を解除するラッチ回路とを備えてい
ることを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して、本発
明に係るスイッチング電源装置の好適な実施の形態につ
いて説明する。なお、電源装置６１と同一の構成要素に
ついては同一の符号を付して重複した説明を省略する。
明に係るスイッチング電源装置の好適な実施の形態につ
いて説明する。なお、電源装置６１と同一の構成要素に
ついては同一の符号を付して重複した説明を省略する。
【０００９】まず、図１に示す電源装置１の構成につい
て説明する。
て説明する。
【００１０】この電源装置１は、トランス２の一次巻線
２ａ側の一次回路として、小容量のコンデンサＣ１、ス
イッチング素子としてのＦＥＴ３、抵抗４、スイッチン
グ制御回路５、比較回路６およびラッチ回路７を備えて
いる。また、トランス２の二次巻線２ｂ側の二次回路と
して、整流用のダイオード１１、および平滑用のコンデ
ンサ１２を備えている。
２ａ側の一次回路として、小容量のコンデンサＣ１、ス
イッチング素子としてのＦＥＴ３、抵抗４、スイッチン
グ制御回路５、比較回路６およびラッチ回路７を備えて
いる。また、トランス２の二次巻線２ｂ側の二次回路と
して、整流用のダイオード１１、および平滑用のコンデ
ンサ１２を備えている。
【００１１】抵抗４は、本発明における電流検出部を構
成し、スイッチングオン時にＦＥＴ３に流れる電流Ｉ1
を検出する。比較回路６は、ラッチ回路７と共に本発明
における処理部を構成し、演算増幅器２１および抵抗２
２〜２４で構成されている。この場合、図外の補助電源
によって生成された定電圧ＶCOを抵抗２２，２３で分圧
した基準電圧ＶR1が演算増幅器２１のマイナス入力端子
に入力され、抵抗４によって検出された検出電圧ＶD が
演算増幅器２１のプラス入力端子に入力されている。し
たがって、演算増幅器２１は、プラス入力端子の入力電
圧がマイナス入力端子の入力電圧を超えるときに制御信
号ＳC を出力する。なお、検出電圧ＶDは、定電圧ＶCO
を抵抗２４，４で分圧した電圧Ｖ1 （図２（ａ）参照）
と、電流Ｉ１が抵抗４を流れることに起因して抵抗４の
両端に発生する電圧との加算電圧として検出される。
成し、スイッチングオン時にＦＥＴ３に流れる電流Ｉ1
を検出する。比較回路６は、ラッチ回路７と共に本発明
における処理部を構成し、演算増幅器２１および抵抗２
２〜２４で構成されている。この場合、図外の補助電源
によって生成された定電圧ＶCOを抵抗２２，２３で分圧
した基準電圧ＶR1が演算増幅器２１のマイナス入力端子
に入力され、抵抗４によって検出された検出電圧ＶD が
演算増幅器２１のプラス入力端子に入力されている。し
たがって、演算増幅器２１は、プラス入力端子の入力電
圧がマイナス入力端子の入力電圧を超えるときに制御信
号ＳC を出力する。なお、検出電圧ＶDは、定電圧ＶCO
を抵抗２４，４で分圧した電圧Ｖ1 （図２（ａ）参照）
と、電流Ｉ１が抵抗４を流れることに起因して抵抗４の
両端に発生する電圧との加算電圧として検出される。
【００１２】ラッチ回路７は、トランジスタ３１，３
２、ダイオード３３，３４、抵抗３５〜３７およびコン
デンサ３８で構成されている。このラッチ回路７では、
比較回路６における演算増幅器２１の出力端子に接続さ
れたダイオード３３が、比較回路６から制御信号ＳC が
出力された際に、その制御信号ＳC を整流してコンデン
サ３８をピークチャージする。また、トランジスタ３２
は、そのベースが抵抗３６を介して演算増幅器２１の出
力端子に接続されており、制御信号ＳC を入力したとき
にオン状態に移行する。この際には、トランジスタ３１
もオン状態に移行して、そのエミッタ電流をトランジス
タ３２のベースに供給することにより、トランジスタ３
２，３１が継続してオン状態に維持させられる。つま
り、このラッチ回路７では、制御信号ＳC が比較回路６
から出力された際には、トランジスタ３１，３２が共に
オン状態に移行して、そのオン状態を保持する。また、
この際には、トランジスタ３２のコレクタがエミッタと
ほぼ同電位に維持される。このため、トランジスタ３２
のコレクタ−エミッタ間電圧およびダイオード３４の順
方向電圧を無視すれば、比較回路６における演算増幅器
２１のマイナス入力端子は、抵抗２３と抵抗３５との並
列抵抗で基準電位（入力電圧ＶINのマイナス側電位）に
プルダウンされる。したがって、演算増幅器２１のマイ
ナス入力端子における電圧は、制御信号ＳC が出力され
た時点で、基準電圧ＶR1から、基準電圧ＶR1よりも低い
電圧の基準電圧ＶR2に変更させられる。この場合、基準
電圧ＶR2の電圧値は、抵抗２２と、抵抗２３，３５の並
列抵抗とで定電圧ＶCOを分圧した電圧となる。
２、ダイオード３３，３４、抵抗３５〜３７およびコン
デンサ３８で構成されている。このラッチ回路７では、
比較回路６における演算増幅器２１の出力端子に接続さ
れたダイオード３３が、比較回路６から制御信号ＳC が
出力された際に、その制御信号ＳC を整流してコンデン
サ３８をピークチャージする。また、トランジスタ３２
は、そのベースが抵抗３６を介して演算増幅器２１の出
力端子に接続されており、制御信号ＳC を入力したとき
にオン状態に移行する。この際には、トランジスタ３１
もオン状態に移行して、そのエミッタ電流をトランジス
タ３２のベースに供給することにより、トランジスタ３
２，３１が継続してオン状態に維持させられる。つま
り、このラッチ回路７では、制御信号ＳC が比較回路６
から出力された際には、トランジスタ３１，３２が共に
オン状態に移行して、そのオン状態を保持する。また、
この際には、トランジスタ３２のコレクタがエミッタと
ほぼ同電位に維持される。このため、トランジスタ３２
のコレクタ−エミッタ間電圧およびダイオード３４の順
方向電圧を無視すれば、比較回路６における演算増幅器
２１のマイナス入力端子は、抵抗２３と抵抗３５との並
列抵抗で基準電位（入力電圧ＶINのマイナス側電位）に
プルダウンされる。したがって、演算増幅器２１のマイ
ナス入力端子における電圧は、制御信号ＳC が出力され
た時点で、基準電圧ＶR1から、基準電圧ＶR1よりも低い
電圧の基準電圧ＶR2に変更させられる。この場合、基準
電圧ＶR2の電圧値は、抵抗２２と、抵抗２３，３５の並
列抵抗とで定電圧ＶCOを分圧した電圧となる。
【００１３】また、このラッチ回路７では、極めて短い
パルス幅の制御信号ＳC が演算増幅器２１から出力され
た場合、トランジスタ３１，３２は、コンデンサ３８か
ら電力が供給されることにより、ＦＥＴ３によるスイッ
チングの数周期分継続してオン状態を維持する。このた
め、その所定時間の間に演算増幅器２１から制御信号Ｓ
C が出力されたときには、そのまま継続してオン状態に
維持されることにより、ラッチ回路７がラッチ状態を維
持する。一方、所定時間内に制御信号ＳC が出力されな
いときには、トランジスタ３１がオフ状態に移行するこ
とにより、トランジスタ３２がオフ状態に移行する結
果、ラッチ回路７のラッチ状態が解除される。この際に
は、演算増幅器２１のマイナス入力端子が、基準電圧Ｖ
R2から基準電圧ＶR1に復帰させられる。
パルス幅の制御信号ＳC が演算増幅器２１から出力され
た場合、トランジスタ３１，３２は、コンデンサ３８か
ら電力が供給されることにより、ＦＥＴ３によるスイッ
チングの数周期分継続してオン状態を維持する。このた
め、その所定時間の間に演算増幅器２１から制御信号Ｓ
C が出力されたときには、そのまま継続してオン状態に
維持されることにより、ラッチ回路７がラッチ状態を維
持する。一方、所定時間内に制御信号ＳC が出力されな
いときには、トランジスタ３１がオフ状態に移行するこ
とにより、トランジスタ３２がオフ状態に移行する結
果、ラッチ回路７のラッチ状態が解除される。この際に
は、演算増幅器２１のマイナス入力端子が、基準電圧Ｖ
R2から基準電圧ＶR1に復帰させられる。
【００１４】次に、電源装置１の全体的な動作について
説明する。
説明する。
【００１５】この電源装置１では、スイッチング制御回
路５がＦＥＴ３をスイッチング制御すると、スイッチン
グオン期間において、入力電圧ＶINに基づく電流Ｉ1 が
トランス２の一次巻線２ａを流れ、トランス２にエネル
ギーが蓄積される。次いで、スイッチングオフ期間で
は、フライバック電流が、トランス２の二次巻線２ｂか
ら、ダイオード１１を介してコンデンサ１２に放出され
る。これにより、出力電圧ＶO が生成される。
路５がＦＥＴ３をスイッチング制御すると、スイッチン
グオン期間において、入力電圧ＶINに基づく電流Ｉ1 が
トランス２の一次巻線２ａを流れ、トランス２にエネル
ギーが蓄積される。次いで、スイッチングオフ期間で
は、フライバック電流が、トランス２の二次巻線２ｂか
ら、ダイオード１１を介してコンデンサ１２に放出され
る。これにより、出力電圧ＶO が生成される。
【００１６】一方、図２（ａ）に示すように、商用交流
周波数に応じて電流Ｉ１の電流値が変動し、Ａ時点にお
いて、検出電圧ＶD が基準電圧ＶR1を超えたときには、
同図（ｂ）に示すように、比較回路６内の演算増幅器２
１が、その超えている期間において制御信号ＳC を出力
する。この際には、ラッチ回路７内において、ダイオー
ド３３が制御信号ＳC を整流してコンデンサ３８をピー
クチャージすると共に、トランジスタ３２，３１が順次
オン状態に移行する。このため、同図（ａ）に示すよう
に、演算増幅器２１におけるマイナス入力端子の電圧が
基準電圧ＶR1から基準電圧ＶR2に低下させられる。この
結果、演算増幅器２１は、同図（ｃ）に示すように、検
出電圧ＶD が基準電圧ＶR2よりも低下するまでの間、継
続して制御信号ＳC を出力し続ける。
周波数に応じて電流Ｉ１の電流値が変動し、Ａ時点にお
いて、検出電圧ＶD が基準電圧ＶR1を超えたときには、
同図（ｂ）に示すように、比較回路６内の演算増幅器２
１が、その超えている期間において制御信号ＳC を出力
する。この際には、ラッチ回路７内において、ダイオー
ド３３が制御信号ＳC を整流してコンデンサ３８をピー
クチャージすると共に、トランジスタ３２，３１が順次
オン状態に移行する。このため、同図（ａ）に示すよう
に、演算増幅器２１におけるマイナス入力端子の電圧が
基準電圧ＶR1から基準電圧ＶR2に低下させられる。この
結果、演算増幅器２１は、同図（ｃ）に示すように、検
出電圧ＶD が基準電圧ＶR2よりも低下するまでの間、継
続して制御信号ＳC を出力し続ける。
【００１７】一方、検出電圧ＶD が基準電圧ＶR2よりも
低下したＢ時点では、演算増幅器２１が制御信号ＳC の
出力を停止する。この際には、制御信号ＳC の出力停止
時から、コンデンサ３８の蓄積エネルギーが消費される
までの僅かな時間を経過した時点で、ラッチ回路７のラ
ッチ状態が解除される。このため、演算増幅器２１にお
けるマイナス入力端子の電圧が、基準電圧ＶR2から元の
基準電圧ＶR1に復帰させられる。この結果、演算増幅器
２１は、検出電圧ＶD が基準電圧ＶR1を超えない限り、
制御信号ＳC の出力停止状態を維持し、超えたときに
は、上記した動作を繰り返す。
低下したＢ時点では、演算増幅器２１が制御信号ＳC の
出力を停止する。この際には、制御信号ＳC の出力停止
時から、コンデンサ３８の蓄積エネルギーが消費される
までの僅かな時間を経過した時点で、ラッチ回路７のラ
ッチ状態が解除される。このため、演算増幅器２１にお
けるマイナス入力端子の電圧が、基準電圧ＶR2から元の
基準電圧ＶR1に復帰させられる。この結果、演算増幅器
２１は、検出電圧ＶD が基準電圧ＶR1を超えない限り、
制御信号ＳC の出力停止状態を維持し、超えたときに
は、上記した動作を繰り返す。
【００１８】したがって、図３に示すように、電源装置
１の出力電力は、検出電圧ＶD が基準電圧ＶR1を超えた
Ａ時点から、検出電圧ＶD が基準電圧ＶR2よりも低下す
るＢ時点までの間において定電力垂下制御が行われるた
め、基準電圧ＶR2に応じた定電力に維持される。なお、
過電流制御を開始する際の電流Ｉ１の電流値をより低い
電流値に変更した場合、つまり基準電圧ＶR2の電圧値を
より低い電圧値に変更した場合、定電力垂下制御の際の
定電力が、より低い電力に規定される。具体的には、図
２（ａ）に示すように、基準電圧ＶR2を、より低い電圧
の基準電圧ＶR3または基準電圧ＶR4に規定した場合に
は、図３の破線で示すように、定電力垂下制御の際の定
電力が基準電圧ＶR3，ＶR4の電圧に応じた電力にそれぞ
れ規定される。
１の出力電力は、検出電圧ＶD が基準電圧ＶR1を超えた
Ａ時点から、検出電圧ＶD が基準電圧ＶR2よりも低下す
るＢ時点までの間において定電力垂下制御が行われるた
め、基準電圧ＶR2に応じた定電力に維持される。なお、
過電流制御を開始する際の電流Ｉ１の電流値をより低い
電流値に変更した場合、つまり基準電圧ＶR2の電圧値を
より低い電圧値に変更した場合、定電力垂下制御の際の
定電力が、より低い電力に規定される。具体的には、図
２（ａ）に示すように、基準電圧ＶR2を、より低い電圧
の基準電圧ＶR3または基準電圧ＶR4に規定した場合に
は、図３の破線で示すように、定電力垂下制御の際の定
電力が基準電圧ＶR3，ＶR4の電圧に応じた電力にそれぞ
れ規定される。
【００１９】以上のように、この電源装置１によれば、
検出電圧ＶD が基準電圧ＶR1を超えた時点で基準電圧Ｖ
R1から基準電圧ＶR2に低下させることにより、一次回路
に入力される電力を、検出電圧ＶD が基準電圧ＶR1を超
えた時点において入力されている電力以下に抑えること
ができる。したがって、トランス２の磁気飽和を防止す
ることができ、ひいては、ＦＥＴ３の破損を確実に回避
することができる。
検出電圧ＶD が基準電圧ＶR1を超えた時点で基準電圧Ｖ
R1から基準電圧ＶR2に低下させることにより、一次回路
に入力される電力を、検出電圧ＶD が基準電圧ＶR1を超
えた時点において入力されている電力以下に抑えること
ができる。したがって、トランス２の磁気飽和を防止す
ることができ、ひいては、ＦＥＴ３の破損を確実に回避
することができる。
【００２０】次に、他の形態に係る電源装置１Ａについ
て説明する。なお、基本的な構成および動作については
電源装置１と同様のため、異なる構成および動作につい
て説明し、電源装置１の構成要素と同一のものについて
は同一の符号を付して重複した説明を省略する。
て説明する。なお、基本的な構成および動作については
電源装置１と同様のため、異なる構成および動作につい
て説明し、電源装置１の構成要素と同一のものについて
は同一の符号を付して重複した説明を省略する。
【００２１】図４に示すように、電源装置１Ａは、電源
装置１における比較回路６に代えて比較回路６ａを備え
ている。この比較回路６ａは、比較回路６では演算増幅
器２１のマイナス入力端子の基準電圧ＶR1を低下させて
いたのに対して、プラス入力端子に入力される検出電圧
ＶD1にオフセット電圧を加算する点が基本的に相違す
る。具体的には、比較回路６ａは、演算増幅器２１、抵
抗２２，２３，２５，２６およびトランジスタ２７を備
えて構成されている。この場合、比較回路６ａでは、定
電圧ＶCOを抵抗２２，２３で分圧した基準電圧ＶR1が演
算増幅器２１のマイナス入力端子に入力され、抵抗４に
よって検出された検出電圧ＶD1が演算増幅器２１のプラ
ス入力端子に入力されている。したがって、演算増幅器
２１は、プラス入力端子の入力電圧がマイナス入力端子
の入力電圧を超えるときに制御信号ＳC を出力する。こ
の場合、検出電圧ＶD1は、定電圧ＶCOを抵抗２５，２６
の直列抵抗と抵抗４とで分圧した電圧Ｖ1 と、電流Ｉ１
が抵抗４を流れることに起因して抵抗４の両端に発生す
る電圧との加算電圧として検出される。
装置１における比較回路６に代えて比較回路６ａを備え
ている。この比較回路６ａは、比較回路６では演算増幅
器２１のマイナス入力端子の基準電圧ＶR1を低下させて
いたのに対して、プラス入力端子に入力される検出電圧
ＶD1にオフセット電圧を加算する点が基本的に相違す
る。具体的には、比較回路６ａは、演算増幅器２１、抵
抗２２，２３，２５，２６およびトランジスタ２７を備
えて構成されている。この場合、比較回路６ａでは、定
電圧ＶCOを抵抗２２，２３で分圧した基準電圧ＶR1が演
算増幅器２１のマイナス入力端子に入力され、抵抗４に
よって検出された検出電圧ＶD1が演算増幅器２１のプラ
ス入力端子に入力されている。したがって、演算増幅器
２１は、プラス入力端子の入力電圧がマイナス入力端子
の入力電圧を超えるときに制御信号ＳC を出力する。こ
の場合、検出電圧ＶD1は、定電圧ＶCOを抵抗２５，２６
の直列抵抗と抵抗４とで分圧した電圧Ｖ1 と、電流Ｉ１
が抵抗４を流れることに起因して抵抗４の両端に発生す
る電圧との加算電圧として検出される。
【００２２】この電源装置１Ａでは、電源投入初期時に
は、演算増幅器２１のプラス入力端子には、電圧Ｖ1
と、電流Ｉ１が抵抗４を流れることに起因して抵抗４の
両端に発生する電圧とを加算した検出電圧ＶD1（図５
（ａ）参照）が入力される。一方、同図（ａ）に示すＡ
時点において、検出電圧ＶD1が基準電圧ＶR1を超えたと
きには、同図（ｂ）に示すように、比較回路６ａ内の演
算増幅器２１が、その超えている期間において制御信号
ＳC を出力する。この際には、ラッチ回路７内では、ト
ランジスタ３２，３１が順次オン状態に移行する。この
際には、抵抗３５、ダイオード３４、並びにトランジス
タ３２のコレクタおよびエミッタを介して電流が流れる
ため、比較回路６ａ内のトランジスタ２７がオン状態に
移行する。したがって、演算増幅器２１のプラス入力端
子には、同図（ａ）に示すように、定電圧ＶCOを抵抗２
６，４で分圧した電圧Ｖ2 と、電流Ｉ１が抵抗４を流れ
ることに起因して抵抗４の両端に発生する電圧とを加算
した検出電圧ＶD2が入力される。つまり、演算増幅器２
１のプラス入力端子に入力される検出電圧ＶD1にオフセ
ット電圧（Ｖ2 −Ｖ1 ）が加算される。この結果、演算
増幅器２１は、同図（ｃ）に示すように、検出電圧ＶD2
が基準電圧ＶR1よりも低下するまでの間、継続して制御
信号ＳC を出力し続ける。
は、演算増幅器２１のプラス入力端子には、電圧Ｖ1
と、電流Ｉ１が抵抗４を流れることに起因して抵抗４の
両端に発生する電圧とを加算した検出電圧ＶD1（図５
（ａ）参照）が入力される。一方、同図（ａ）に示すＡ
時点において、検出電圧ＶD1が基準電圧ＶR1を超えたと
きには、同図（ｂ）に示すように、比較回路６ａ内の演
算増幅器２１が、その超えている期間において制御信号
ＳC を出力する。この際には、ラッチ回路７内では、ト
ランジスタ３２，３１が順次オン状態に移行する。この
際には、抵抗３５、ダイオード３４、並びにトランジス
タ３２のコレクタおよびエミッタを介して電流が流れる
ため、比較回路６ａ内のトランジスタ２７がオン状態に
移行する。したがって、演算増幅器２１のプラス入力端
子には、同図（ａ）に示すように、定電圧ＶCOを抵抗２
６，４で分圧した電圧Ｖ2 と、電流Ｉ１が抵抗４を流れ
ることに起因して抵抗４の両端に発生する電圧とを加算
した検出電圧ＶD2が入力される。つまり、演算増幅器２
１のプラス入力端子に入力される検出電圧ＶD1にオフセ
ット電圧（Ｖ2 −Ｖ1 ）が加算される。この結果、演算
増幅器２１は、同図（ｃ）に示すように、検出電圧ＶD2
が基準電圧ＶR1よりも低下するまでの間、継続して制御
信号ＳC を出力し続ける。
【００２３】一方、検出電圧ＶD2が基準電圧ＶR1よりも
低下したＢ時点では、演算増幅器２１が制御信号ＳC の
出力を停止する。この際にも、電源装置１と同様にし
て、ラッチ回路７のラッチ状態が解除される。このた
め、演算増幅器２１のプラス入力端子に加算されるオフ
セット電圧が、電圧Ｖ2 から電圧Ｖ1 に低下させられ
る。この結果、演算増幅器２１は、電源装置１と同様に
して、検出電圧ＶD1が基準電圧ＶR1を超えない限り、制
御信号ＳC の出力停止状態を維持し、超えたときには、
上記した動作を繰り返す。
低下したＢ時点では、演算増幅器２１が制御信号ＳC の
出力を停止する。この際にも、電源装置１と同様にし
て、ラッチ回路７のラッチ状態が解除される。このた
め、演算増幅器２１のプラス入力端子に加算されるオフ
セット電圧が、電圧Ｖ2 から電圧Ｖ1 に低下させられ
る。この結果、演算増幅器２１は、電源装置１と同様に
して、検出電圧ＶD1が基準電圧ＶR1を超えない限り、制
御信号ＳC の出力停止状態を維持し、超えたときには、
上記した動作を繰り返す。
【００２４】以上のように、この電源装置１Ａによれ
ば、検出電圧ＶD1が基準電圧ＶR1を超えた時点で検出電
圧ＶD1にオフセット電圧（Ｖ2 −Ｖ1 ）を加算すること
により、一次回路に入力される電力を、検出電圧ＶD1が
基準電圧ＶR1を超えた時点において入力されている電力
以下に抑えることができる。したがって、トランス２の
磁気飽和を防止することができ、ひいては、ＦＥＴ３の
破損を確実に回避することができる。
ば、検出電圧ＶD1が基準電圧ＶR1を超えた時点で検出電
圧ＶD1にオフセット電圧（Ｖ2 −Ｖ1 ）を加算すること
により、一次回路に入力される電力を、検出電圧ＶD1が
基準電圧ＶR1を超えた時点において入力されている電力
以下に抑えることができる。したがって、トランス２の
磁気飽和を防止することができ、ひいては、ＦＥＴ３の
破損を確実に回避することができる。
【００２５】なお、本発明に係るスイッチング電源装置
は、上記した電源装置１，１Ａの構成に限定されない。
例えば、図６に示すように、脈流電圧と、平滑された直
流電圧とを入力電圧として電圧変換する電源装置１Ｂに
も適用が可能である。
は、上記した電源装置１，１Ａの構成に限定されない。
例えば、図６に示すように、脈流電圧と、平滑された直
流電圧とを入力電圧として電圧変換する電源装置１Ｂに
も適用が可能である。
【００２６】図６に示すように、電源装置１Ｂは、力率
改善用の昇降圧コンバータ回路４１と、コンデンサイン
プット形の昇降圧コンバータ回路４２とを備え、両昇降
圧コンバータ回路４１，４２で１つのＦＥＴ３を共通使
用するフライバック形の構成が採用されている。具体的
には、電源装置１Ｂは、トランス４３，４４を備え、両
トランス４３，４４における一次巻線４３ａ，４４ａ側
の一次回路に、昇降圧コンバータ回路４１の一部を構成
する回路として、交流電源ＰＳから出力される交流電圧
ＶACを整流して脈流ＶP を生成するダイオード４５，４
６が配設されている。また、一次回路には、昇降圧コン
バータ回路４２の一部を構成する回路として、交流電圧
ＶACを整流して脈流ＶP を生成するダイオードスタック
４７と、脈流ＶP を直流電圧ＶDCに平滑するコンデンサ
４８と、ＦＥＴ３と、抵抗４とが配設されている。ま
た、一次回路には、ＦＥＴ３のスイッチングをいわゆる
カレントモードＰＷＭ制御方式で制御するスイッチング
制御回路５と、比較回路６と、ラッチ回路７とが配設さ
れている。
改善用の昇降圧コンバータ回路４１と、コンデンサイン
プット形の昇降圧コンバータ回路４２とを備え、両昇降
圧コンバータ回路４１，４２で１つのＦＥＴ３を共通使
用するフライバック形の構成が採用されている。具体的
には、電源装置１Ｂは、トランス４３，４４を備え、両
トランス４３，４４における一次巻線４３ａ，４４ａ側
の一次回路に、昇降圧コンバータ回路４１の一部を構成
する回路として、交流電源ＰＳから出力される交流電圧
ＶACを整流して脈流ＶP を生成するダイオード４５，４
６が配設されている。また、一次回路には、昇降圧コン
バータ回路４２の一部を構成する回路として、交流電圧
ＶACを整流して脈流ＶP を生成するダイオードスタック
４７と、脈流ＶP を直流電圧ＶDCに平滑するコンデンサ
４８と、ＦＥＴ３と、抵抗４とが配設されている。ま
た、一次回路には、ＦＥＴ３のスイッチングをいわゆる
カレントモードＰＷＭ制御方式で制御するスイッチング
制御回路５と、比較回路６と、ラッチ回路７とが配設さ
れている。
【００２７】一方、トランス４３，４４の各二次巻線４
３ｂ，４４ｂ側の二次回路には、整流用のダイオード５
１，５２と、平滑用のコンデンサ５３とが配設されてい
る。
３ｂ，４４ｂ側の二次回路には、整流用のダイオード５
１，５２と、平滑用のコンデンサ５３とが配設されてい
る。
【００２８】この電源装置１Ｂでは、ダイオード４５，
４６が交流電圧ＶACを整流することにより脈流ＶP を生
成し、ダイオードスタック４７およびコンデンサ４８が
交流電圧ＶACを整流平滑することにより直流電圧ＶDCを
生成する。この場合、脈流ＶP の高電圧期間（山の期
間）においては、主として昇降圧コンバータ回路４１が
出力電圧ＶO を生成する。この場合、脈流ＶP の最高電
圧のときに、トランス４３の一次巻線４３ａを流れる電
流Ｉ2 の電流値と、トランス４４の一次巻線４４ａを流
れる電流Ｉ3 の電流値との比が例えば９：１となるよう
に予め規定する。また、両トランス４３，４４について
は、例えば、トランス４３の一次巻線４３ａのインダク
タンスおよび巻数をそれぞれ値Ｌ43a および値Ｎ43a と
し、トランス４３の二次巻線４３ｂのインダクタンスお
よび巻数をそれぞれ値Ｌ43b およびＮ43b とし、トラン
ス４４の一次巻線４４ａのインダクタンスおよび巻数を
それぞれ値Ｌ44a および値Ｎ44a とし、トランス４４の
二次巻線４４ｂのインダクタンスおよび巻数をそれぞれ
値Ｌ44b およびＮ44b とした場合、下記の式および
式が成立する仕様で製作する。 Ｌ43a ：Ｌ44a ＝１：９・・・・・・・式 Ｎ43a ：Ｎ43b ＝Ｎ44a ：Ｎ44b ・・・式
４６が交流電圧ＶACを整流することにより脈流ＶP を生
成し、ダイオードスタック４７およびコンデンサ４８が
交流電圧ＶACを整流平滑することにより直流電圧ＶDCを
生成する。この場合、脈流ＶP の高電圧期間（山の期
間）においては、主として昇降圧コンバータ回路４１が
出力電圧ＶO を生成する。この場合、脈流ＶP の最高電
圧のときに、トランス４３の一次巻線４３ａを流れる電
流Ｉ2 の電流値と、トランス４４の一次巻線４４ａを流
れる電流Ｉ3 の電流値との比が例えば９：１となるよう
に予め規定する。また、両トランス４３，４４について
は、例えば、トランス４３の一次巻線４３ａのインダク
タンスおよび巻数をそれぞれ値Ｌ43a および値Ｎ43a と
し、トランス４３の二次巻線４３ｂのインダクタンスお
よび巻数をそれぞれ値Ｌ43b およびＮ43b とし、トラン
ス４４の一次巻線４４ａのインダクタンスおよび巻数を
それぞれ値Ｌ44a および値Ｎ44a とし、トランス４４の
二次巻線４４ｂのインダクタンスおよび巻数をそれぞれ
値Ｌ44b およびＮ44b とした場合、下記の式および
式が成立する仕様で製作する。 Ｌ43a ：Ｌ44a ＝１：９・・・・・・・式 Ｎ43a ：Ｎ43b ＝Ｎ44a ：Ｎ44b ・・・式
【００２９】このような仕様の下で、例えば、交流電圧
ＶACの正サイクル期間における脈流ＶP が最高電圧ＶMA
X のときにＦＥＴ３がオン状態に制御されると、電流Ｉ
2 が、ダイオード４５（または４６）、トランス４３の
一次巻線４３ａ、ＦＥＴ３、抵抗４、およびダイオード
スタック４７内のダイオードからなる電流経路を流れ
る。これにより、トランス４３にエネルギーが蓄積され
る。次いで、ＦＥＴ３のオフ状態制御時に、ダイオード
５１およびコンデンサ５３が、二次巻線４３ｂの誘起電
圧を整流平滑することにより出力電圧ＶO を生成する。
ＶACの正サイクル期間における脈流ＶP が最高電圧ＶMA
X のときにＦＥＴ３がオン状態に制御されると、電流Ｉ
2 が、ダイオード４５（または４６）、トランス４３の
一次巻線４３ａ、ＦＥＴ３、抵抗４、およびダイオード
スタック４７内のダイオードからなる電流経路を流れ
る。これにより、トランス４３にエネルギーが蓄積され
る。次いで、ＦＥＴ３のオフ状態制御時に、ダイオード
５１およびコンデンサ５３が、二次巻線４３ｂの誘起電
圧を整流平滑することにより出力電圧ＶO を生成する。
【００３０】一方、脈流ＶP の電圧が徐々に低下する
と、昇降圧コンバータ回路４１が出力電圧ＶO を生成す
るための入力電圧が低下する。したがって、昇降圧コン
バータ回路４２が、出力電圧ＶO の生成に徐々に寄与す
ることになる。やがて、脈流ＶP の低電圧期間（谷の期
間）において、脈流ＶP の電圧が昇降圧コンバータ回路
４１による出力電圧ＶO の生成が可能なスレショルド電
圧ＶTHよりも低下すると、昇降圧コンバータ回路４１に
よる出力電圧ＶO の生成がほぼ不可能となる。このた
め、この期間においては、主として昇降圧コンバータ回
路４２が出力電圧ＶO を生成する。
と、昇降圧コンバータ回路４１が出力電圧ＶO を生成す
るための入力電圧が低下する。したがって、昇降圧コン
バータ回路４２が、出力電圧ＶO の生成に徐々に寄与す
ることになる。やがて、脈流ＶP の低電圧期間（谷の期
間）において、脈流ＶP の電圧が昇降圧コンバータ回路
４１による出力電圧ＶO の生成が可能なスレショルド電
圧ＶTHよりも低下すると、昇降圧コンバータ回路４１に
よる出力電圧ＶO の生成がほぼ不可能となる。このた
め、この期間においては、主として昇降圧コンバータ回
路４２が出力電圧ＶO を生成する。
【００３１】この脈流ＶP の低電圧期間においては、Ｆ
ＥＴ３のオン状態制御時に、コンデンサ４８の充電電圧
に基づく電流Ｉ3 が、コンデンサ４８の正極端子、トラ
ンス４４の一次巻線４４ａ、ＦＥＴ３、抵抗４、および
コンデンサ４８の負極端子からなる電流経路を流れる。
これにより、トランス４４にエネルギーが蓄積される。
次いで、ＦＥＴ３のオフ状態制御時に、ダイオード５２
およびコンデンサ５３が、二次巻線４４ｂの誘起電圧を
整流平滑することにより出力電圧ＶO を生成する。
ＥＴ３のオン状態制御時に、コンデンサ４８の充電電圧
に基づく電流Ｉ3 が、コンデンサ４８の正極端子、トラ
ンス４４の一次巻線４４ａ、ＦＥＴ３、抵抗４、および
コンデンサ４８の負極端子からなる電流経路を流れる。
これにより、トランス４４にエネルギーが蓄積される。
次いで、ＦＥＴ３のオフ状態制御時に、ダイオード５２
およびコンデンサ５３が、二次巻線４４ｂの誘起電圧を
整流平滑することにより出力電圧ＶO を生成する。
【００３２】以上の動作により、脈流ＶP の電圧がスレ
ショルド電圧ＶTHを超える期間においては、主として、
電流Ｉ2 がＦＥＴ３を流れることによって出力電圧ＶO
が生成され、脈流ＶP の電圧がスレショルド電圧ＶTHよ
りも低下する期間においては、主として、電流Ｉ3 がＦ
ＥＴ３を流れることによって出力電圧ＶO が生成され
る。
ショルド電圧ＶTHを超える期間においては、主として、
電流Ｉ2 がＦＥＴ３を流れることによって出力電圧ＶO
が生成され、脈流ＶP の電圧がスレショルド電圧ＶTHよ
りも低下する期間においては、主として、電流Ｉ3 がＦ
ＥＴ３を流れることによって出力電圧ＶO が生成され
る。
【００３３】これらの過程において、脈流ＶP の電圧が
最高電圧ＶMAX またはその近傍に達したときに、入力電
流Ｉ3IN がパルス状に流れ込んでコンデンサ４８を充電
する。このため、電源装置１Ｂに流れ込む入力電流ＩIN
は、電流Ｉ2 と、入力電流Ｉ3IN との合成となる。した
がって、電流ＩINが交流電圧ＶACのほぼ１サイクル全域
に亘って流れ込む結果、入力力率が０．８５〜０．９程
度の良好な力率改善効果を得ることができ、しかも１コ
ンバータ方式のため、極めて高効率で出力電圧ＶO を生
成することができる。
最高電圧ＶMAX またはその近傍に達したときに、入力電
流Ｉ3IN がパルス状に流れ込んでコンデンサ４８を充電
する。このため、電源装置１Ｂに流れ込む入力電流ＩIN
は、電流Ｉ2 と、入力電流Ｉ3IN との合成となる。した
がって、電流ＩINが交流電圧ＶACのほぼ１サイクル全域
に亘って流れ込む結果、入力力率が０．８５〜０．９程
度の良好な力率改善効果を得ることができ、しかも１コ
ンバータ方式のため、極めて高効率で出力電圧ＶO を生
成することができる。
【００３４】この電源装置１Ｂにおいても、電流Ｉ2 ，
Ｉ3 の合成電流が抵抗４を流れることにより、抵抗４の
両端に検出電圧ＶD が発生し、比較回路６が、検出電圧
ＶDと基準電圧ＶR1とを比較して制御信号ＳC を出力
し、検出電圧ＶD が基準電圧ＶR1を超えた時点で基準電
圧ＶR1から基準電圧ＶR2に低下させることにより、トラ
ンス４３，４４の一次巻線４３ａ，４４ａ側における一
次回路に入力される電力を、検出電圧ＶD が基準電圧Ｖ
R1を超えた時点において入力されている電力以下に抑え
ることができる。したがって、トランス４３，４４の磁
気飽和を防止することができ、ひいては、ＦＥＴ３の破
損を確実に回避することができる。
Ｉ3 の合成電流が抵抗４を流れることにより、抵抗４の
両端に検出電圧ＶD が発生し、比較回路６が、検出電圧
ＶDと基準電圧ＶR1とを比較して制御信号ＳC を出力
し、検出電圧ＶD が基準電圧ＶR1を超えた時点で基準電
圧ＶR1から基準電圧ＶR2に低下させることにより、トラ
ンス４３，４４の一次巻線４３ａ，４４ａ側における一
次回路に入力される電力を、検出電圧ＶD が基準電圧Ｖ
R1を超えた時点において入力されている電力以下に抑え
ることができる。したがって、トランス４３，４４の磁
気飽和を防止することができ、ひいては、ＦＥＴ３の破
損を確実に回避することができる。
【００３５】なお、本発明におけるスイッチング電源
は、上記した電源装置１，１Ａ，１Ｂの構成に限らず、
適宜変更が可能である。例えば、フォワード型ＡＣ／Ｄ
Ｃコンバータや、１コンバータ型ＰＦＣ（力率改善）電
源、非絶縁チョッパー形電源装置にも適用が可能である
し、交流電圧ＶACの電圧に何ら制限を受けないため、い
わゆる入力ワールドワイドレンジのスイッチング電源装
置やＡＣアダプタにも適用が可能である。また、電源装
置１Ｂにおける両コンバータ回路４３，４４にＦＥＴ３
をそれぞれ別個に配設し、その両ＦＥＴ３をスイッチン
グ制御回路５がスイッチング制御する構成を採用するこ
ともできる。さらに、ＦＥＴ３に代えて、トランジスタ
などの各種スイッチング素子を採用することもできる。
また、この実施形態では、基準電圧ＶR1を基準電圧ＶR2
に低下させる例について説明したが、これに限らず、３
つ以上の基準電圧を予め規定しておき、この各基準電圧
内で変更可能に構成することもできる。また、検出電圧
に加算するオフセット電圧についても、同様にして複数
の電圧を規定しておくことができる。
は、上記した電源装置１，１Ａ，１Ｂの構成に限らず、
適宜変更が可能である。例えば、フォワード型ＡＣ／Ｄ
Ｃコンバータや、１コンバータ型ＰＦＣ（力率改善）電
源、非絶縁チョッパー形電源装置にも適用が可能である
し、交流電圧ＶACの電圧に何ら制限を受けないため、い
わゆる入力ワールドワイドレンジのスイッチング電源装
置やＡＣアダプタにも適用が可能である。また、電源装
置１Ｂにおける両コンバータ回路４３，４４にＦＥＴ３
をそれぞれ別個に配設し、その両ＦＥＴ３をスイッチン
グ制御回路５がスイッチング制御する構成を採用するこ
ともできる。さらに、ＦＥＴ３に代えて、トランジスタ
などの各種スイッチング素子を採用することもできる。
また、この実施形態では、基準電圧ＶR1を基準電圧ＶR2
に低下させる例について説明したが、これに限らず、３
つ以上の基準電圧を予め規定しておき、この各基準電圧
内で変更可能に構成することもできる。また、検出電圧
に加算するオフセット電圧についても、同様にして複数
の電圧を規定しておくことができる。
【００３６】
【発明の効果】以上のように、請求項１記載のスイッチ
ング電源装置によれば、比較回路が基準値と検出値とを
比較して検出値が基準値を超えたときに制御信号を出力
し、ラッチ回路が、この制御信号が出力されたときに、
基準値を低下させて保持すると共に検出値が低下後の基
準値を下回るときに保持を解除して基準値を元の値に復
帰させることにより、簡易な構成でありながら、一次回
路に入力される電力を、検出値が基準値を超えた時点に
おいて入力されている電力以下に抑えることができ、こ
れにより、トランスの磁気飽和を防止することができる
結果、スイッチング素子の破損を確実に回避することが
できる。同時に、定電力垂下制御の確実化を図ることが
できる。
ング電源装置によれば、比較回路が基準値と検出値とを
比較して検出値が基準値を超えたときに制御信号を出力
し、ラッチ回路が、この制御信号が出力されたときに、
基準値を低下させて保持すると共に検出値が低下後の基
準値を下回るときに保持を解除して基準値を元の値に復
帰させることにより、簡易な構成でありながら、一次回
路に入力される電力を、検出値が基準値を超えた時点に
おいて入力されている電力以下に抑えることができ、こ
れにより、トランスの磁気飽和を防止することができる
結果、スイッチング素子の破損を確実に回避することが
できる。同時に、定電力垂下制御の確実化を図ることが
できる。
【００３７】さらに、請求項２記載のスイッチング電源
装置によれば、比較回路が基準値と検出値とを比較して
検出値が基準値を超えたときに制御信号を出力し、ラッ
チ回路が、この制御信号が出力されたときに、検出値に
所定値を加算した状態を保持すると共に加算後の検出値
が基準値を下回るときに加算状態の保持を解除すること
により、簡易な構成でありながら、一次回路に入力され
る電力を、検出値が基準値を超えた時点において入力さ
れている電力以下に抑えることができ、これにより、ト
ランスの磁気飽和を防止することができる結果、スイッ
チング素子の破損を確実に回避することができる。同時
に、定電力垂下制御の確実化を図ることができる。
装置によれば、比較回路が基準値と検出値とを比較して
検出値が基準値を超えたときに制御信号を出力し、ラッ
チ回路が、この制御信号が出力されたときに、検出値に
所定値を加算した状態を保持すると共に加算後の検出値
が基準値を下回るときに加算状態の保持を解除すること
により、簡易な構成でありながら、一次回路に入力され
る電力を、検出値が基準値を超えた時点において入力さ
れている電力以下に抑えることができ、これにより、ト
ランスの磁気飽和を防止することができる結果、スイッ
チング素子の破損を確実に回避することができる。同時
に、定電力垂下制御の確実化を図ることができる。
【図１】本発明の実施の形態に係る電源装置１の回路図
である。
である。
【図２】電源装置１の動作を説明するための電圧波形図
であって、（ａ）は検出電圧ＶD の電圧波形図、（ｂ）
はラッチ回路７によるラッチ動作が行われない場合の制
御信号ＳC の電圧波形図、（ｃ）はラッチ回路７による
ラッチ動作が行われた場合の制御信号ＳC の電圧波形図
である。
であって、（ａ）は検出電圧ＶD の電圧波形図、（ｂ）
はラッチ回路７によるラッチ動作が行われない場合の制
御信号ＳC の電圧波形図、（ｃ）はラッチ回路７による
ラッチ動作が行われた場合の制御信号ＳC の電圧波形図
である。
【図３】電源装置１における定電力垂下制御を説明する
ための出力電流ＩO と出力電力との関係を示す特性図で
ある。
ための出力電流ＩO と出力電力との関係を示す特性図で
ある。
【図４】本発明の他の実施の形態に係る電源装置１Ａの
回路図である。
回路図である。
【図５】電源装置１Ａの動作を説明するための電圧波形
図であって、（ａ）は検出電圧ＶD1の電圧波形図、
（ｂ）はラッチ回路７によるラッチ動作が行われない場
合の制御信号ＳC の電圧波形図、（ｃ）はラッチ回路７
によるラッチ動作が行われた場合の制御信号ＳC の電圧
波形図である。
図であって、（ａ）は検出電圧ＶD1の電圧波形図、
（ｂ）はラッチ回路７によるラッチ動作が行われない場
合の制御信号ＳC の電圧波形図、（ｃ）はラッチ回路７
によるラッチ動作が行われた場合の制御信号ＳC の電圧
波形図である。
【図６】本発明のさらに他の実施の形態に係る電源装置
１Ｂの回路図である。
１Ｂの回路図である。
【図７】従来の電源装置６１の回路図である。
【図８】電源装置６１の過電流制御を説明するための電
圧波形図であって、検出電圧ＶD11 の電圧波形図であ
る。
圧波形図であって、検出電圧ＶD11 の電圧波形図であ
る。
【図９】電源装置６１における定電力垂下制御を説明す
るための出力電流Ｉ12と出力電力との関係を示す特性図
である。
るための出力電流Ｉ12と出力電力との関係を示す特性図
である。
１，１Ａ，１Ｂ 電源装置
２ トランス
２ａ 一次巻線
２ｂ 二次巻線
３ ＦＥＴ
４ 抵抗
５ スイッチング制御回路
６ 比較回路
７ ラッチ回路
Ｉ１ 電流
ＳC 制御信号
ＶD ，ＶD1 ＶD2 検出電圧
ＶIN 入力電圧
ＶO 出力電圧
ＶR1，ＶR2 基準電圧
Claims (2)
- 【請求項１】 一次巻線および二次巻線を有するトラン
スと、電圧値が所定周期で変動する入力電圧を前記一次
巻線を介してスイッチングするスイッチング素子と、当
該スイッチング素子を流れる電流値を検出する電流検出
部と、当該電流検出部によって検出された検出値が基準
値を超えるときに前記スイッチング素子のスイッチング
を制御して過電流制御を行うスイッチング制御回路とを
備えているスイッチング電源装置であって、前記基準値と前記検出値とを比較して当該検出値が当該
基準値を超えたときに制御信号を出力する比較回路と、
前記制御信号が出力されたときに、前記基準値を低下さ
せて保持すると共に前記検出値が当該低下後の基準値を
下回るときに当該保持を解除して当該基準値を元の値に
復帰させるラッチ回路とを 備えていることを特徴とする
スイッチング電源装置。 - 【請求項２】 一次巻線および二次巻線を有するトラン
スと、電圧値が所定周期で変動する入力電圧を前記一次
巻線を介してスイッチングするスイッチング素子と、当
該スイッチング素子を流れる電流値を検出する電流検出
部と、当該電流検出部によって検出された検出値が基準
値を超えるときに前記スイッチング素子のスイッチング
を制御して過電流制御を行うスイッチング制御回路とを
備えているスイッチング電源装置であって、前記基準値と前記検出値とを比較して当該検出値が当該
基準値を超えたときに制御信号を出力する比較回路と、
前記制御信号が出力されたときに、前記検出値に所定値
を加算した状態を保持すると共に当該加算後の検出値が
前記基準値を下回るときに当該加算状態の保持を解除す
るラッチ回路とを 備えていることを特徴とするスイッチ
ング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243861A JP3398131B2 (ja) | 2000-08-11 | 2000-08-11 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243861A JP3398131B2 (ja) | 2000-08-11 | 2000-08-11 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002058243A JP2002058243A (ja) | 2002-02-22 |
| JP3398131B2 true JP3398131B2 (ja) | 2003-04-21 |
Family
ID=18734650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000243861A Expired - Fee Related JP3398131B2 (ja) | 2000-08-11 | 2000-08-11 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398131B2 (ja) |
-
2000
- 2000-08-11 JP JP2000243861A patent/JP3398131B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002058243A (ja) | 2002-02-22 |
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