WO2005034325A1

WO2005034325A1 - スイッチング電源装置

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Publication number: WO2005034325A1
Application number: PCT/JP2004/009115
Authority: WO
Inventors: Yoichi Kyono
Original assignee: Sanken Electric Co., Ltd.
Priority date: 2003-09-30
Filing date: 2004-06-28
Publication date: 2005-04-14
Also published as: US7372710B2; JPWO2005034325A1; JP4270208B2; US20070070657A1

Description

明細書

スイッチング電源装置

技術分野

[0001] 本発明はスィッチング電源装置、特にトランスの 2次卷線から取り出す出力電圧の電力損失を抑制できるスイッチング電源装置に関するものである。

背景技術

[0002] トランスの 1次卷線とスイッチング素子とを直流電源に直列に接続し、スイッチング素子をオン'オフ制御することにより、 1次卷線及びスイッチング素子に電流を流し、トランスの 2次卷線に接続された出力端子から直流電力を取出すスイッチング電源装置は、公知である。スイッチング素子のオン時に 1次卷線に流れる電流によりトランスにエネルギを蓄積して、スイッチング素子のオフ時にトランスに蓄積されたエネルギを出力電力として取出すスイッチング電源装置は、フライバックコンバータと呼ばれる。フライバックコンバータでは、トランスの 2次卷線に整流用ダイオードを接続するため、導通時のダイオードの順方向電圧による電力損失が大きぐ電力変換効率が低下する欠点がある。

[0003] そこで、例えば下記特許文献 1に示されるように、 2次卷線に接続されるダイオードの順方向電圧による電力損失を低減するため、同期整流回路の同期整流用スィッチング素子として同期整流用パワー MOSFETを 2次卷線に接続して、逆方向電流の通流を阻止してトランスの負荷を軽減し、かつ順方向電圧降下を低減するスィッチング電源装置が提案されている。このスイッチング電源装置では、フライバックコンパ一タ回路、フォワードコンバータ回路等を基本回路とするスイッチング電源装置のパルストランスの 2次卷線側に出力電流を整流する同期整流用パワー MOSFETを接続し、同期整流用パワー MOSFETのソース'ドレイン間に流れる電流方向の変化をコンパレータ回路により監視し、コンパレータ回路から同期整流用パワー MOSFETのゲートに供給するゲート駆動信号により順方向電流及び逆方向電流を制御する。

[0004] 特許文献 1 :特開平 7— 7928号公報（第 6頁、図 1)

発明の開示発明が解決しょうとする課題

[0005] ところで、スイッチング電源装置では、同期整流用スイッチング素子の駆動信号を形成する様々な方式の同期整流回路が提案されている。例えば、上記のスィッチング電源装置に示されるように同期整流用スイッチング素子の端子電圧を検出する方式、トランスの 2次側電圧を検出する方式又は同期整流用スイッチング素子に流れる電流を検出する方式がある。同期整流用スイッチング素子の端子電圧又はトランスの 2次側電圧を検出する方式では、 2次側電流と 2次側電圧の位相とが必ずしも一致しないため、出力電力に無効分が生じ、トランスの 2次側の同期整流回路に電力損失が発生する問題があった。また、同期整流用スイッチング素子に流れる電流を検出する方式では、電流検出用抵抗や電流トランス等の電流検出手段がトランスの 2次卷線側の同期整流回路内に挿入されるため、電流検出手段に電力損失が発生する問題があった。

[0006] そこで、本発明は、トランスの 2次卷線から取り出す出力電圧の電力損失を抑制できるスイッチング電源装置を提供することを目的とする。

課題を解決するための手段

[0007] 本発明によるスイッチング電源装置は、トランス (2)の 1次卷線 (3)と主スイッチング素子 (4)とを直流電源 (1)に直列に接続し、主スイッチング素子 (4)をオン'オフ制御することにより、トランス (2)の 1次卷線 (3)及び主スイッチング素子 (4)に電流を流し、トランス (2)の 2次卷線 (6)に接続された出力端子 (7,8)から直流電力を取り出す。このスィッチング電源装置は、トランス (2)の 2次卷線 (6)と出力端子 (7,8)との間に接続された同期整流用スイッチング素子 (9)と、トランス (2)の 2次卷線 (6)に対して並列に接続され且つ主スイッチング素子 (4)のオン時にエネルギを蓄積するリアタトル (11)と、リアクトノレ (11) と同期整流用スイッチング素子 (9)の制御端子とに接続された同期整流制御回路 (12) とを備える。同期整流制御回路 (12)は、リア外ル (11)にエネルギを蓄積する期間は、同期整流用スイッチング素子 (9)をオフに保持し、リアタトル (11)に蓄積されたエネルギを放出する期間は、同期整流用スイッチング素子 (9)をオンに保持し、リアタトル (11)に蓄積されたエネルギの放出が完了したとき、同期整流用スイッチング素子 (9)をオフにする。 [0008] このスイッチング電源装置では、リアタトル (11)のエネルギの蓄積期間及び放出期間に応じて同期整流制御回路 (12)により同期整流用スイッチング素子 (9)をオン'オフ制御するため、入力電圧 (E)及び出力電圧 (V )が変動しても効率よく同期整流動作を

0

行うことができる。このため、幅広い入出力範囲でトランス (2)の 2次卷線 (6)から取り出す出力電圧 (V )の電力損失を抑制することができる。また、リア外ル (11)に蓄積される全エネルギを出力側に送出すると共に、トランス (2)の整流素子による電力損失が小さいため、同期整流回路での電力損失を最小限に抑えることができる。

発明の効果

[0009] 本発明によれば、トランスの 2次卷線と並列に接続されたリアタトルのエネルギの蓄積期間及び放出期間に応じて同期整流用スイッチング素子がオン'オフ制御され、入力電圧及び出力電圧が変動しても効率よく同期整流動作を行うことができるので、幅広い入出力範囲でトランスの 2次卷線から取り出す出力電圧の電力損失を抑制することが可能である。また、リアタトルに蓄積されたエネルギも全て出力側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。

図面の簡単な説明

[0010] [図 1]本発明によるスイッチング電源装置の一実施の形態を示す電気回路図（実施例 1)

[図 2]図 1の回路各部の電圧及び電流を示すタイミングチャート

[図 3]図 1の変更実施の形態を示す電気回路図（実施例 2)

[図 4]定格負荷時での図 3の回路各部の電圧及び電流を示すタイミングチャート

[図 5]軽負荷時での図 3の回路各部の電圧及び電流を示すタイミングチャート

[図 6]本発明の他の実施の形態を示す電気回路図（実施例 3)

[図 7]図 1の同期整流制御回路を EX— ORゲートで構成した実施の形態を示す電気回路図（実施例 4)

[図 8]図 7の変更実施の形態を示す電気回路図

[図 9]図 8の変更実施の形態を示す電気回路図

[図 10]図 1の同期整流制御回路を ANDゲート及び反転器で構成した実施の形態を示す電気回路図（実施例 5) [図 11]図 10の同期整流制御回路を 3つの NANDゲートで構成した実施の形態を示す電気回路図

[図 12]図 1のもう一つの変更実施の形態を示す電気回路図（実施例 6)

符号の説明

[0011] (1)··直流電源、（2)· 'トランス、（3)··1次卷線、（4)''主1^〇3_?£丁（主スィッチング素子）、（5)··主制御回路、（6)·· 2次卷線、（7,8)· '出力端子、（9)··同期整流用 MOS-FET (同期整流用スイッチング素子）、（9a) ··寄生ダイオード、（10)·· 出力平滑コンデンサ、（11)··リアタトル、（12)··同期整流制御回路、（13)· '切換回路、（14)··リセット検出回路、（15)··第 1のダイオード (整流素子）、（16)··第 1 の反転器 (リセット電圧検出手段）、（17)··第 2のダイオード（リセット電圧検出手段）、（18)··第 3のダイオード、（19,20)··分圧抵抗、（21)· 'NORゲート (切換制御手段）、（22)· 'コンデンサ、（23)··第 2の反転器、（24)··第 4のダイオード、（25)·· 抵抗、（26)··保持回路、（30)··3次卷線、（31)··第 1の ΝΡΝトランジスタ（リアタトル電流検出手段）、（32,38)··抵抗、（33,35,36)· 'ダイオード、（34)· ·ΡΝΡトランジスタ、（37)··第 2の ΝΡΝトランジスタ、（40)· ·ΕΧ— ORゲート（同期整流制御回路）、（40a)' ·第 1の入力端子、（40b)' ·第 2の入力端子、（40c)' ·出力端子、（41,42) ··第丄のレベルシフト用抵抗、（43,44)··第 2のレベルシフト用抵抗、（45)··第 1のクランプ用ダイオード、（46)··第 2のクランプ用ダイオード、（50)· 'ANDゲート、 (50a)' ·第 1の入カ端子、（50b)' ·第 2の入カ端子、（50c)' '出力端子、（51)· '反転器、（52)··第 1の NANDゲート、（53)··第 2の NANDゲート、（54)··第 3の NA NDゲート、（60)··駆動用 NPNトランジスタ、（61)''駆動用1^〇3_?£1\ (62)·· 第 1の抵抗、（63)· 'NORゲート、（64)··第 2の抵抗

発明を実施するための最良の形態

[0012] 以下、本発明によるスイッチング電源装置の 6つの実施の形態を図 1乃至図 12について説明する。

実施例 1

[0013] 本発明の一実施の形態を示す実施例 1のスイッチング電源装置は、図 1に示すように、直流電源 (1)に対して直列に接続されたトランス (2)の 1次卷線 (3)及び主スィッチング素子としての主 M〇S-FET(4)と、主 M〇S-FET(4)をオン ·オフ制御する主制御回路 (5)と、トランス (2)の 2次卷線 (6)と出力端子 (7,8)との間に接続された同期整流用スィツチング素子としての同期整流用 M〇S-FET(9)及び出力平滑コンデンサ (10)と、トランス (2)の 2次卷線 (6)に対して並列に接続され且つ主 MOS-FET(4)のオン時にエネルギが蓄積されるリアタトル (11)と、リアタトル (11)と同期整流用 M〇S_FET(9)のグート端子との間に接続され且つリア外ル (11)にエネルギを蓄積する期間は同期整流用 MOS-FET(9)をオフに保持し、リアタトル (11)に蓄積されたエネルギを放出する期間は同期整流用 M〇S-FET(9)をオンに保持し、リアタトル (11)に蓄積されたエネルギの放出が完了したときに同期整流用 MOS-FET(9)をオフにする同期整流制御回路 (12)とを備える。なお、同期整流用 MOS-FET(9)はドレイン 'ソース端子間に寄生ダィオード (9a)を有する。

[0014] 同期整流制御回路 (12)は、切換回路 (13)と、切換回路 (13)を制御するリセット回路 (14)とを備えている。切換回路 (13)は、リアタトル (11)の他端（下側）と負側出力端子 (8) との間に接続された分圧抵抗 (19,20)と、分圧抵抗 (19,20)の分圧点に発生する電圧によりリアタトル (11)にエネルギを蓄積する蓄積期間を検出する第 1の入力端子、リセット検出回路 (14)に接続された第 2の入力端子及び同期整流用 MOS-FET(9)のゲート端子に接続された出力端子を有する切換制御手段としての NORゲート (21)とを備えている。また、負側出力端子 (8)と NORゲート (21)の第 2の入力端子との間には、コンデンサ (22)が接続され、 NORゲート (21)の第 2の入力端子と分圧抵抗 (19,20)の分圧点との間には、第 2の反転器 (23)及び第 4のダイオード (24)が直列に接続される

[0015] リセット検出回路 (14)は、トランス (2)の 2次卷線 (6)の一端（黒点側）とリアタトル (11)の一端 (上側）との間に接続された整流素子としての第 1のダイオード (15)と、第 1のダイオード (15)に接続されたリセット電圧検出手段を構成する第 1の反転器 (16)と、第 1の反転器 (16)とコンデンサ (22)との間に直列に接続された第 2のダイオード (17)と、第 1 のダイオード (15)及び第 1の反転器 (16)の接続点と負側出力端子 (8)との間に接続され第 3のダイオード (18)とを有する。第 1の反転器 (16)は、リアタトル (11)に蓄積されたエネルギの放出が完了したときに、第 1のダイオード (15)とリアタトル (11)の一端との接続点 Bに発生するリセット電圧 Vの低下を検出して切換回路 (13)を消勢切換状態に

B

切り換える。第 3のダイオード (18)は、リセット電圧 Vの低下時の最低電圧を 0[V]にク

B

ランプする。

[0016] 動作の際に、主制御回路 (5)から主 MOS-FET(4)のゲート端子に図 2(F)に示す高電圧レベルの主制御信号 Vを付与して、主 MOS-FET(4)をオンさせると、直流電

G

源 (1)からトランス (2)の 1次卷線 (3)及び主 MOS-FET(4)に電流が流れ、トランス (2)にエネルギが蓄積される。ここで、直流電源 (1)の電圧を E[V]、トランス (2)の 1次卷線 (3) のインダクタンスを L [H]とすると、主 M〇S- FET(4)のオン期間 t [_s]中にエネルギ：

P ON

(E²/2L ) X t ¾]

P ON

力 Sトランス (2)に蓄積される。また、図 2(B)に示すようにトランス (2)の 2次卷線 (6)には電流が流れず、トランス (2)の 1次卷線 (3)及び 2次卷線 (6)の卷数をそれぞれ N Nとする

P S

と、トランス (2)の 2次卷線 (6)には上 (黒点)側を負 (-)、下側を正 (+)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

が発生する。このとき、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aの電圧 Vは

A

図 2(A)に示すようにトランス (2)の 2次卷線 (6)に発生する電圧 Vに略等しぐリアクトノレ

S

(11)の一端と第 1のダイオード (15)との接続点 Bの電圧 Vは図 2(D)に示すように出力

B

端子 (7,8)間の直流出力電圧 Vと第 1のダイオード (15)の順方向電圧 Vとの和電圧 V

F

+Vに略等しいため、第 1のダイオード (15)を介してリアタトル (11)に電流 Iが流れる

O F L

(11)に流れる電流 Iが毎秒 V /Lの割合で 1次関数的に増加し、主 MOS_FET(4)の

S

オン期間 t [s]中にエネルギ：

ON

(V ²/2L) X t ¾]

S ON

カ^アクトル (11)に蓄積される。

[0017] 一方、同期整流用 M〇S-FET(9)のドレイン 'ソース端子間には、トランス (2)の 2次卷線 (6)の電圧 V：

S

V =(N /N ) X E[V]

S S P

と出力端子 (7 8)間の直流出力電圧 V との和電圧：

V +V が発生する。この和電圧 V +Vは、同期整流制御回路 (12)を構成する切換回路 (13)

S 0

内の分圧抵抗 (19,20)により分圧され、分圧抵抗 (19,20)の分圧点の電圧が NORゲート (21)の第 1の入力端子に入力される。分圧抵抗 (19,20)の各抵抗値は、軽負荷時等で発生するリンギングによる同期整流用 M〇S_FET(9)の誤動作を防止するため、主 MOS-FET(4)がオンのときは N〇Rゲート (21)の閾値電圧を超え、リンギングのときは N〇Rゲート (21)の閾値電圧を超えないように分圧点の電圧が設定される。よって、主 MOS-FET(4)がオンのときは分圧抵抗 (19,20)の分圧点の電圧が高電圧レベルとなるので、図 2(E)に示すように N〇Rゲート (21)から同期整流用 MOS-FET(9)のゲート端子に低電圧レベルの同期制御信号 V が付与され、切換回路 (13)は消勢状態を

SC

保持する。これにより、同期整流用 M〇S_FET(9)はオフを保持する。このとき、第 2 の反転器 (23)にも分圧抵抗 (19,20)の分圧点からの高電圧レベルの電圧が印加されるため、第 2の反転器 (23)の出力は低電圧レベルとなり、コンデンサ (22)が低電圧レベノレとなる。また、このときは同期整流制御回路 (12)を構成するリセット検出回路 (14) 内の第 1の反転器 (16)にリアタトル (11)の一端と第 1のダイオード (15)との接続点 Bからの高電圧レベルの電圧が印加され、第 1の反転器 (16)の出力が低電圧レベルとなるので、コンデンサ (22)の低電圧レベルに保持される。

次に、図 2(F)に示すように主制御回路 (5)から主 M〇S-FET(4)のゲート端子に付与される主制御信号 Vが時刻 tにおいて高電圧レベルから低電圧レベルになると、

G 1

主 MOS-FET(4)がオン力オフに切り換えられ、トランス (2)の 2次卷線 (6)に発生する電圧の極性が反転し、上 (黒点)側を正 (+)、下側を負 (-)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

が発生する。このとき、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aの電圧 Vが

A

図 2(A)に示すように略 0[V]となり、このため、分圧抵抗 (19,20)の分圧点が低電圧レベルとなるので、 NORゲート (21)の第 1の入力端子には低レベルの電圧が印加される。一方、第 2の反転器 (23)の出力は高電圧レベルになるが、第 4のダイオード (24)によりブロックされ、コンデンサ (22)は低電圧レベルに保持されるので、 NORゲート (21) の第 2の入力端子にも低レベルの電圧が印加される。したがって、図 2(E)に示すように NORゲート (21)から同期整流用 MOS-FET(9)のゲート端子に付与される同期制御信号 V が低電圧レベルから高電圧レベルとなり、切換回路 (13)は消勢状態から付

SC

勢状態に切り換わるので、同期整流用 MOS-FET(9)がオンとなる。

[0019] 同期整流用 MOS_FET(9)が時刻 tにオンになると、主 MOS_FET(4)のオン期間 t

1

[s]中にトランス (2)の 2次卷線 (6)に蓄積されたエネルギ：

ON

(E²/2L ) X t ¾]

P ON

が放出され、図 2(B)に示すようにトランス (2)の 2次卷線 (6)から出力端子 (7,8)に電流 I

S

が流れる。ここで、トランス (2)の 2次卷線 (6)のインダクタンスを L [H]とすると、同期整

S

流用 MOS-FET(9)のオン期間中に、 2次卷線 (6)の電流 Iが毎秒 V /Lの割合で 1

S O S

次関数的、即ち直線的に減少するため、 2次卷線 (6)に蓄積されたエネルギが： (V ²/2L ) X t²

0 S

の傾きで減少する。トランス (2)の 1次卷線 (3)及び 2次卷線 (6)のインダクタンス L L [H

P S

]と卷数 N Nとの間には下式：

P S

L =(N /N )² X L

S S P P

の関係が成立するので、トランス (2)に蓄積されたエネルギの放出時間 tは、

T

t =(Ν ·Ε/Ν ·ν ) X t [s]

T S P O ON

となる。これと同時に、主 M〇S-FET(4)のオン期間 t [s]中にリアタトル (11)に蓄積さ

ON

れたエネノレギ：

(V ²/2L) X t ¾]

S ON

は、第 1のダイオード (15)を介して放出され、図 2(C)に示すようにリアタトル (11)に流れる電流 Iが毎秒 V /Lの割合で 1次関数的（直線的）に減少する。これにより、リアタト

L

ル (11)に蓄積されたエネルギが同期整流用 M〇S-FET(9)のオン期間中に傾き： (V ²/2L) X t²

0

で減少する。よって、リアタトル (11)に蓄積されたエネルギの放出時間 tは：

t =(Ν ·Ε/Ν -V ) X t [s]

L S P O ON

となり、トランス (2)に蓄積されたエネルギの放出時間 tに略等しくなる。

T

[0020] 時亥にてリアタトル (11)に蓄積されたエネルギの放出が完了し、リアタトル (11)に流

2

れる電流 Iが図 2(C)に示すように略 0になると、リアタトル (11)の一端と第 1のダイォード (15)との接続点 Bでのリセット電圧 Vは、図 2(D)に示すように V +V [V]から急激に略 0[V]まで低下する。このとき、リセット検出回路 (14)内の第 1の反転器 (16)に低レベルの電圧が印加され、第 1の反転器 (16)から第 2のダイオード (17)を介してコンデンサ (22)に高電圧レベルの電圧が印加される。これにより、コンデンサ (22)が充電され、切換回路 (13)内の N〇Rゲート (21)の第 2の入力端子に高電圧レベルの電圧が印加される。また、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aの電圧 Vは図 2(A)に

A

示すように略 0[V]であるから、切換回路 (13)内の分圧抵抗 (19,20)の分圧点の電圧は低電圧レベルを保持し、 NORゲート (21)の第 1の入力端子には低レベルの電圧が印カロされる。したがって、図 2(E)に示すように NORゲート (21)から同期整流用 MOS-F ET(9)のゲート端子に付与される同期制御信号 V が高電圧レベルから低電圧レべ

SC

ルとなり、切換回路 (13)は付勢状態から消勢切換状態に切り換わる。これにより、同期整流用 MOS-FET(9)がオン力オフとなり、同期整流動作が終了する。このとき、第 2の反転器 (23)にも分圧抵抗 (19,20)の分圧点からの低レベルの電圧が印加され、第 2の反転器 (23)の出力が高電圧レベルとなるが、第 2の反転器 (23)の出力は第 4のダィオード (24)によりブロックされるため、コンデンサ (22)の電圧は、主 MOS-FET(4)が再びオンとなる時刻 tまで高電圧レベルを保持する。また、時刻 tから時刻 tまでの

3 2 3 期間では、図 2(F)に示すように主 M〇S-FET(4)が未だオフ状態であるため、図 2(A) に示すようにリアタトル (11)の他端と分圧抵抗 (19)との接続点 Aにリンギングによる振動電圧が発生する。

[0021] 実際には、時亥 ijtにリアタトル (11)に蓄積されたエネルギの放出が完了した後、リア

2

タトル (11)の一端と第 1のダイオード (15)との接続点 Bでのリセット電圧 Vが図 2(D)に

B

示すようにリアタトル (11)のインダクタンスと第 3のダイオード (18)の寄生容量等による共振周期で低下するので、リセット検出回路 (14)内の第 1の反転器 (16)の入力が低電圧レベルとなる時刻がトランス (2)に蓄積されたエネルギの放出が完了する時刻より遅れる場合がある。この場合は、リアタトル (11)と直列に抵抗を接続してリアタトル (11)に蓄積されたエネルギの放出が完了するまでの時間を短縮させて、トランス (2)の 1次卷線 (3)側にエネルギを回生させずに同期整流動作を行うことができる。

[0022] 実施例 1では、切換回路 (13)は、主 M〇S_FET(4)のオン時に、同期整流用 M〇S_ FET(9)をオフに保持して、リアタトル (11)にエネルギを蓄積する消勢状態と、主 M〇S -FET(4)のオフ時に同期整流用 M〇S-FET(9)をオンに切り換えてリアタトル (11)に蓄積されたエネルギを放出する付勢状態と、リア外ル (11)に蓄積されたエネルギの放出が完了したときに同期整流用 M〇S-FET(9)をオフに切り換える消勢切換状態とを有する。また、リセット検出回路 (14)は、リアタトル (11)に蓄積されたエネルギの放出が完了したときに、リアタトル (11)のリセットを検出して、切換回路 (13)を消勢切換状態に切り換えて同期整流用 M〇S_FET(9)をオフにする。これにより、リアタトル (11)に蓄積されたエネルギの放出が完了したとき、リセット検出回路 (14)により切換回路 (13)を消勢切換状態に切り換えて同期整流用スイッチング素子 (9)を確実にオフに切り換えること力 Sできる。

[0023] このように、実施例 1では、トランス (2)の 2次卷線 (6)に並列に接続されたリアタトル

(11)のエネルギの蓄積期間及び放出期間に応じて同期整流用 M〇S-FET(9)をオン •オフ制御するので、直流電源 (1)の電圧 E及び出力端子 (7,8)間の直流出力電圧 V が変動しても同期整流動作の期間が自動的に調整され、効率よく同期整流動作を行うことができる。したがって、幅広い入出力範囲でトランス (2)の 2次卷線 (6)から同期整流用 MOS_FET(9)及び出力平滑コンデンサ (10)を介して取り出す直流出力電圧 V の電力損失を抑制することが可能である。また、リアタトル (11)に蓄積されたエネルギも全て出力端子 (7,8)側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。

実施例 2

[0024] 実施例 1は変更が可能である。例えば、実施例 1の変更実施の形態を示す実施例 2のスイッチング電源装置では、図 3に示すように、図 1に示すコンデンサ (22)及び第 2のダイオード (17)の接続点と第 4のダイオード (24)との間に抵抗 (25)を接続し、コンデンサ (22)、第 2の反転器 (23)、第 4のダイオード (24)及び抵抗 (25)で保持回路 (26)を構成する。保持回路 (26)は、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aに発生する電圧 Vのパルス幅が狭いときに、 NORゲート (21)の第 2の入力端子の電圧を高電

A

圧レベルに保持して切換回路 (13)を消勢状態に保持する。その他の構成は、図 1に示す実施例 1のスイッチング電源装置と略同様である。

[0025] 図 3に示すスイッチング電源装置では、図示しない定格負荷が出力端子 (7,8)に接続される場合、主 M〇S-FET(4)のオフ期間中にリアタトル (11)に蓄積されたエネルギの放出が完了すると、図 4(B)に示すように、時亥 Ijtにリアタトル (11)の一端と第 1のダイ

1

オード (15)との接続点 Bでのリセット電圧 Vは、 V +V [V]からリアタトル (11)のインダ

B O F

クタンスと第 3のダイオード (18)の寄生容量等による共振周期で略 0[V]まで低下する。このとき、リセット検出回路 (14)内の第 1の反転器 (16)に低レベルの電圧が印加され、第 1の反転器 (16)から第 2のダイオード (17)を介してコンデンサ (22)に高電圧レベルの電圧が印加され、コンデンサ (22)が充電される。これにより、図 4(D)に示すようにコンデンサ (22)の電圧 V力 S〇[V]から高電圧レベルとなり、切換回路 (13)内の N〇Rゲー c

ト (21)の第 2の入力端子に高電圧レベルの電圧が印加される。また、図 4(A)に示すようにリアタトル (11)の他端と分圧抵抗 (19)との接続点 Aの電圧 Vは略 0[V]であるから、

A

切換回路 (13)内の分圧抵抗 (19,20)の分圧点は、低電圧レベルに保持され、 NORゲート (21)の第 1の入力端子には低レベルの電圧が印加される。したがって、図 4(C)に示すように NORゲート (21)から同期整流用 MOS_FET(9)のゲート端子に付与される同期制御信号 V が高電圧レベルから低電圧レベルとなり、同期整流用 MOS-FET

SC

(9)が自動的にオンからオフに切り換えられる。このとき、分圧抵抗 (19,20)の分圧点からの低レベルの電圧が保持回路 (26)を構成する第 2の反転器 (23)に印加され、第 2の反転器 (23)の出力が高電圧レベルとなるが、第 2の反転器 (23)の出力は第 4のダイォード (24)によりブロックされるため、図 4(D)に示すようにコンデンサ (22)の電圧 Vは、 c 主 MOS_FET(4)がオンとなる時亥 Ijtまで高電圧レベルに保持される。また、時亥 Ijtか

2 1 ら時亥 Ijtまでの期間では、主 MOS_FET(4)がオフ状態のため、図 4(A)に示すように

2

リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aにリンギングによる電圧が発生する時亥に主 MOS-FET(4)がオフからオンに切り換えられると、リアタトル (11)の他端

2

と分圧抵抗 (19)との接続点 Aの電圧 Vは、図 4(A)に示すようにトランス (2)の 2次卷線

A

(6)に発生する電圧 Vは、

S

V =(N /N ) X E[V]

S S P

に略等しくなり、リアタトル (11)の一端と第 1のダイオード (15)との接続点 Bのリセット電圧 Vが図 4(B)に示すように出力端子 (7，8)間の直流出力電圧 Vと第 1のダイオード (15)の順方向電圧 Vとの和電圧 V +Vに略等しくなる。一方、同期整流用 MOS-F

F O F

ET(9)のドレイン 'ソース端子間には、トランス (2)の 2次卷線 (6)の電圧 Vと出力端子

S

(7,8)間の直流出力電圧 Vとの和電圧 V +Vが発生する。この和電圧 V +Vは、

〇 s o s o 切換回路 (13)内の分圧抵抗 (19，20)により分圧され、分圧抵抗 (19，20)の分圧点の電圧が NORゲート (21)の第 1の入力端子に入力される。このとき、分圧抵抗 (19,20)の分圧点の電圧が高電圧レベルとなるので、図 4(C)に示すように NORゲート (21)から同期整流用 MOS-FET(9)のゲート端子に付与される同期制御信号 V が低電圧レべ

SC

ルに保持され、同期整流用 M〇S- FET(9)は、オフ状態に保持される。このとき、保持回路 (26)を構成する第 2の反転器 (23)に分圧抵抗 (19,20)の分圧点からの高電圧レベルの電圧が印加され、第 2の反転器 (23)の出力が低電圧レベルとなるため、コンデンサ (22)の静電容量と抵抗 (25)の抵抗値との積で決まる時定数で、抵抗 (25)及び第 4 のダイオード (24)を介してコンデンサ (22)が放電される。これにより、図 4(D)に示すようにコンデンサ (22)の電圧 V力次関数的に低下し、 NORゲート (21)の閾値電圧 V

C TH

以下になると、 NORゲート (21)の第 2の入力端子の低電圧レベルとなり、時亥 ijtにお

3 レ、てコンデンサ (22)の放電が完了して 0[V]となる。図示しない負荷に定格電力を供給する場合は、主 MOS-FET(4)のオン期間が長いため、コンデンサ (22)の放電終了時亥 !Jtよりも遅延する時刻 tで主 MOS-FET(4)がオン力オフとなる。時刻 t以降の

3 4 4 動作は、図 1に示す実施例 1のスイッチング電源装置と略同様である。

また、出力端子 (7,8)に接続される図示しない負荷が軽負荷の場合は、主 MOS-F ET(4)のオン期間が定格負荷時よりも短くなるため、図 5(A)に示すようにリアタトル (11)の下端と分圧抵抗 (19)との接続点 Aに発生する電圧 Vのノ^レス幅が狭くなる。し

A

たがって、図 5(A)に示すようにコンデンサ (22)の放電終了時刻 tよりも早い時刻 tでリ

3 5 ァクトル (11)の下端と分圧抵抗 (19)との接続点 Aの電圧 Vが略 0[V]となるため、時刻

A

tにおいて切換回路 (13)内の分圧抵抗 (19,20)の分圧点の電圧が低電圧レベルとなり

5

、 NORゲート (21)の第 1の入力端子に低レベルの電圧が入力される。また、主 M〇S -FET(4)のオン期間、即ち図 5に示す時刻 tから時刻 tまでの期間は分圧抵抗

2 5

(19,20)の分圧点が高電圧レベルであるため、保持回路 (26)を構成する第 2の反転器 (23)の出力が低電圧レベルとなり、コンデンサ (22)が抵抗 (25)及び第 4のダイオード (24)を介してコンデンサ (22)の静電容量と抵抗 (25)の抵抗値との積で決まる時定数で放電される。これにより、図 5(D)に示すようにコンデンサ (22)の電圧 V力次関数的

C

に低下する。時亥 ijtにおいて、切換回路 (13)内の分圧抵抗 (19,20)の分圧点が低電圧

5

レベルになると、保持回路 (26)を構成する第 2の反転器 (23)の出力が高電圧レベルとなるため、コンデンサ (22)が抵抗 (25)及び第 4のダイオード (24)を介して放電できなくなり、図 5(D)に示すようにコンデンサ (22)の電圧 Vが N〇Rゲート (21)の閾値電圧 V

C TH

よりも高い電圧に保持される。したがって、軽負荷時は切換回路 (13)を構成する NOR ゲート (21)の第 2の入力端子が高電圧レベルに保持されるので、図 5(C)に示すように N〇Rゲート (21)の出力が低電圧レベルに保持され、切換回路 (13)は消勢状態を保持する。よって、軽負荷時は、同期整流用 M〇S_FET(9)がオフに保持されるため、同期整流用 MOS-FET(9)による同期整流動作は行われず、寄生ダイオード又は外付けのダイオード (9a)により整流が行われる。

[0028] 実施例 2では、軽負荷時に主 MOS-FET(4)をオンするパルス幅が狭くなり、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aに発生する電圧 Vのノ^レス幅が狭くなつ

A

たとき、保持回路 (26)により NORゲート (21)の第 2の入力端子の電圧が高電圧レベルに保持されるため、切換回路 (13)の消勢状態が保持される。これにより、同期整流用 MOS-FET(9)がオフに保持されて同期整流動作が停止するため、軽負荷時に整流回路での電力損失を最小限に抑えることができる。

実施例 3

[0029] また、本発明の他の実施の形態を示す実施例 3のスイッチング電源装置は、図 6に示すように、トランス (2)の 2次卷線 (6)の上 (黒点)側と正側出力端子 (7)との間に接続された同期整流用 M〇S_FET(9)と、トランス (2)の 2次卷線 (6)と直列に接続された 3次卷線 (30)と、リアタトル電流検出手段としての第 1の NPNトランジスタ (31)と、同期整流用 MOS-FET(9)を制御する同期整流制御回路 (12)を備えている。第 1の NPNトランジスタ (31)は、リアタトル (11)の一端に接続されるベース端子と、トランス (2)の 2次卷線 (6)及び 3次卷線 (30)の接続点に接続されるェミッタ端子と、同期整流制御回路 (12)に接続されるコレクタ端子とを有する。第 1の NPNトランジスタ (31)は、ベース端子に流れる電流によりリアタトル (11)にエネルギを蓄積する電流 I又はリアタトル (11)に蓄積されたエネルギを放出する電流 Iを検出する。同期整流制御回路 (12)は、 PNPトランジスタ (34)と、第 2の NPNトランジスタ (37)と、 2つのダイオード (35,36)のアノード端子とダィオード (33)の力ソード端子との間に接続された抵抗 (38)とを備えている。 PNPトランジスタ (34)は、抵抗 (32)を介して第 1の NPNトランジスタ (31)のコレクタ端子に接続されるベース端子と、ダイオード (33)を介してトランス (2)の 3次卷線 (30)の上 (黒点)側に接続されるェミッタ端子と、同期整流用 MOS-FET(9)のゲート端子に接続されるコレクタ端子とを備えている。第 2の NPNトランジスタ (37)は、互いに逆極性で直列に接続された 2つのダイオード (35, 36)を介して第 1の NPNトランジスタ (31)のコレクタ端子に接続されるベース端子と、同期整流用 M〇S_FET(9)のソース端子に接続されるエミッタ端子と、同期整流用 MOS-FET(9)のゲート端子に接続されるコレクタ端子とを備えている。 2つの抵抗 (32,38)、 3つのダイオード (33，35，36)、 PNPトランジスタ (34)及び第 2の NPNトランジスタ (37)は、 3次卷線 (30)とリアタトル電流検出手段 (31)と同期整流用スイッチング素子 (9)の制御端子とに接続された切換回路 (13)を構成する。

図 6に示すスイッチング電源装置では、主制御回路 (5)から主 MOS-FET(4)のゲート端子に高電圧レベルの主制御信号 Vが付与され、主 M〇S-FET(4)がオンになる

G

と、直流電源 (1)からトランス (2)の 1次卷線 (3)及び主 MOS-FET(4)に電流が流れ、トランス (2)にエネルギが蓄積される。ここで、直流電源 (1)の電圧を E[V]、トランス (2)の 1 次卷線 (3)のインダクタンスを L [H]とすると、主 MOS_FET(4)のオン期間 t [s]中に

P ON

エネルギ：

(E²/2L ) X t ¾]

P ON

力 Sトランス (2)に蓄積される。また、トランス (2)の 2次卷線 (6)には電流が流れず、トランス (2)の 1次卷線 (3)及び 2次卷線 (6)の卷数をそれぞれ N ,Νとすると、トランス (2)の 2

P S

次卷線 (6)には上 (黒点)側を負 (-)、下側を正 (+)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

が発生する。このとき、第 1の NPNトランジスタ (31)のベース及びェミッタを介してリアタトル (11)にエネルギを蓄積する電流 Iが流れる。ここで、リアタトル (11)のインダクタンスを L[H]とすると、毎秒 V /Lの割合で 1次関数的に増加する電流 Iカ^アクトル (11)

S

に流れ、主 M〇S- FET(4)のオン期間 t [s]中にエネルギ： (V ²/2L) X t ¾]

S ON

力 Sリアタトル (11)に蓄積される。また、第 1の NPNトランジスタ (31)のベース端子に電流 Iが流れるため、第 1の NPNトランジスタ (31)はオン状態となる。更に、トランス (2)の 3 次卷線 (30)にも上 (黒点)側を負 (-)、下側を正 (+)とする電圧が発生するため、切換回路 (13)を構成する PNPトランジスタ (34)はオフ状態、第 2の NPNトランジスタ (37)はォフ状態となり、同期整流用 M〇S_FET(9)はオフ状態を保持する。

[0031] 次に、主制御回路 (5)から主 M〇S- FET(4)のゲート端子に付与される主制御信号 Vが高電圧レベルから低電圧レベルとなり、主 M〇S_FET(4)がオンからオフになる

G

と、トランス (2)の 2次卷線 (6)に発生する電圧の極性が反転し、上 (黒点)側を正 (+)、下側を負 (-)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

が発生する。これと同時に、 3次卷線 (30)にも上 (黒点)側を正 (+)、下側を負 (-)とする電圧が発生する。このとき、リアタトル (11)に蓄積されたエネルギを放出する電流 Iが第 1の NPNトランジスタ (31)のベース及びェミッタを介して出力端子 (7,8)側へ流れ、第 1の NPNトランジスタ (31)はオン状態を保持する。よって、切換回路 (13)を構成するダイオード (36)の力ソード端子が低電圧レベルとなるため、抵抗 (32)及び第 1の NPN トランジスタ (31)を介して PNPトランジスタ (34)のベース端子に電流が流れ、 PNPトランジスタ (34)がオン状態となる。また、ダイオード (35)の力ソード端子も低電圧レベルとなるため、第 2の NPNトランジスタ (37)のベース端子には電流が流れず、第 2の NPN トランジスタ (37)はオフ状態となる。これにより、トランス (2)の 3次卷線 (30)に発生した電圧が切換回路 (13)内のダイオード (33)及び PNPトランジスタ (34)を介して同期整流用 MOS-FET(9)のゲート端子に付与され、ベース電流が流れて同期整流用 MOS-F ET(9)が才ンとなる。

[0032] 同期整流用 MOS-FET(9)がオンになると、主 M〇S_FET(4)のオン期間 t [s]中

ON

にトランス (2)の 2次卷線 (6)に蓄積されたエネルギ：

(E²/2L ) X t ¾]

P ON

が放出され、トランス (2)の 2次卷線 (6)から同期整流用 MOS-FET(9)を介して出力端子 (7 8)に電流が流れる。ここで、トランス (2)の 2次卷線 (6)のインダクタンスを L [H]とすると、同期整流用 MOS_FET(9)のオン期間中に 2次卷線 (6)の電流 Iが毎秒 V /L

S O S

の割合で 1次関数的に減少するため、 2次卷線 (6)に蓄積されたエネルギが傾き： (V ²/2L ) X t²

0 s

で減少する。ところで、トランス (2)の 1次卷線 (3)及び 2次卷線 (6)のインダクタンス L L

P S

[H]と卷数 N ,Νとの間には下式の関係：

P S

L =(N /N )² X L

S S P P

が成立するので、トランス (2)に蓄積されたエネルギの放出時間 tは、

T

t =(Ν ·Ε/Ν -V ) X t [s]

T S P O ON

となる。これと同時に、主 M〇S- FET(4)のオン期間 t [s]中にリアタトル (11)に蓄積さ

ON

れた (V ²/2L) X t ]のエネルギが第 1の NPNトランジスタ (31)のベース及びェミッタ

S ON

を介して放出され、リアタトル (11)に流れる電流 Iが毎秒 V /Lの割合で 1次関数的に

L 0

減少する。これにより、リアタトル (11)に蓄積されたエネルギが同期整流用 MOS-FE T(9)のオン期間中に (V ²/2U x t²の傾きで減少する。よって、リアタトル (11)に蓄積さ

0

れたエネルギの放出時間 tは、

t =(Ν ·Ε/Ν ·ν ) X t [s]

L S P O ON

T

リアタトル (11)に蓄積されたエネルギが全て放出され、リアタトル (11)に蓄積されたェネルギを放出する電流 Iが流れなくなると、第 1の NPNトランジスタ (31)のベース端子に電流が流れないため、第 1の NPNトランジスタ (31)はオフ状態となる。これにより、切換回路 (13)を構成するダイオード (36)の力ソード端子が高電圧レベルとなるため、に電流が流れず、 PNPトランジスタ (34)がオフ状態となる。また、ダイオード (35)のカソード端子も高電圧レベルとなるため、第 2の NPNトランジスタ (37)のベース端子に電流が流れ、第 2の NPNトランジスタ (37)がオン状態となる。これにより、同期整流用 M OS-FET(9)のゲート'ソース間の電圧が略 0[V]となるため、同期整流用 MOS-FET (9)がオン力オフに切り換えられ、同期整流動作が終了する。

このように、切換回路 (13)は、主 MOS-FET(4)のオン時に、同期整流用 MOS-FE T(9)をオフに保持してトランス (2)の 3次卷線 (30)にエネルギを蓄積させ、主 MOS-FE T(4)のオフ時に、第 1の ΝΡΝトランジスタ (31)のベース端子に電流が流れてリアタトル (11)に蓄積されたエネルギを放出する電流 Iを検出したとき、同時に 3次卷線 (30)に発生する電圧により同期整流用 MOS_FET(9)をオンに切換え、第 1の NPNトランジスタ (31)のベース端子に電流が流れなくなり、リアタトル (11)に流れる電流 Iを検出しなくなったとき、同期整流用 M〇S-FET(9)をオフに切り換える。この場合に、トランス (2)の 3次卷線 (30)、第 1の NPNトランジスタ (31)及び切換回路 (13)は、同期整流制御回路 (12)を構成する。その他の構成は、図 1に示す実施例 1のスイッチング電源装置と略同様である。

[0034] 実施例 3でも前述の実施例 1と略同様に、トランス (2)の 2次卷線 (6)と並列に第 1の N PNトランジスタ (31)のベース及びェミッタを介して接続されたリアタトル (11)のェネルギの蓄積期間及び放出期間に応じて同期整流用 MOS_FET(9)がオン'オフ制御されるので、直流電源 (1)の電圧 E及び出力端子 (7,8)間の直流出力電圧 Vの変動に応じて同期整流動作の期間が自動的に調整され、効率よく同期整流動作を行うことができる。したがって、幅広い入出力範囲でトランス (2)の 2次卷線 (6)から同期整流用 MOS_FET(9)及び出力平滑コンデンサ (10)を介して取り出す直流出力電圧 Vの電力損失を抑制することが可能である。また、リア外ル (11)に蓄積されたエネルギも第 1 の NPNトランジスタ (31)のベース及びェミッタを介して全て出力端子 (7,8)側に送出されるため、同期整流回路での電力損失を最小限に抑えられる利点がある。

実施例 4

[0035] また、図 1の実施例 1に示すスイッチング電源装置の同期整流制御回路 (12)は、図

7に示す実施例 4のスイッチング電源装置のように 1つの EX— OR (排他的論理和）ゲート (40)で構成することも可能である。即ち、 EX-ORゲート (40)の第 1の入力端子 (40a)をリアタトル (11)の一端と第 1のダイオード (15)との接続点 Bに接続し、同第 2の入力端子 (40b)をリアタトル (11)の他端と同期整流用 M〇S-FET(9)のドレイン端子との接続点 Aに接続し、同出力端子 (40c)を同期整流用 MOS_FET(9)のゲート端子に接続することにより、同期整流制御回路 (12)を構成する。

[0036] 図 7に示すスイッチング電源装置では、主 MOS-FET(4)のオン時に、直流電源 (1) 力トランス (2)の 1次卷線 (3)及び主 M〇S-FET(4)に電流が流れ、トランス (2)にエネルギが蓄積される。このとき、トランス (2)の 2次卷線 (6)に上 (黒点)側を負 (-)、下側を正 (+)とする電圧 V =(N /N ) X E[V]が発生し、リアタトル (11)の他端の電圧 V力 Sトラン

S S P A

ス (2)の 2次卷線 (6)に発生する電圧 Vに略等しくなり、リアタトル (11)の一端の電圧 V

S B

が出力端子 (7,8)間の直流出力電圧 Vと第 1のダイオード (15)の順方向電圧 Vとの和

0 F 電圧 V +Vに略等しくなる。これにより、第 1のダイオード (15)を介してリアタトル (11)

F

に電流 Iが流れ、リアタトル (11)にエネルギが蓄積される。このとき、 EX— ORゲート

(40)の第 1の入力端子 (40a)及び第 2の入力端子 (40b)にそれぞれ高電圧レベルの電圧が印加されるため、 EX-ORゲート (40)の出力端子 (40c)から同期整流用 M〇S- FE T(9)のゲート端子に低電圧レベルの同期制御信号 V が付与され、同期整流用 ΜΟ

SC

S_FET(9)がオフに保持される。

[0037] 次に、主 M〇S_FET(4)がオンからオフになると、トランス (2)の 2次卷線 (6)に発生する電圧の極性が反転し、上 (黒点)側を正 (+)、下側を負 (-)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

が発生する。このとき、リアタトル (11)の他端の電圧 Vが略 0[V]となるため、 EX— OR

A

ゲート (40)の第 2の入力端子 (40b)には低レベルの電圧が印加される。一方、リアタトル (11)の一端の電圧 Vは出力端子 (7,8)間の直流出力電圧 Vと第 1のダイオード (15)

B

の順方向電圧 Vとの和電圧 V +Vに略等しいため、 EX— ORゲート (40)の第 1の入

F O F

力端子 (40a)には高電圧レベルの電圧が印加される。したがって、 EX— ORゲート (40) の出力端子 (40c)から同期整流用 M〇S-FET(9)のゲート端子に付与される同期制御信号 V が低電圧レベルから高電圧レベルとなり、同期整流用 MOS_FET(9)がオフ sc

力オンに切り換えられる。これにより、主 MOS_FET(4)のオン期間中にトランス (2) に蓄積されたエネルギが 2次卷線 (6)から出力端子 (7 8) 放出されると共に、リアタトル (11)に蓄積されたエネルギが第 1のダイオード (15)を介して出力端子 (7 8)へ放出される。

[0038] リアタトル (11)に蓄積されたエネルギの放出が完了し、リアタトル (11)に電流 Iが流れなくなると、リアタトル (11)の一端の電圧 Vが V +V [V]から急激に略 o[v]まで低下

B 0 F

する。このとき、 EX—〇Rゲート (40)の第 1の入力端子 (40a)に低レベルの電圧が印加される。また、リアクトノレ (11)の他端の電圧 Vは略 0[V]であるから、 EX—〇Rゲート (40) の第 2の入力端子 (40b)にも低レベルの電圧が印加される。これにより、 EX— ORゲート (40)の出力端子 (40c)から同期整流用 MOS-FET(9)のゲート端子に付与される同期制御信号 V が高電圧レベルから低電圧レベルとなるため、同期整流用 MOS-F

SC

ET(9)がオンからオフとなり、同期整流動作が終了する。

[0039] 以上のように、図 7に示す実施例 4のスイッチング電源装置でも図 1に示す実施例 1 のスイッチング電源装置と略同様の動作をするため、実施例 4でも実施例 1と略同様の作用及び効果が得られる。更に、実施例 4では同期整流制御回路 (12)を 1つの EX _〇Rゲート (40)で構成するため、実施例 1に比較して同期整流制御回路 (12)の構成を大幅に簡略化できる利点がある。

[0040] 実際には、リアクトノレ (11)の一端の電圧 V及び同下端の電圧 Vの範囲が EX—〇R

B A

ゲート (40)の入力電圧の範囲を超える場合が多いため、図 8に示すように、リアタトル (11)の一端と EX—〇Rゲート (40)の第 1の入力端子 (40a)との間及びリアクトノレ (11)の他端と EX— ORゲート (40)の第 2の入力端子 (40b)との間にそれぞれ第 1のレベルシフト用抵抗 (41,42)及び第 2のレベルシフト用抵抗 (43,44)を接続することが望ましい。更に、図 9に示すように、リアタトル (11)の一端の電圧 V又は同下端の電圧 Vが負 (-)にな

B A

るとき、それぞれの電圧 V ,Vを 0[V]にクランプする第 1のクランプ用ダイオード (45)

B A

及び第 2のクランプ用ダイオード (46)を第 1のレベルシフト用抵抗 (41,42)の接続点と接地端子との間及び第 2のレベルシフト用抵抗 (43,44)の接続点と接地端子との間に接続してもよい。

実施例 5

[0041] ところで、実施例 4では、リアタトル (11)に蓄積されたエネルギの放出が完了したとき、リアタトル (11)の他端の電圧 Vが略 0[V]であるとした力実際にはトランス (2)に蓄積

A

されたエネルギの放出が完了した後にリアタトル (11)の他端にリンギングによる振動電圧が発生する。このため、リアタトル (11)の他端の電圧 Vが EX—〇Rゲート (40)の閾値

A

電圧以下とならず、 EX— ORゲート (40)の第 2の入力端子 (40b)に高電圧レベルの電圧が付与されることがある。したがって、この場合は、リアタトル (11)に蓄積されたエネルギの放出が完了したとき、 EX— ORゲート (40)の出力端子 (40c)から同期整流用 M OS-FET(9)のゲート端子に付与される同期制御信号 V が高電圧レベルとなり、同期整流用 MOS_FET(9)をオンからオフに切り換えられない不具合が発生する。そこで、図 10に示す実施例 5のスイッチング電源装置では、 EX— ORゲート (40)の代わりに ANDゲート (50)及び反転器 (51)により同期整流制御回路 (12)を構成する。即ち、 A NDゲート (50)の第 1の入力端子 (50a)をリアタトル (11)の一端と第 1のダイオード (15)との接続点 Bに接続し、同第 2の入力端子 (50b)を反転器 (51)を介してリア外ル (11)の他端と同期整流用 MOS-FET(9)のドレイン端子との接続点 Aに接続し、同出力端子 (50c)を同期整流用 MOS-FET(9)のゲート端子に接続することにより、同期整流制御回路 (12)を構成する。

[0042] 図 10に示すスイッチング電源装置では、主 MOS-FET(4)がオンのとき、直流電源

(I)からトランス (2)の 1次卷線 (3)及び主 MOS-FET(4)に電流が流れ、トランス (2)にェネルギが蓄積される。このとき、トランス (2)の 2次卷線 (6)に上 (黒点)側を負 (-)、下側を正 (+)とする電圧 V =(N /N ) X E[V]が発生し、リアタトル (11)の他端の電圧 V力 Sトラ

S S P A

ンス (2)の 2次卷線 (6)に発生する電圧 Vに略等しくなり、リアタトル (11)の一端の電圧 V

S

が出力端子 (7,8)間の直流出力電圧 Vと第 1のダイオード (15)の順方向電圧 Vとの

B 0 F 和電圧 V +Vに略等しくなる。これにより、第 1のダイオード (15)を介してリアタトル

F

(I I)に電流 Iが流れ、リアタトル (11)にエネルギが蓄積される。このとき、 ANDゲート

(50)の第 1の入力端子 (50a)に高電圧レベルの電圧が印加され、同第 2の入力端子 (50b)に反転器 (51)を介して低レベルの電圧が印加されるため、 ANDゲート (50)の出力端子 (50c)から同期整流用 MOS_FET(9)のゲート端子に低電圧レベルの同期制御信号 V が付与され、同期整流用 MOS_FET(9)がオフに保持される。

sc

[0043] 次に、主 M〇S-FET(4)がオンからオフになると、トランス (2)の 2次卷線 (6)に発生する電圧の極性が反転し、上 (黒点)側を正 (+)、下側を負 (-)とする電圧 V =(N /N ) X

S S P

E[V]が発生する。このとき、リアタトル (11)の他端の電圧 Vが略 0[V]となるため、反転

A

器 (51)を介して ANDゲート (50)の第 2の入力端子 (50b)に高電圧レベルの電圧が印カロされる。一方、リアタトル (11)の一端の電圧 Vは出力端子 (7 8)間の直流出力電圧 V

B

と第 1のダイオード (15)の順方向電圧 Vとの和電圧 V +Vに略等しいため、 AND

0 F O F

ゲート (50)の第 1の入力端子 (50a)には高電圧レベルの電圧が印加される。したがって ANDゲート (50)の出力端子 (50c)から同期整流用 M〇S-FET(9)のゲート端子に付与される同期制御信号 V が低電圧レベルから高電圧レベルとなり、同期整流用 M sc

OS_FET(9)がオフ力オンに切り換えられる。これにより、主 MOS_FET(4)のオン期間中にトランス (2)に蓄積されたエネルギが 2次卷線 (6)から出力端子 (7,8)へ放出されると共に、リアタトル (11)に蓄積されたエネルギが第 1のダイオード (15)を介して出力端子 (7，8)へ放出される。

[0044] リアタトル (11)に蓄積されたエネルギの放出が完了し、リアタトル (11)に電流 Iが流れしなくなると、リアタトル (11)の一端の電圧 Vが V +V [V]から急激に略 o[v]まで低下

B 0 F

する。このとき、 ANDゲート (50)の第 1の入力端子 (50a)に低レベルの電圧が印加される。これにより、リアタトル (11)の他端から反転器 (51)を介して ANDゲート (50)の第 2の入力端子 (50b)に入力される低電圧レベル又は高電圧レベルの何れの場合でも、出力端子 (50c)から同期整流用 MOS-FET(9)のゲート端子に付与される同期制御信号 V が高電圧レベルから低電圧レベルとなるため、同期整流用 M〇S_FET(9)がォ

SC

ンからオフとなり、同期整流動作が終了する。

[0045] 実施例 5では、リアタトル (11)に蓄積されたエネルギの放出が完了した後にリアタトル (11)の他端に発生するリンギングによる振動電圧のレベルが大きい場合でも、同期整流用 MOS-FET(9)を確実にオン力オフに切り換えることができる。

[0046] なお、実施例 5の同期整流制御回路 (12)を構成する ANDゲート (50)及び反転器

(51)は、実際には 1種類の論理素子で構成することが製造コスト上望ましいため、図 1 1に示すように第 1乃至第 3の NANDゲート (52,53,54)で同期整流制御回路 (12)を構成する方がより好ましい。即ち、図 11に示す第 1及び第 3の NANDゲート (52,54)は反転器を構成するので、第 1の NANDゲート (52)を図 10に示す反転器 (51)の代わりに接続し、第 2の NANDゲート (53)を図 10に示す ANDゲート (50)の代わりに接続し、第 3の NANDゲート (54)を第 2の NANDゲート (53)の後段に接続すれば、図 10と等価な同期整流制御回路 (12)が得られる。

実施例 6

[0047] また、実施例 1のもう一つの変更実施の形態を示す実施例 6のスイッチング電源装置では、図 12に示すように、第 1のダイオード (15)の力ソード端子と同期整流用 MOS -FET(9)のソース端子との間に駆動用 NPNトランジスタ (60)及び駆動用 MOS-FET (61)が直列に接続される。駆動用 NPNトランジスタ (60)のェミッタ端子と駆動用 MOS _FET(61)のドレイン端子との接続点は、同期整流用 MOS_FET(9)のゲート端子に接続され、同期整流用 MOS-FET(9)のゲート'ソース端子間に第 1の抵抗 (62)が接続される。第 1の N〇Rゲート (21)の出力端子は、駆動用 NPNトランジスタ (60)のベース端子に接続され、第 2の N〇Rゲート (63)の第 1の入力端子は、第 1の N〇Rゲート (21)の出力端子に接続される。第 2の NORゲート (63)の第 2の入力端子は、分圧抵抗 (19,20) の分圧点に接続されると共に、第 2の NORゲート (63)の出力端子は、駆動用 M〇S- F ET(61)のゲート端子に接続される。第 2のダイオード (17)の力ソード端子及びコンデンサ (22)の接続点と駆動用 M〇S-FET(61)のゲート端子との間に第 2の抵抗 (64)が接続されて分圧抵抗 (19,20)及び第 1の NORゲート (21)と共に切換回路 (13)を構成し、図 1に示す第 3のダイオード (18)、第 2のダイオード (23)及び第 4のダイオード (24)は、省略される。その他の構成は、図 1に示す実施例 1のスイッチング電源装置と略同様である。

[0048] 図 12に示すスイッチング電源装置では、主 MOS-FET(4)のオン時に、直流電源 (1)からトランス (2)の 1次卷線 (3)及び主 MOS-FET(4)に電流が流れ、トランス (2)にェネルギが蓄積される。また、トランス (2)の 2次卷線 (6)には電流が流れず、直流電源 (1) の電圧を E[V]、トランス (2)の 1次卷線 (3)及び 2次卷線 (6)の卷数をそれぞれ N，Nと

P S

すると、トランス (2)の 2次卷線 (6)には上 (黒点)側を負 (-)、下側を正 (+)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

A

トランス (2)の 2次卷線 (6)に発生する電圧 Vに略等しぐリアタトル (11)の一端と第 1の

S

ダイオード (15)との接続点 Bの電圧 Vは出力端子 (7，8)間の直流出力電圧 Vと第 1の

B 0 ダイオード (15)の順方向電圧 Vとの和電圧 V +Vに略等しいため、第 1のダイォー

F O F

ド (15)を介してリアタトル (11)に電流 Iが流れ、リアタトル (11)にエネルギが蓄積される。

し

[0049] 一方、同期整流用 M〇S-FET(9)のドレイン 'ソース端子間には、トランス (2)の 2次卷線 (6)の電圧 V：

S

V =(N /N ) X E[V]

S S P

と出力端子 (7，8)間の直流出力電圧 V との和電圧 V +v

s o

が発生する。この和電圧 V +Vは、同期整流制御回路 (12)を構成する切換回路 (13)

S 0

内の分圧抵抗 (19,20)により分圧され、分圧抵抗 (19,20)の分圧点の電圧が第 1の N〇Rゲート (21)の第 1の入力端子に入力される。よって、主 MOS-FET(4)がオンのときは分圧抵抗 (19,20)の分圧点の電圧が高電圧レベルとなるので、第 1の NORゲート (21)の出力信号が低電圧レベルとなり、駆動用 NPNトランジスタ (60)がオフとなる。また、第 2の NORゲート (63)の第 2の入力端子にも分圧抵抗 (19,20)の分圧点からの高電圧レベルの電圧が印加されるため、第 2の NORゲート (63)の出力信号も低電圧レベノレとなり、駆動用 M〇S_FET(61)もオフとなる。したがって、駆動用 NPNトランジスタ (60)のェミッタ端子と駆動用 M〇S_FET(61)のドレイン端子との接続点から同期整流用 MOS-FET(9)のゲート端子に付与すべき同期制御信号 V が出力されないが

SC

、第 1の抵抗 (62)により同期整流用 M〇S_FET(9)のゲート端子の低電圧レベルに保持され、切換回路 (13)は消勢状態を保持する。これにより、同期整流用 MOS-FET (9)はオフを保持する。このとき、同期整流制御回路 (12)を構成するリセット検出回路 (14)内の第 1の反転器 (16)にリアタトル (11)の一端と第 1のダイオード (15)との接続点 B 力の高電圧レベルの電圧が印加され、第 1の反転器 (16)の出力が低電圧レベルとなるので、コンデンサ (22)の電圧 Vが低電圧レベルに保持される。

c

次に、主 M〇S-FET(4)がオンからオフになると、トランス (2)の 2次卷線 (6)に発生する電圧の極性が反転し、上 (黒点)側を正 (+)、下側を負 (-)とする電圧 V：

S

V =(N /N ) X E[V]

S S P

A

略 0[V]となり、分圧抵抗 (19,20)の分圧点の低電圧レベルとなるので、第 1の NORゲート (21)の第 1の入力端子には低レベルの電圧が印加される。このとき、リアタトル (11) の一端と第 1のダイオード (15)との接続点 Bの電圧 Vは、出力端子 (7，8)間の直流出

B

力電圧 Vと第 1のダイオード (15)の順方向電圧 Vとの和電圧 V +Vに略等しいた

〇 F O F

め、リセット検出回路 (14)内の第 1の反転器 (16)に高電圧レベルの電圧が印加され、第 1の反転器 (16)の出力が低電圧レべノレとなる。また、第 2の NORゲート (63)の出力信号も低電圧レベルであるから、第 2の抵抗 (64)を介してコンデンサ (22)の電圧 Vも低電圧レベルを保持し、第 1の NORゲート (21)の第 2の入力端子に低レベルの電圧が印加される。したがって、第 1の NORゲート (21)の出力端子から高電圧レベルの信号が出力され、駆動用 M〇S-FET(61)がオンとなるため、駆動用 NPNトランジスタ (60)のェミッタ端子が高電圧レベルとなる。第 2の NORゲート (63)の第 1の入力端子には、第 1の NORゲート (21)の出力端子からの高電圧レベルの信号が入力されるため、第 2の NORゲート (63)の出力端子から駆動用 M〇S-FET(61)のゲート端子に低電圧レベルの信号が付与され、駆動用 M〇S_FET(61)はオフを保持する。よって、駆動用 NPNトランジスタ (60)がオンで駆動用 M〇S_FET(61)がオフであるから、駆動用 N PNトランジスタ (60)のェミッタ端子と駆動用 MOS-FET(61)のドレイン端子との接続点から同期整流用 M〇S_FET(9)のゲート端子に付与される同期制御信号 V が低

SC

電圧レベルから高電圧レベルとなり、切換回路 (13)は消勢状態から付勢状態に切り換わる。これにより、同期整流用 MOS-FET(9)がオンとなり、主 M〇S_FET(4)のォン期間中にトランス (2)の 2次卷線 (6)に蓄積されたエネルギが放出され、トランス (2)の 2次卷線 (6)から出力端子 (7,8)に 1次関数的に減少する電流 Iが流れる。これと同時

S

に、主 M〇S-FET(4)のオン期間中にリアクトノレ (11)に蓄積されたエネルギも第 1のダィオード (15)を介して放出され、リアタトル (11)に流れる電流 I力次関数的に減少する。

リアタトル (11)に蓄積されたエネルギの放出が完了し、リアタトル (11)に流れる電流 I が略ゼロになると、リアクトノレ (11)の一端と第 1のダイオード (15)との接続点 Bでのリセット電圧 Vが V +V [V]から急激に低下する。このとき、リセット検出回路 (14)内の第 1

B 0 F

の反転器 (16)に低レベルの電圧が印加され、第 1の反転器 (16)から第 2のダイオード (17)を介してコンデンサ (22)に高電圧レベルの電圧が印加される。これにより、コンデンサ (22)が充電され、切換回路 (13)内の第 1の NORゲート (21)の第 2の入力端子に高電圧レベルの電圧が印加される。これにより、第 1の NORゲート (21)の出力端子から駆動用 NPNトランジスタ (60)のベース端子に低電圧レベルの信号が付与され、駆動用 NPNトランジスタ (60)がオフとなる。一方、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aの電圧 Vは略 0[V]であるから、切換回路 (13)内の分圧抵抗 (19,20)の分圧

A

点の電圧は低電圧レベルを保持し、第 2の NORゲート (63)の第 2の入力端子に低レベルの電圧が印加される。また、第 1の NORゲート (21)の出力端子から第 2の NORゲート (63)の第 1の入力端子に低レベルの電圧が印加されるから、第 2の NORゲート (63)の出力端子から駆動用 MOS-FET(61)のゲート端子に高電圧レべノレの信号が付与され、駆動用 MOS-FET(61)がオンとなる。したがって、駆動用 NPNトランジスタ (60)がオフで駆動用 MOS-FET(61)がオンであるから、駆動用 NPNトランジスタ (60)のェミッタ端子と駆動用 M〇S_FET(61)のドレイン端子との接続点から同期整流用 MOS-FET(9)のゲート端子に付与される同期制御信号 V が低電圧レベルとなり

SC

、切換回路 (13)は付勢状態から消勢切換状態に切り換わる。これにより、同期整流用 MOS-FET(9)がオフとなり、同期整流動作が終了する。このとき、第 2の NORゲート (63)の出力端子から第 2の抵抗 (64)を介してコンデンサ (22)にも高電圧レベルの電圧が印加されるため、コンデンサ (22)の電圧 Vは主 M〇S_FET(4)が再びオンとなるま c

で高電圧レベルを保持する。また、同期整流用 M〇S_FET(9)がオフしてから再び主 MOS-FET(4)がオンするまでの期間では、リアタトル (11)の他端と分圧抵抗 (19)との接続点 Aにリンギングによる振動電圧が発生する。

ところで、トランス (2)に蓄積されたエネルギの放出が完了した後にリアタトル (11)の他端にリンギングによる振動電圧が発生し、リアタトル (11)の他端の電圧 Vが第 2の

A

NORゲート (63)の閾値電圧以下とならない場合、第 2の NORゲート (63)の第 2の入力端子に高電圧レベルの電圧が印加される。この場合は、第 2の NORゲート (63)の出力端子から駆動用 M〇S-FET(61)のゲート端子に低電圧レベルの信号が付与され、駆動用 MOS_FET(61)がオフとなる。したがって、駆動用 NPNトランジスタ (60)及び駆動用 MOS_FET(61)が共にオフとなるから、駆動用 NPNトランジスタ (60)のェミッタ端子と駆動用 MOS-FET(61)のドレイン端子との接続点から同期整流用 MOS-FE T(9)のゲート端子に付与すべき同期制御信号 V が出力されないが、第 1の抵抗 (62)

SC

により同期整流用 M〇S_FET(9)のゲート端子の低電圧レベルとなり、切換回路 (13) は付勢状態から消勢切換状態に切り換わる。よって、トランス (2)に蓄積されたェネルギの放出が完了した後、リアタトル (11)の他端の電圧 Vが第 2の N〇Rゲート (63)の閾

A

値電圧以下とならない場合でも、同期整流用 MOS-FET(9)がオフとなり、同期整流動作が終了する。 [0053] 実施例 6では、主 MOS-FET(4)がオンでトランス (2)及びリアタトル (11)にエネルギを蓄積する期間は、駆動用 NPNトランジスタ (60)及び駆動用 MOS_FET(61)を共にォフにし、同期整流用 M〇S-FET(9)のゲート'ソース端子間に接続された第 1の抵抗 (62)により同期整流用 MOS-FET(9)のオフを保持するので、同期整流用 MOS-FE T(9)のオフ期間中はゲート端子に低電圧レベルの同期制御信号 V を継続して付与する必要がなぐ同期整流制御回路 (12)の消費電力を抑制できる利点がある。

[0054] 本発明の実施態様は前記の 6つの実施例 1乃至 6に限定されず、更に種々の変更が可能である。例えば、実施例 1、 2及び 4乃至 6では同期整流用 MOS-FET(9)をトランス (2)の 2次卷線 (6)の下側と負側出力端子 (8)との間に接続したが、実施例 3に示すようにトランス (2)の 2次卷線 (6)の上 (黒点)側と正側出力端子 (7)との間に接続してもよい。また、実施例 1及び 2の第 1の反転器 (16)及び第 2の反転器 (23)は NORゲート (18)と同様の論理素子で構成することができる。即ち、 NORゲートの何れか一方の入力端子を接地すれば NORゲートをインバータ（反転器）として使用することができる。また、実施例 6の負側出力端子 (8)と第 1のダイオード (15)及び第 1の反転器 (16)の接続点との間に図 1又は図 3に示す 0Vクランプ用の第 3のダイオード (18)を接続してもよい。更に、実施例 1乃至 6では同期整流用スイッチング素子としてドレイン 'ソース端子間に寄生ダイオードを有する M〇S-FET (M〇S型電界効果トランジスタ）を使用した力 IGBT (絶縁ゲート型トランジスタ）、 SIT (静電誘導型トランジスタ）又は PNP、 NPN型等のバイポーラトランジスタも使用可能である。但し、これらは寄生ダイオードを内蔵しなレ、ので、両主端子間に別付けの整流ダイオードを接続すればょレ、。

産業上の利用可能性

[0055] 本発明は、フライバック方式の同期整流型スイッチング電源装置に効果が顕著である。

Claims

請求の範囲

[1] トランスの 1次卷線と主スイッチング素子とを直流電源に直列に接続し、前記主スィツチング素子をオン'オフ制御することにより、前記トランスの 1次卷線及び前記主スィツチング素子に電流を流し、前記トランスの 2次卷線に接続された出力端子から直流電力を取り出すスイッチング電源装置において、

前記トランスの 2次卷線と前記出力端子との間に接続された同期整流用スィッチング素子と、

前記トランスの 2次卷線に対して並列に接続され且つ前記主スイッチング素子のォン時にエネルギを蓄積するリアタトルと、

前記リアタトルと前記同期整流用スィッチング素子の制御端子とに接続された同期整流制御回路とを備え、

前記同期整流制御回路は、前記リアタトルにエネルギを蓄積する期間は、前記同期整流用スイッチング素子をオフに保持し、前記リアタトルに蓄積されたエネルギを放出する期間は、前記同期整流用スイッチング素子をオンに保持し、前記リアクトノレに蓄積されたエネルギの放出が完了したとき、前記同期整流用スイッチング素子をォフにすることを特徴とするスイッチング電源装置。

[2] 前記同期整流制御回路は、前記リアタトルにエネルギを蓄積する期間は、前記同期整流用スイッチング素子をオフに保持する消勢状態と、前記リア外ルに蓄積されたエネルギを放出する期間は、前記同期整流用スイッチング素子をオンする付勢状態と、前記リア外ルに蓄積されたエネルギの放出が完了したとき、前記同期整流用スィッチング素子をオフにする消勢切換状態とに切り換えられる切換回路と、前記リアタトルに蓄積されたエネルギの放出が完了したとき、前記リアタトルのリセットを検出すると共に、前記切換回路を付勢状態から消勢状態に切り換えて前記同期整流用スイッチング素子をオフにするリセット検出回路とを備えた請求項 1に記載のスィッチング電源装置。

[3] 前記リセット検出回路は、前記 2次卷線の一端と前記リアタトルの一端との間に接続された整流素子と、前記リアタトルに蓄積されたエネルギの放出が完了したときに前記整流素子と前記リアタトルの一端との接続点に発生するリセット電圧の低下を検出して前記切換回路を消勢切換状態に切り換えるリセット電圧検出手段とを有する請求項 2に記載のスイッチング電源装置。

[4] 前記切換回路は、前記リアタトルの他端に接続されて前記リアタトルにエネルギを蓄積する蓄積期間を検出する第 1の入力端子と、前記リセット検出回路に接続された第 2の入力端子と、前記同期整流用スイッチング素子の制御端子に接続された出力端子とを有する切換制御手段を備えた請求項 3に記載のスイッチング電源装置。

[5] 前記リアタトルの他端に発生する電圧のパルス幅が狭いとき、前記切換制御手段の第 2の入力端子の電圧レベルを保持して前記切換回路の消勢状態を保持する保持回路を前記リア外ルの他端と前記切換制御手段の第 2の入力端子との間に接続した請求項 4に記載のスイッチング電源装置。

[6] 前記同期整流制御回路は、前記トランスの 3次卷線と、前記リアタトルに接続され且つ前記リアタトルにエネルギを蓄積する電流又は前記リアタトルに蓄積されたェネルギを放出する電流を検出するリアタトル電流検出手段と、前記 3次卷線と前記リアタトル電流検出手段と前記同期整流用スイッチング素子の制御端子とに接続された切換回路とを備え、

前記 3次卷線は、前記トランスの 2次卷線及び前記リアタトルにエネルギが蓄積されると同時にエネルギが蓄積され、

前記切換回路は、前記同期整流用スィッチング素子をオフに保持して前記 3次卷線にエネルギを蓄積させ、前記リアタトル電流検出手段が前記リアタトルに蓄積されたエネルギを放出する電流を検出したとき、同時に前記 3次卷線に発生する電圧により前記同期整流用スイッチング素子をオンにし、前記リアタトル電流検出手段が前記リアタトルに流れる電流を検出しなくなったとき、前記同期整流用スィッチング素子をオフに切り換える請求項 1又は 2に記載のスイッチング電源装置。