JP2001298943A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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Abstract
(57)【要約】
【課題】 電圧制御形半導体素子を用いたスイッチング
電源回路において、低価格スイッチング電源をより小形
化し、電力損失をより低減すると共に、雑音をより減少
させる。 【解決手段】 電圧制御半導体素子の制御電極とその駆
動回路を容量結合し、直列接続した直流再生ダイオード
で直流再生して、駆動回路の入出力電圧よりも駆動回路
の電源電圧を電圧制御半導体素子の遮断電圧時に十分に
高くし、ターンオンとターンオフとを速くしてスイッチ
ング損失を低減する。
電源回路において、低価格スイッチング電源をより小形
化し、電力損失をより低減すると共に、雑音をより減少
させる。 【解決手段】 電圧制御半導体素子の制御電極とその駆
動回路を容量結合し、直列接続した直流再生ダイオード
で直流再生して、駆動回路の入出力電圧よりも駆動回路
の電源電圧を電圧制御半導体素子の遮断電圧時に十分に
高くし、ターンオンとターンオフとを速くしてスイッチ
ング損失を低減する。
Description
【０００１】
【発明の属する技術分野】スイッチング電源回路の改良
に関するものである。
に関するものである。
【０００２】
【従来の技術】金属酸化膜形電界効果トランジスタ（以
下ＭＯＳＦＥＴと略す）やＭＯＳＦＥＴ制御形バイポー
ラトランジスタ（以下ＩＧＢＴ（Isolated Gate Bipola
r Transistor）と略す）、あるいはＭＯＳＦＥＴ制御形
サイリスタ等の高速の電圧制御形半導体素子が、従来の
バイポーラトランジスタ等の電流制御形半導体素子と同
等価格まで低価格化した。特に、低電圧で動作するもの
としては、ドレイン−ソース間耐圧およびドレイン電流
容量がそれぞれ６０Ｖ１２Ａとなっているエンハンスメ
ント型ＰｃｈＭＯＳＦＥＴは、同じく６０Ｖ１０Ａの高
速スイッチングトランジスタの半分以下の価格にされた
ものがある。
下ＭＯＳＦＥＴと略す）やＭＯＳＦＥＴ制御形バイポー
ラトランジスタ（以下ＩＧＢＴ（Isolated Gate Bipola
r Transistor）と略す）、あるいはＭＯＳＦＥＴ制御形
サイリスタ等の高速の電圧制御形半導体素子が、従来の
バイポーラトランジスタ等の電流制御形半導体素子と同
等価格まで低価格化した。特に、低電圧で動作するもの
としては、ドレイン−ソース間耐圧およびドレイン電流
容量がそれぞれ６０Ｖ１２Ａとなっているエンハンスメ
ント型ＰｃｈＭＯＳＦＥＴは、同じく６０Ｖ１０Ａの高
速スイッチングトランジスタの半分以下の価格にされた
ものがある。
【０００３】しかし、電圧制御半導体素子専用のスイッ
チング電源制御ＩＣ（集積回路）、特に、同期整流形の
スイッチング電源制御ＩＣは、以前からある非同期整流
形のバイポーラトランジスタ適用形スイッチング電源制
御ＩＣよりも約１０倍近くも高価である。
チング電源制御ＩＣ（集積回路）、特に、同期整流形の
スイッチング電源制御ＩＣは、以前からある非同期整流
形のバイポーラトランジスタ適用形スイッチング電源制
御ＩＣよりも約１０倍近くも高価である。
【０００４】したがって、より低価格の高速スイッチン
グ低電圧電源回路を構成するためには、エンハンスメン
ト型ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイ
ッチング電源制御ＩＣとを組み合わせて使用することが
多くなってきた。
グ低電圧電源回路を構成するためには、エンハンスメン
ト型ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイ
ッチング電源制御ＩＣとを組み合わせて使用することが
多くなってきた。
【０００５】以下、エンハンスメント型ＭＯＳＦＥＴと
バイポーラトランジスタ適用形スイッチング電源制御Ｉ
Ｃとを使用した従来の技術の電源回路について、図７と
図５を用いて説明する。
バイポーラトランジスタ適用形スイッチング電源制御Ｉ
Ｃとを使用した従来の技術の電源回路について、図７と
図５を用いて説明する。
【０００６】図７において、電圧変換部１が図５(i’)
に示す回路である場合、正極性降圧形で非同期形のスイ
ッチング電源となり、電圧変換部１が図５(ii)に示す回
路である場合、正極性の昇圧形で非同期形のスイッチン
グ電源となり、また、電圧変換部１が図５(iii)に示す
回路である場合、反転形で非同期正極性形のスイッチン
グ電源となる。
に示す回路である場合、正極性降圧形で非同期形のスイ
ッチング電源となり、電圧変換部１が図５(ii)に示す回
路である場合、正極性の昇圧形で非同期形のスイッチン
グ電源となり、また、電圧変換部１が図５(iii)に示す
回路である場合、反転形で非同期正極性形のスイッチン
グ電源となる。
【０００７】図６は従来技術と本発明のスイッチング電
源回路の動作をしめす波形図であり、図６の実線Ｂは、
本発明の電源回路の非同期整流形の場合の動作を示し、
図６の点線Ａは、ＭＯＳＦＥＴとバイポーラトランジス
タ適用形スイッチング電源制御ＩＣとを用いた従来技術
の電源回路の動作を示す。さらに、図６（ｇ）の一点鎖
線Ｃは、本発明の正極性降圧形で同期整流形の場合の動
作を示す。
源回路の動作をしめす波形図であり、図６の実線Ｂは、
本発明の電源回路の非同期整流形の場合の動作を示し、
図６の点線Ａは、ＭＯＳＦＥＴとバイポーラトランジス
タ適用形スイッチング電源制御ＩＣとを用いた従来技術
の電源回路の動作を示す。さらに、図６（ｇ）の一点鎖
線Ｃは、本発明の正極性降圧形で同期整流形の場合の動
作を示す。
【０００８】以下図６と図７とを用いて、従来の技術の
動作を簡単に説明する。図６、７において、Ｖｉは入力
非安定正電源、Ｖｏは出力電圧、Ｖｒは基準電圧、Ｚｌ
は負荷、３はバイポーラトランジスタ適用形スイッチン
グ電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮ
ｃｈＭＯＳＦＥＴ、Ｑ２はＮＰＮトランジスタ、Ｑ３は
ＰＮＰトランジスタである。電圧変換部１は、転流ダイ
オードＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有す
る。
動作を簡単に説明する。図６、７において、Ｖｉは入力
非安定正電源、Ｖｏは出力電圧、Ｖｒは基準電圧、Ｚｌ
は負荷、３はバイポーラトランジスタ適用形スイッチン
グ電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮ
ｃｈＭＯＳＦＥＴ、Ｑ２はＮＰＮトランジスタ、Ｑ３は
ＰＮＰトランジスタである。電圧変換部１は、転流ダイ
オードＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有す
る。
【０００９】また、Ｒ１、Ｒ２はゲート駆動抵抗であ
り、Ｒ３は負荷抵抗、Ｒ４，Ｒ１０はゲート−ソース間
抵抗、Ｃ３は結合容量、Ｄ３は直流再生ダイオードであ
る。容量Ｃ３は異常時にＭＯＳＦＥＴ Ｑ４を確実にオ
フさせるために挿入されている。
り、Ｒ３は負荷抵抗、Ｒ４，Ｒ１０はゲート−ソース間
抵抗、Ｃ３は結合容量、Ｄ３は直流再生ダイオードであ
る。容量Ｃ３は異常時にＭＯＳＦＥＴ Ｑ４を確実にオ
フさせるために挿入されている。
【００１０】以上の図６、７においては、正極性の場合
について示しているが、負極性の場合には、ダイオード
とコンデンサの極性を反転し、ＭＯＳＦＥＴについては
ＮｃｈとＰｃｈとを逆にすれば良い。
について示しているが、負極性の場合には、ダイオード
とコンデンサの極性を反転し、ＭＯＳＦＥＴについては
ＮｃｈとＰｃｈとを逆にすれば良い。
【００１１】図７において、入力非安定正電源ＶｉはＭ
ＯＳＦＥＴ Ｑ１でスイッチングされ、電圧変換部１に
おいて平滑インダクタＬ１と転流ダイオードＤ１と平滑
容量Ｃ１とで直流化され、負荷Ｚｌに出力電圧Ｖｏを供
給し、出力電圧ＶｏはＩＣ３に帰還され、そこで検出さ
れて、そのバイポーラトランジスタ適用形スイッチング
電源制御ＩＣ３により出力電圧Ｖｏが一定になる様にＭ
ＯＳＦＥＴ Ｑ１のＯＮ／ＯＦＦ比が制御される。
ＯＳＦＥＴ Ｑ１でスイッチングされ、電圧変換部１に
おいて平滑インダクタＬ１と転流ダイオードＤ１と平滑
容量Ｃ１とで直流化され、負荷Ｚｌに出力電圧Ｖｏを供
給し、出力電圧ＶｏはＩＣ３に帰還され、そこで検出さ
れて、そのバイポーラトランジスタ適用形スイッチング
電源制御ＩＣ３により出力電圧Ｖｏが一定になる様にＭ
ＯＳＦＥＴ Ｑ１のＯＮ／ＯＦＦ比が制御される。
【００１２】図６（ｇ）（ｈ）（ｌ）（ｍ）の点線Ａ
は、ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイ
ッチング電源制御ＩＣとを用いたスイッチング電源での
従来の技術による回路の動作を示している。この回路の
動作について、以下、簡単に説明する。
は、ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイ
ッチング電源制御ＩＣとを用いたスイッチング電源での
従来の技術による回路の動作を示している。この回路の
動作について、以下、簡単に説明する。
【００１３】正極性降圧形と反転形とでは、図６（ｇ）
（ｈ）（ｍ）の点線Ａのように、バイポーラトランジス
タ適用形スイッチング電源制御ＩＣ３の出力トランジス
タがオンすることで、エミッタフォロワ形トランジスタ
Ｑ３を介してＭＯＳＦＥＴＱ１のゲート容量を低いイン
ピーダンスで充電し、ゲート電圧Ｖｇ１（図６の
（ｇ））を入力非安定正電源Ｖｉ−Ｖｂｅ（通常約１
１．３Ｖ）からＩＣ１の出力トランジスタの飽和電圧Ｖ
ｃｅｓａｔ（約０．３Ｖ）とベースエミッタ順電圧Ｖｂ
ｅ（約０．７Ｖ）の和をとった値である約１Ｖまで降下
させて、ＭＯＳＦＥＴＱ１のドレイン電圧Ｖｄ１（正極
性降圧形の場合図６の（ｈ）、正極性反転形の場合図６
の（ｍ））が比較的短い時間でターンオンする。
（ｈ）（ｍ）の点線Ａのように、バイポーラトランジス
タ適用形スイッチング電源制御ＩＣ３の出力トランジス
タがオンすることで、エミッタフォロワ形トランジスタ
Ｑ３を介してＭＯＳＦＥＴＱ１のゲート容量を低いイン
ピーダンスで充電し、ゲート電圧Ｖｇ１（図６の
（ｇ））を入力非安定正電源Ｖｉ−Ｖｂｅ（通常約１
１．３Ｖ）からＩＣ１の出力トランジスタの飽和電圧Ｖ
ｃｅｓａｔ（約０．３Ｖ）とベースエミッタ順電圧Ｖｂ
ｅ（約０．７Ｖ）の和をとった値である約１Ｖまで降下
させて、ＭＯＳＦＥＴＱ１のドレイン電圧Ｖｄ１（正極
性降圧形の場合図６の（ｈ）、正極性反転形の場合図６
の（ｍ））が比較的短い時間でターンオンする。
【００１４】そして、ＩＣ３の出力トランジスタがＯＦ
Ｆすると、抵抗Ｒ３がエミッタフォロワ形トランジスタ
Ｑ２を介してＭＯＳＦＥＴ Ｑ１のゲート容量を比較的
高いインピーダンスで放電し、ゲート電圧Ｖｇ１が、約
１ＶからＶｉ−Ｖｂｅ（通常約１１．３Ｖ）まで上昇し
て、ＭＯＳＦＥＴ Ｑ１のドレイン電圧Ｖｄ１は比較的
長い時間でターンオフする。
Ｆすると、抵抗Ｒ３がエミッタフォロワ形トランジスタ
Ｑ２を介してＭＯＳＦＥＴ Ｑ１のゲート容量を比較的
高いインピーダンスで放電し、ゲート電圧Ｖｇ１が、約
１ＶからＶｉ−Ｖｂｅ（通常約１１．３Ｖ）まで上昇し
て、ＭＯＳＦＥＴ Ｑ１のドレイン電圧Ｖｄ１は比較的
長い時間でターンオフする。
【００１５】正極性の昇圧形では図６（ｋ）（ｌ）の点
線のように、ＩＣ３の出力トランジスタがエミッタフォ
ロワ形トランジスタＱ３を介してＭＯＳＦＥＴ Ｑ４の
ゲート容量を駆動することで、ＭＯＳＦＥＴ Ｑ４のゲ
ート容量が放電されて、そのゲート電圧Ｖｇ４がＶｉ−
Ｖｂｅ（通常約１１．３Ｖ）からＩＣ１の出力トランジ
スタの飽和電圧Ｖｃｅｓａｔ（約０．３Ｖ）とベースエ
ミッタ順電圧Ｖｂｅ（約０．７Ｖ）の和の値からダイオ
ードＤ３の順方向電圧ＶＦ（約０．７Ｖ）を差し引い
た、約０．３Ｖまで降下して、ＭＯＳＦＥＴ Ｑ４のド
レイン電圧Ｖｄ４（図６の（ｌ））は比較的長い時間に
ターンオフする。
線のように、ＩＣ３の出力トランジスタがエミッタフォ
ロワ形トランジスタＱ３を介してＭＯＳＦＥＴ Ｑ４の
ゲート容量を駆動することで、ＭＯＳＦＥＴ Ｑ４のゲ
ート容量が放電されて、そのゲート電圧Ｖｇ４がＶｉ−
Ｖｂｅ（通常約１１．３Ｖ）からＩＣ１の出力トランジ
スタの飽和電圧Ｖｃｅｓａｔ（約０．３Ｖ）とベースエ
ミッタ順電圧Ｖｂｅ（約０．７Ｖ）の和の値からダイオ
ードＤ３の順方向電圧ＶＦ（約０．７Ｖ）を差し引い
た、約０．３Ｖまで降下して、ＭＯＳＦＥＴ Ｑ４のド
レイン電圧Ｖｄ４（図６の（ｌ））は比較的長い時間に
ターンオフする。
【００１６】そして、ＩＣ３の出力トランジスタがＯＦ
Ｆすると、抵抗Ｒ３がエミッタフォロワ形トランジスタ
Ｑ２を介してＭＯＳＦＥＴ Ｑ４のゲート容量が放電さ
れ、そのゲート電圧Ｖｇ４がゆっくりと約０．３Ｖから
Ｖｉ−Ｖｂｅ−ＶＦ（通常約１０．６Ｖ）まで上昇し、
ＭＯＳＦＥＴ Ｑ４のドレイン電圧Ｖｄ４（図６の
（ｌ））は比較的長い時間でターンオフする。
Ｆすると、抵抗Ｒ３がエミッタフォロワ形トランジスタ
Ｑ２を介してＭＯＳＦＥＴ Ｑ４のゲート容量が放電さ
れ、そのゲート電圧Ｖｇ４がゆっくりと約０．３Ｖから
Ｖｉ−Ｖｂｅ−ＶＦ（通常約１０．６Ｖ）まで上昇し、
ＭＯＳＦＥＴ Ｑ４のドレイン電圧Ｖｄ４（図６の
（ｌ））は比較的長い時間でターンオフする。
【００１７】
【発明が解決しようとする課題】ＭＯＳＦＥＴのゲート
ソース間（制御）容量はドレインソース耐圧（以下耐圧
と略す）とドレイン電流容量（以下電流容量と略す）と
の積に比例する。耐圧６０Ｖ電流容量５Ａでは通常Ｐｃ
ｈで約６００〜１２００ｐＦ、Ｎｃｈで約５００〜１０
００ｐＦである。
ソース間（制御）容量はドレインソース耐圧（以下耐圧
と略す）とドレイン電流容量（以下電流容量と略す）と
の積に比例する。耐圧６０Ｖ電流容量５Ａでは通常Ｐｃ
ｈで約６００〜１２００ｐＦ、Ｎｃｈで約５００〜１０
００ｐＦである。
【００１８】ＭＯＳＦＥＴの電流をカットオフさせるゲ
ートチャージ電荷は耐圧と電流との積に比例する。耐圧
６０Ｖでは電流１Ａ当たり通常Ｐｃｈで約１５００〜３
０００ｐＣ、Ｎｃｈで約１０００〜２０００ｐＣであ
る。ゲート−ソース間遮断（スレショルド）電圧Ｖｇｔ
ｈは通常１〜３Ｖで、導通抵抗がほぼ飽和するゲートソ
ース間（制御）電圧も通常３〜５Ｖで通常１２Ｖの入力
電源電圧に比べ、かなり低い。一例として、耐圧６０Ｖ
電流容量３．５ＡのＰｃｈＭＯＳＦＥＴでは、遮断電圧
Ｖｇｔｈが１．２〜２．２Ｖであり、導通抵抗がほぼ飽
和するときの制御電圧が約４Ｖとかなり低いものがある
が、その制御容量は約６００ｐＦであり、いまだに大き
くなっている。
ートチャージ電荷は耐圧と電流との積に比例する。耐圧
６０Ｖでは電流１Ａ当たり通常Ｐｃｈで約１５００〜３
０００ｐＣ、Ｎｃｈで約１０００〜２０００ｐＣであ
る。ゲート−ソース間遮断（スレショルド）電圧Ｖｇｔ
ｈは通常１〜３Ｖで、導通抵抗がほぼ飽和するゲートソ
ース間（制御）電圧も通常３〜５Ｖで通常１２Ｖの入力
電源電圧に比べ、かなり低い。一例として、耐圧６０Ｖ
電流容量３．５ＡのＰｃｈＭＯＳＦＥＴでは、遮断電圧
Ｖｇｔｈが１．２〜２．２Ｖであり、導通抵抗がほぼ飽
和するときの制御電圧が約４Ｖとかなり低いものがある
が、その制御容量は約６００ｐＦであり、いまだに大き
くなっている。
【００１９】そのため、図７と図５(i)(iii)とで、ＩＣ
３の出力トランジスタがエミッタフォロワ形トランジス
タＱ３を介して、ＭＯＳＦＥＴ Ｑ１のゲート電圧Ｖｇ
１を約１１．３Ｖ（Ｖｉ−Ｖｂｅ）から、約１Ｖまで急
速に降下させる。その途中、ＭＯＳＦＥＴ Ｑ１のゲー
ト電圧の値が通常１〜３Ｖのゲート−ソース間遮断電圧
Ｖｇｔｈとなるときに、エミッタフォロワ形トランジス
タＱ３のベース電圧とコレクタ電圧との電位差が約１０
Ｖとなり、エミッタフォロワ形トランジスタＱ３の電流
増幅率が１００程度と大きく確保されているので、ゲー
ト駆動能力が高くなる。そのため、ＭＯＳＦＥＴ Ｑ１
のゲート−ソース間制御電圧Ｖｇｓ１がゲート−ソース
間遮断電圧Ｖｇｔｈを２０ｎｓ程度のごく短時間に上回
り、ＭＯＳＦＥＴ Ｑ１は２０ｎｓ程度のごく短時間に
ターンオンする。そのため、電圧変化が必要以上に速く
なることで、スイチング波形の高周波雑音成分が増加
し、雑音防止フイルタが入力回路部分や出力回路部分に
追加する必要があり、回路の小形化の妨げになる。
３の出力トランジスタがエミッタフォロワ形トランジス
タＱ３を介して、ＭＯＳＦＥＴ Ｑ１のゲート電圧Ｖｇ
１を約１１．３Ｖ（Ｖｉ−Ｖｂｅ）から、約１Ｖまで急
速に降下させる。その途中、ＭＯＳＦＥＴ Ｑ１のゲー
ト電圧の値が通常１〜３Ｖのゲート−ソース間遮断電圧
Ｖｇｔｈとなるときに、エミッタフォロワ形トランジス
タＱ３のベース電圧とコレクタ電圧との電位差が約１０
Ｖとなり、エミッタフォロワ形トランジスタＱ３の電流
増幅率が１００程度と大きく確保されているので、ゲー
ト駆動能力が高くなる。そのため、ＭＯＳＦＥＴ Ｑ１
のゲート−ソース間制御電圧Ｖｇｓ１がゲート−ソース
間遮断電圧Ｖｇｔｈを２０ｎｓ程度のごく短時間に上回
り、ＭＯＳＦＥＴ Ｑ１は２０ｎｓ程度のごく短時間に
ターンオンする。そのため、電圧変化が必要以上に速く
なることで、スイチング波形の高周波雑音成分が増加
し、雑音防止フイルタが入力回路部分や出力回路部分に
追加する必要があり、回路の小形化の妨げになる。
【００２０】また、ＩＣ１の出力トランジスタがＯＦＦ
すると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフ
ォロワ形トランジスタＱ２を介してＭＯＳＦＥＴ Ｑ１
の約６００ｐＦの制御容量に充電されていた電荷を放電
し、エミッタフォロワ形トランジスタＱ２のベース電圧
とコレクタ電圧とが同電位になるように変化し、エミッ
タフォロワ形トランジスタＱ２の電流増幅率が１０程度
に下がることで駆動能力が低くなる。そのため、ゲート
チャージ電荷を放電する間は、ＭＯＳＦＥＴＱ１のゲー
ト電圧Ｖｇ１の値はＶｉ−Ｖｇｔｈ（Ｖｇｔｈは通常１
〜３Ｖ）の値に２００ｎｓ程度の比較的長い時間留まる
ことになり、ＭＯＳＦＥＴ Ｑ１は、その２００ｎｓ程
度の比較的長い時間でターンオフする。もし、負荷抵抗
Ｒ３の抵抗値を半減すれば、ＭＯＳＦＥＴ Ｑ１のター
ンオフ時間は約３割速くなるが、その場合、負荷抵抗Ｒ
３での損失が倍増し、総合損失は低減しない。スイッチ
イング損失が大きなることで放熱が必要となり、小形化
の妨げになる。
すると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフ
ォロワ形トランジスタＱ２を介してＭＯＳＦＥＴ Ｑ１
の約６００ｐＦの制御容量に充電されていた電荷を放電
し、エミッタフォロワ形トランジスタＱ２のベース電圧
とコレクタ電圧とが同電位になるように変化し、エミッ
タフォロワ形トランジスタＱ２の電流増幅率が１０程度
に下がることで駆動能力が低くなる。そのため、ゲート
チャージ電荷を放電する間は、ＭＯＳＦＥＴＱ１のゲー
ト電圧Ｖｇ１の値はＶｉ−Ｖｇｔｈ（Ｖｇｔｈは通常１
〜３Ｖ）の値に２００ｎｓ程度の比較的長い時間留まる
ことになり、ＭＯＳＦＥＴ Ｑ１は、その２００ｎｓ程
度の比較的長い時間でターンオフする。もし、負荷抵抗
Ｒ３の抵抗値を半減すれば、ＭＯＳＦＥＴ Ｑ１のター
ンオフ時間は約３割速くなるが、その場合、負荷抵抗Ｒ
３での損失が倍増し、総合損失は低減しない。スイッチ
イング損失が大きなることで放熱が必要となり、小形化
の妨げになる。
【００２１】上述した一例の耐圧６０Ｖ電流５ＡのＮｃ
ｈのＭＯＳＦＥＴの場合であっても、遮断電圧電圧は
１．２〜２．２Ｖであり、導通抵抗がほぼ飽和する制御
電圧は約３．５Ｖと低くても、制御容量は約５２０ＰＦ
といまだに大きい。
ｈのＭＯＳＦＥＴの場合であっても、遮断電圧電圧は
１．２〜２．２Ｖであり、導通抵抗がほぼ飽和する制御
電圧は約３．５Ｖと低くても、制御容量は約５２０ＰＦ
といまだに大きい。
【００２２】そのため、正極性の昇圧形の場合でも、図
７と図５(ii)とで、ＩＣ３の出力トランジスタがエミッ
タフォロワ形トランジスタＱ３を介してＭＯＳＦＥＴ
Ｑ４のゲートの制御容量を放電させるようにして、ゲー
ト電圧Ｖｇ４をＶｉ−Ｖｂｅ−ＶＦからＶｃｅｓａｔ＋
Ｖｂｅへ降下させると、エミッタフォロワ形トランジス
タＱ３のベース電圧とコレクタ電圧が同電位に近づき、
エミッタフォロワ形トランジスタＱ３の電流増幅率が１
０程度に下がってしまい、駆動能力が低くなる。そのた
め、ゲート電圧Ｖｇ４の値通常１〜３Ｖのゲート−ソー
ス間遮断電圧Ｖｇｔｈに１００ｎｓ程度の比較的長い時
間留まり、その後下回る。そのため、ＭＯＳＦＥＴ Ｑ
４は１００ｎｓ程度の比較的長い時間でターンオフす
る。
７と図５(ii)とで、ＩＣ３の出力トランジスタがエミッ
タフォロワ形トランジスタＱ３を介してＭＯＳＦＥＴ
Ｑ４のゲートの制御容量を放電させるようにして、ゲー
ト電圧Ｖｇ４をＶｉ−Ｖｂｅ−ＶＦからＶｃｅｓａｔ＋
Ｖｂｅへ降下させると、エミッタフォロワ形トランジス
タＱ３のベース電圧とコレクタ電圧が同電位に近づき、
エミッタフォロワ形トランジスタＱ３の電流増幅率が１
０程度に下がってしまい、駆動能力が低くなる。そのた
め、ゲート電圧Ｖｇ４の値通常１〜３Ｖのゲート−ソー
ス間遮断電圧Ｖｇｔｈに１００ｎｓ程度の比較的長い時
間留まり、その後下回る。そのため、ＭＯＳＦＥＴ Ｑ
４は１００ｎｓ程度の比較的長い時間でターンオフす
る。
【００２３】また、ＩＣ３の出力トランジスタがＯＦＦ
すると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフ
ォロワ形トランジスタＱ２を介してＭＯＳＦＥＴ Ｑ４
のゲートの制御容量を充電して、ゲート電圧Ｖｇ４が上
昇する。このときエミッタフォロワ形トランジスタＱ２
のベース−コレクタ間電位と電流増幅率とは、それぞれ
高い値に確保されているが、やはりゲートチャージ電荷
を充電する間、ＭＯＳＦＥＴ Ｑ４のゲート電圧Ｖｇ４
の値が通常１〜３Ｖの遮断電圧Ｖｇｔｈに１００ｎｓ程
度の比較的長い時間留まってから上回るため、ＭＯＳＦ
ＥＴ Ｑ４は１００ｎｓ程度の比較的長い時間でターン
オンする。そのため、スイッチイング損失が増加するこ
とで、放熱が必要となり小形化の妨げになっていた。
すると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフ
ォロワ形トランジスタＱ２を介してＭＯＳＦＥＴ Ｑ４
のゲートの制御容量を充電して、ゲート電圧Ｖｇ４が上
昇する。このときエミッタフォロワ形トランジスタＱ２
のベース−コレクタ間電位と電流増幅率とは、それぞれ
高い値に確保されているが、やはりゲートチャージ電荷
を充電する間、ＭＯＳＦＥＴ Ｑ４のゲート電圧Ｖｇ４
の値が通常１〜３Ｖの遮断電圧Ｖｇｔｈに１００ｎｓ程
度の比較的長い時間留まってから上回るため、ＭＯＳＦ
ＥＴ Ｑ４は１００ｎｓ程度の比較的長い時間でターン
オンする。そのため、スイッチイング損失が増加するこ
とで、放熱が必要となり小形化の妨げになっていた。
【００２４】また、ダイオードの順方向電圧降下分の損
失を少なくできる同期整流回路を用いたものでは、片方
のＭＯＳＦＥＴのＯＦＦ前に他方のＭＯＳＦＥＴがＯＮ
するとなると、貫通電流が流れ、電力損失とスイチング
波形の高周波雑音成分が急激に増加する。そのため、オ
フを速くオンは遅くなるようタイミング調整する必要が
有り、バイポーラトランジスタ適用形スイッチング電源
制御ＩＣを使用する回路ではターンオフが遅いため、Ｏ
ＦＦとＯＮとのタイミング調整の回路が複雑で実用困難
になり、タイミング調整の回路とＭＯＳＦＥＴ駆動回路
とを内蔵する高価なＭＯＳＦＥＴ専用の同期整流形スイ
ッチング電源制御ＩＣが必要だった。
失を少なくできる同期整流回路を用いたものでは、片方
のＭＯＳＦＥＴのＯＦＦ前に他方のＭＯＳＦＥＴがＯＮ
するとなると、貫通電流が流れ、電力損失とスイチング
波形の高周波雑音成分が急激に増加する。そのため、オ
フを速くオンは遅くなるようタイミング調整する必要が
有り、バイポーラトランジスタ適用形スイッチング電源
制御ＩＣを使用する回路ではターンオフが遅いため、Ｏ
ＦＦとＯＮとのタイミング調整の回路が複雑で実用困難
になり、タイミング調整の回路とＭＯＳＦＥＴ駆動回路
とを内蔵する高価なＭＯＳＦＥＴ専用の同期整流形スイ
ッチング電源制御ＩＣが必要だった。
【００２５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、電圧制御形半導体素子を用いたスイッ
チング電源回路において、前記電圧制御形半導体素子の
制御電極と該制御電極を駆動する駆動回路とを容量結合
し、前記容量結合部について直流再生ダイオードで直流
再生し、前記電圧制御形半導体素子の遮断電圧時に前記
駆動回路の入出力電圧よりも前記駆動回路の電源電圧を
十分に高くするようにしたものである。
めに、本発明は、電圧制御形半導体素子を用いたスイッ
チング電源回路において、前記電圧制御形半導体素子の
制御電極と該制御電極を駆動する駆動回路とを容量結合
し、前記容量結合部について直流再生ダイオードで直流
再生し、前記電圧制御形半導体素子の遮断電圧時に前記
駆動回路の入出力電圧よりも前記駆動回路の電源電圧を
十分に高くするようにしたものである。
【００２６】また、本発明は、上記課題を解決するため
に、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈでの駆
動回路の出力電圧と電源電圧の差電圧を確保し、遮断電
圧Ｖｇｔｈでの駆動回路の駆動インピーダンスを低下さ
せる事によりゲートチャージ電荷を早く放電させて、Ｍ
ＯＳＦＥＴ Ｑ１とＱ４のターンオン期間やターンオフ
期間をより短くする。
に、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈでの駆
動回路の出力電圧と電源電圧の差電圧を確保し、遮断電
圧Ｖｇｔｈでの駆動回路の駆動インピーダンスを低下さ
せる事によりゲートチャージ電荷を早く放電させて、Ｍ
ＯＳＦＥＴ Ｑ１とＱ４のターンオン期間やターンオフ
期間をより短くする。
【００２７】さらに、エミッタフォロワ等の駆動回路の
電源電圧を高くするために、電位差の絶対値がより大き
い電源電圧Ｖｈを用いるようにしても良い。ここで、Ｍ
ＯＳＦＥＴの制御電圧としては、遮断時であれば反極性
でも良いので、ＭＯＳＦＥＴの制御電極と駆動回路とを
容量結合させ、制御電極とソース電極とを直列接続した
直流再生ダイオードでもって接続する。ＭＯＳＦＥＴの
制御電圧が遮断電圧Ｖｇｔｈである場合、駆動回路の電
源電圧と出力電圧との電位差が、直流再生ダイオードの
順方向導通電圧分増加するので、駆動回路の電源電圧を
高くしなくとも、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖ
ｇｔｈでの駆動回路の駆動インピーダンスが低下する。
電源電圧を高くするために、電位差の絶対値がより大き
い電源電圧Ｖｈを用いるようにしても良い。ここで、Ｍ
ＯＳＦＥＴの制御電圧としては、遮断時であれば反極性
でも良いので、ＭＯＳＦＥＴの制御電極と駆動回路とを
容量結合させ、制御電極とソース電極とを直列接続した
直流再生ダイオードでもって接続する。ＭＯＳＦＥＴの
制御電圧が遮断電圧Ｖｇｔｈである場合、駆動回路の電
源電圧と出力電圧との電位差が、直流再生ダイオードの
順方向導通電圧分増加するので、駆動回路の電源電圧を
高くしなくとも、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖ
ｇｔｈでの駆動回路の駆動インピーダンスが低下する。
【００２８】さらに、ＭＯＳＦＥＴの導通抵抗がほぼ飽
和する制御電圧と、ＭＯＳＦＥＴの制御電圧を容量結合
後に直流再生させる直流再生ダイオードの順方向導通電
圧または直列個数とを反比例させて、遮断電圧Ｖｇｔｈ
での駆動回路の電源電圧と出力電圧との差電圧と駆動イ
ンピーダンスの低さとの必要分を安定に確保して、ター
ンオンとターンオフとを早くする。
和する制御電圧と、ＭＯＳＦＥＴの制御電圧を容量結合
後に直流再生させる直流再生ダイオードの順方向導通電
圧または直列個数とを反比例させて、遮断電圧Ｖｇｔｈ
での駆動回路の電源電圧と出力電圧との差電圧と駆動イ
ンピーダンスの低さとの必要分を安定に確保して、ター
ンオンとターンオフとを早くする。
【００２９】同期整流形スイッチング電源では、制御電
極の直流再生ダイオードの直列個数を入力電源電圧に比
例させて増加させることで、駆動回路出力の中間値で
は、Ｑ１とＱ４とがともにオフし、そのため、入力電源
電圧が一定なら同期整流のターンオンやターンオフのタ
イミングの調整が簡単になる。
極の直流再生ダイオードの直列個数を入力電源電圧に比
例させて増加させることで、駆動回路出力の中間値で
は、Ｑ１とＱ４とがともにオフし、そのため、入力電源
電圧が一定なら同期整流のターンオンやターンオフのタ
イミングの調整が簡単になる。
【００３０】さらに、ＭＯＳＦＥＴの制御電圧を導通時
は導通抵抗がほぼ飽和する制御電圧付近にして制御電圧
を一定の小振幅とすることで、ＭＯＳＦＥＴの駆動電力
を低減することができる。
は導通抵抗がほぼ飽和する制御電圧付近にして制御電圧
を一定の小振幅とすることで、ＭＯＳＦＥＴの駆動電力
を低減することができる。
【００３１】同期整流形スイッチング電源では、制御電
圧が一定の小振幅となれば、入力電源電圧が非安定で
も、あるいは、制御電極の直流再生ダイオードの直列個
数が所定の個数よりも少ないとしても、駆動回路出力電
圧の中間値では、ＭＯＳＦＥＴＱ１、Ｑ４がともにオフ
し、同期整流回路のターンオンやターンオフのタイミン
グの調整が非常に簡単になる。
圧が一定の小振幅となれば、入力電源電圧が非安定で
も、あるいは、制御電極の直流再生ダイオードの直列個
数が所定の個数よりも少ないとしても、駆動回路出力電
圧の中間値では、ＭＯＳＦＥＴＱ１、Ｑ４がともにオフ
し、同期整流回路のターンオンやターンオフのタイミン
グの調整が非常に簡単になる。
【００３２】また、ＭＯＳＦＥＴ Ｑ１，Ｑ４のゲート
をＯＦＦさせるための抵抗よりも、ＯＮさせるための抵
抗を高くし、ゲートをＯＮさせるための抵抗はゲート容
量に反比例させて、ＭＯＳＦＥＴ Ｑ１，Ｑ４の一方が
ＯＦＦ直後に他方がＯＮするようにすれば、同期整流回
路のタイミングを調整する必要がなく、安定に同期整流
が行える。
をＯＦＦさせるための抵抗よりも、ＯＮさせるための抵
抗を高くし、ゲートをＯＮさせるための抵抗はゲート容
量に反比例させて、ＭＯＳＦＥＴ Ｑ１，Ｑ４の一方が
ＯＦＦ直後に他方がＯＮするようにすれば、同期整流回
路のタイミングを調整する必要がなく、安定に同期整流
が行える。
【００３３】図８にＭＯＳＦＥＴとバイポーラトランジ
スタ適用形スイッチング電源制御ＩＣとを用いたスイッ
チング電源での本発明の全体構成をしめす。図８の電圧
変換部１を図５(i')とすれば正極性降圧形であり、電圧
変換部１を図５(ii)とすれば正極性の昇圧形スイッチン
グ電源であり、電圧変換部１を図５(iii)とすれば反転
形スイッチング電源である。図６の（ｇ）は、ＭＯＳＦ
ＥＴ Ｑ１のゲート電圧Ｖg1、図６の（ｈ）はＭＯＳＦ
ＥＴ Ｑ１、Ｑ４のドレイン電圧Ｖd1およびＶd4、図６
の（ｋ）はＭＯＳＦＥＴ Ｑ４のゲート電圧Ｖg4、図６
の（ｌ）はＭＯＳＦＥＴ Ｑ４のドレイン電圧Ｖd4、図
６の（ｍ）はＭＯＳＦＥＴ Ｑ１のドレイン電圧Ｖd1で
ある。
スタ適用形スイッチング電源制御ＩＣとを用いたスイッ
チング電源での本発明の全体構成をしめす。図８の電圧
変換部１を図５(i')とすれば正極性降圧形であり、電圧
変換部１を図５(ii)とすれば正極性の昇圧形スイッチン
グ電源であり、電圧変換部１を図５(iii)とすれば反転
形スイッチング電源である。図６の（ｇ）は、ＭＯＳＦ
ＥＴ Ｑ１のゲート電圧Ｖg1、図６の（ｈ）はＭＯＳＦ
ＥＴ Ｑ１、Ｑ４のドレイン電圧Ｖd1およびＶd4、図６
の（ｋ）はＭＯＳＦＥＴ Ｑ４のゲート電圧Ｖg4、図６
の（ｌ）はＭＯＳＦＥＴ Ｑ４のドレイン電圧Ｖd4、図
６の（ｍ）はＭＯＳＦＥＴ Ｑ１のドレイン電圧Ｖd1で
ある。
【００３４】図６の実線Ｂは本発明の非同期整流形の場
合の動作を示し、図６の点線ＡはＭＯＳＦＥＴとバイポ
ーラトランジスタ適用形スイッチング電源制御ＩＣとを
用いた従来技術の場合の動作を示し、図６（ｇ）（ｋ）
の一点鎖線Ｃは絶対値の高い電源電圧Ｖｈを用いてエミ
ッタフォロワ等の駆動回路の電源電圧を高くした本発明
の非同期整流形の場合の動作を示し、図６（ｈ）の一点
鎖線Ｄは本発明の同期整流形の場合の動作を示す。
合の動作を示し、図６の点線ＡはＭＯＳＦＥＴとバイポ
ーラトランジスタ適用形スイッチング電源制御ＩＣとを
用いた従来技術の場合の動作を示し、図６（ｇ）（ｋ）
の一点鎖線Ｃは絶対値の高い電源電圧Ｖｈを用いてエミ
ッタフォロワ等の駆動回路の電源電圧を高くした本発明
の非同期整流形の場合の動作を示し、図６（ｈ）の一点
鎖線Ｄは本発明の同期整流形の場合の動作を示す。
【００３５】図６、８において、Ｖｉは入力非安定正電
源、ＶccとＶhは安定化正電源である。なお、より簡易
な回路実現方法としては、ＶccとＶhの代わりに、Ｖｉ
を代用することである。ここで、Ｖoは出力電圧、Ｚlは
負荷、３はバイポーラトランジスタ適用形スイッチング
電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮｃ
ｈＭＯＳＦＥＴである。電圧変換部１は、転流ダイオー
ドＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有する。
Ｒ４、Ｒ１０はゲートソース間抵抗であり、２はＭＯＳ
ＦＥＴの駆動回路である。
源、ＶccとＶhは安定化正電源である。なお、より簡易
な回路実現方法としては、ＶccとＶhの代わりに、Ｖｉ
を代用することである。ここで、Ｖoは出力電圧、Ｚlは
負荷、３はバイポーラトランジスタ適用形スイッチング
電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮｃ
ｈＭＯＳＦＥＴである。電圧変換部１は、転流ダイオー
ドＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有する。
Ｒ４、Ｒ１０はゲートソース間抵抗であり、２はＭＯＳ
ＦＥＴの駆動回路である。
【００３６】なお、負極性の場合では、上述した正極性
の場合と比べ、ダイオードとコンデンサの極性を反転
し、ＭＯＳＦＥＴとしてはＮｃｈとＰｃｈとを入れ替え
るようにすれば良い。
の場合と比べ、ダイオードとコンデンサの極性を反転
し、ＭＯＳＦＥＴとしてはＮｃｈとＰｃｈとを入れ替え
るようにすれば良い。
【００３７】図８において、入力非安定正電源ＶｉはＭ
ＯＳＦＥＴ Ｑ１，Ｑ４でスイッチングされ、平滑イン
ダクタＬ１と転流ダイオードＤ１と平滑容量Ｃ１とで直
流化され、負荷Ｚｌに出力電圧Ｖｏを供給し、バイポー
ラトランジスタ適用形スイッチング電源制御ＩＣ３は、
検出した出力電圧Ｖｏが一定になる様に、ＭＯＳＦＥＴ
Ｑ１，Ｑ４のＯＮ／ＯＦＦ比を制御する。
ＯＳＦＥＴ Ｑ１，Ｑ４でスイッチングされ、平滑イン
ダクタＬ１と転流ダイオードＤ１と平滑容量Ｃ１とで直
流化され、負荷Ｚｌに出力電圧Ｖｏを供給し、バイポー
ラトランジスタ適用形スイッチング電源制御ＩＣ３は、
検出した出力電圧Ｖｏが一定になる様に、ＭＯＳＦＥＴ
Ｑ１，Ｑ４のＯＮ／ＯＦＦ比を制御する。
【００３８】また、ＩＧＢＴを使用した例では、上記Ｍ
ＯＳＦＥＴの使用例のゲートを同じくゲート、ソースを
エミッタ、ドレインをコレクタとすれば良い。また、Ｍ
ＯＳＦＥＴ制御形サイリスタを使用した例では、上記Ｍ
ＯＳＦＥＴの使用例のゲートを同じくゲート、ソースを
カソード、ドレインをアノードとすれば良い。
ＯＳＦＥＴの使用例のゲートを同じくゲート、ソースを
エミッタ、ドレインをコレクタとすれば良い。また、Ｍ
ＯＳＦＥＴ制御形サイリスタを使用した例では、上記Ｍ
ＯＳＦＥＴの使用例のゲートを同じくゲート、ソースを
カソード、ドレインをアノードとすれば良い。
【００３９】
【発明の実施の形態】図１〜図４は本発明のスイッチン
グ電源の、ＭＯＳＦＥＴ駆動回路のＭＯＳＦＥＴの制御
電圧が遮断電圧Ｖｇｔｈでの駆動インピーダンスを低下
させる実施例を示した図であり、本発明のスイッチング
電源の全体構成を示す図８のＭＯＳＦＥＴ駆動回路２と
その周辺回路である。図６（ｇ）〜（ｍ）内に付した
（ａ）〜（ｄ）の符号は、図１〜図４にそれぞれ（ａ）
〜（ｄ）を付した回路の動作を表すための波形を示した
ものである。
グ電源の、ＭＯＳＦＥＴ駆動回路のＭＯＳＦＥＴの制御
電圧が遮断電圧Ｖｇｔｈでの駆動インピーダンスを低下
させる実施例を示した図であり、本発明のスイッチング
電源の全体構成を示す図８のＭＯＳＦＥＴ駆動回路２と
その周辺回路である。図６（ｇ）〜（ｍ）内に付した
（ａ）〜（ｄ）の符号は、図１〜図４にそれぞれ（ａ）
〜（ｄ）を付した回路の動作を表すための波形を示した
ものである。
【００４０】図１〜４、図６、図８において、Ｖｉは入
力非安定正電源、Ｖoは出力電圧、Ｚlは負荷、３はバイ
ポーラトランジスタ適用形スイッチング電源制御ＩＣ、
２はアンバッファインバータＩＣ、Ｑ１はＰｃｈＭＯＳ
ＦＥＴ、 Ｑ２はＮＰＮトランジスタ、Ｑ３はＰＮＰト
ランジスタ、Ｑ４はＮｃｈＭＯＳＦＥＴ、Ｄ１は転流ダ
イオード、Ｄ２，Ｄ３は直流再生ダイオード、Ｄ４〜Ｄ
９は逆流防止ダイオード、Ｌ１は平滑インダクタ、Ｃ１
は平滑容量、Ｃ２，Ｃ３は交流結合容量である。
力非安定正電源、Ｖoは出力電圧、Ｚlは負荷、３はバイ
ポーラトランジスタ適用形スイッチング電源制御ＩＣ、
２はアンバッファインバータＩＣ、Ｑ１はＰｃｈＭＯＳ
ＦＥＴ、 Ｑ２はＮＰＮトランジスタ、Ｑ３はＰＮＰト
ランジスタ、Ｑ４はＮｃｈＭＯＳＦＥＴ、Ｄ１は転流ダ
イオード、Ｄ２，Ｄ３は直流再生ダイオード、Ｄ４〜Ｄ
９は逆流防止ダイオード、Ｌ１は平滑インダクタ、Ｃ１
は平滑容量、Ｃ２，Ｃ３は交流結合容量である。
【００４１】また、Ｒ１およびＲ２はゲート駆動抵抗、
Ｒ３は負荷抵抗、Ｒ４、Ｒ１０はゲート−ソース間抵
抗、Ｒ５，Ｒ８はゲートＯＮ抵抗、Ｒ６，Ｒ９はゲート
ＯＦＦ抵抗である。
Ｒ３は負荷抵抗、Ｒ４、Ｒ１０はゲート−ソース間抵
抗、Ｒ５，Ｒ８はゲートＯＮ抵抗、Ｒ６，Ｒ９はゲート
ＯＦＦ抵抗である。
【００４２】負極性の場合は、正極性の場合に比べダイ
オードとコンデンサの極性を反転し、ＭＯＳＦＥＴのＮ
ｃｈとＰｃｈとを逆にすれば良い。
オードとコンデンサの極性を反転し、ＭＯＳＦＥＴのＮ
ｃｈとＰｃｈとを逆にすれば良い。
【００４３】図１（ａ）の様に、出力電圧やスイッチン
グパルスのブートストラップ電圧等のより電位差の大き
い電源電圧Ｖｈを追加して、エミッタフォロワ形トラン
ジスタ等を用いた駆動回路の電源電圧を高くするとして
も良い。
グパルスのブートストラップ電圧等のより電位差の大き
い電源電圧Ｖｈを追加して、エミッタフォロワ形トラン
ジスタ等を用いた駆動回路の電源電圧を高くするとして
も良い。
【００４４】また、図２（ｂ）、図３（ｃ）、図４
（ｄ）の様に、制御電圧を容量Ｃ２、Ｃ３で容量結合さ
せて、直流再生させる直流再生ダイオードＤ２、Ｄ３に
より、遮断時は反極性にし、遮断電圧Ｖｇｔｈでの電圧
制御形半導体素子の制御電極を駆動する回路の入出力電
圧よりも、その駆動回路の電源電圧を、電圧制御形半導
体素子の遮断電圧時に十分に高くすることで、駆動イン
ピーダンスを低下させて、ターンオフを早くする。そう
することで、電源電圧を高くしなくてもよいので、低損
失のままとすることができる。
（ｄ）の様に、制御電圧を容量Ｃ２、Ｃ３で容量結合さ
せて、直流再生させる直流再生ダイオードＤ２、Ｄ３に
より、遮断時は反極性にし、遮断電圧Ｖｇｔｈでの電圧
制御形半導体素子の制御電極を駆動する回路の入出力電
圧よりも、その駆動回路の電源電圧を、電圧制御形半導
体素子の遮断電圧時に十分に高くすることで、駆動イン
ピーダンスを低下させて、ターンオフを早くする。そう
することで、電源電圧を高くしなくてもよいので、低損
失のままとすることができる。
【００４５】また、図２（ｂ）の様に、直流再生ダイオ
ードＤ２、Ｄ３を直列接続させて、エミッタフォロワ形
トランジスタのベース電圧とコレクタ電圧の電位差と電
流増幅率とを確保して、ターンオフを早くするようにす
る。そうすれば、追加部品を少なくできる。同期整流形
スイッチング電源では、直流再生ダイオードＤ２、Ｄ３
の直列数を多くして、駆動電圧の中間値ではＭＯＳＦＥ
ＴＱ１，Ｑ４がともにオフするようにさせる。なお、Ｍ
ＯＳＦＥＴの制御電極の容量が１００ＰＦより十分小さ
くなれば、タイミングの調整が不要になる。
ードＤ２、Ｄ３を直列接続させて、エミッタフォロワ形
トランジスタのベース電圧とコレクタ電圧の電位差と電
流増幅率とを確保して、ターンオフを早くするようにす
る。そうすれば、追加部品を少なくできる。同期整流形
スイッチング電源では、直流再生ダイオードＤ２、Ｄ３
の直列数を多くして、駆動電圧の中間値ではＭＯＳＦＥ
ＴＱ１，Ｑ４がともにオフするようにさせる。なお、Ｍ
ＯＳＦＥＴの制御電極の容量が１００ＰＦより十分小さ
くなれば、タイミングの調整が不要になる。
【００４６】さらに低損失にするには、ＭＯＳＦＥＴの
制御電圧の導通時に導通抵抗がほぼ飽和する制御電圧付
近で制御電圧を小振幅とし、ＭＯＳＦＥＴの駆動電力を
低減する。その場合、制御電圧が小振幅なので、図３
（ｃ）の様にアンバッファインバータＩＣ２（１／６）
〜ＩＣ２（６／６）を用いた２段方式の駆動回路を構成
しても良い。このとき、ＭＯＳＦＥＴを駆動するパルス
電流を供給する定電圧源Ｖccや逆流防止ダイオードＤ６
〜Ｄ９が必要になる。この定電圧源Ｖccは入力電源電圧
や出力電圧やスイッチング電源制御回路の電源電圧と共
用できないので、その分の実装面積が増加することにな
る。
制御電圧の導通時に導通抵抗がほぼ飽和する制御電圧付
近で制御電圧を小振幅とし、ＭＯＳＦＥＴの駆動電力を
低減する。その場合、制御電圧が小振幅なので、図３
（ｃ）の様にアンバッファインバータＩＣ２（１／６）
〜ＩＣ２（６／６）を用いた２段方式の駆動回路を構成
しても良い。このとき、ＭＯＳＦＥＴを駆動するパルス
電流を供給する定電圧源Ｖccや逆流防止ダイオードＤ６
〜Ｄ９が必要になる。この定電圧源Ｖccは入力電源電圧
や出力電圧やスイッチング電源制御回路の電源電圧と共
用できないので、その分の実装面積が増加することにな
る。
【００４７】そこで、図４（ｄ）の様に、定電圧源Ｖcc
に負荷抵抗Ｒ３のみ接続することで、供給電流を数ｍＡ
に減らし、定電圧源Ｖccを小形表面実装ＩＣで得られる
ようにする。ここで、ＩＣ３の出力トランジスタのコレ
クタ電流が一定になる様に負荷抵抗Ｒ３は制御電圧の振
幅に反比例させて、よりＭＯＳＦＥＴ Ｑ１のターンオ
ンとターンオフの期間をより短期間になるようにさせ
る。
に負荷抵抗Ｒ３のみ接続することで、供給電流を数ｍＡ
に減らし、定電圧源Ｖccを小形表面実装ＩＣで得られる
ようにする。ここで、ＩＣ３の出力トランジスタのコレ
クタ電流が一定になる様に負荷抵抗Ｒ３は制御電圧の振
幅に反比例させて、よりＭＯＳＦＥＴ Ｑ１のターンオ
ンとターンオフの期間をより短期間になるようにさせ
る。
【００４８】同期整流形スイッチング電源では、図３
（ｃ）、図４（ｄ）の様に、ＭＯＳＦＥＴ Ｑ１，Ｑ４
のゲートをＯＦＦさせる抵抗Ｒ６、Ｒ９よりも、ＯＮさ
せる抵抗Ｒ５、Ｒ８を高くする。また、ゲートをＯＮさ
せる抵抗Ｒ５、Ｒ８はゲート容量に反比例させて、ＭＯ
ＳＦＥＴ Ｑ１，Ｑ４の一方がＯＦＦ直後に他方をＯＮ
させて、同期整流のタイミングを調整する。
（ｃ）、図４（ｄ）の様に、ＭＯＳＦＥＴ Ｑ１，Ｑ４
のゲートをＯＦＦさせる抵抗Ｒ６、Ｒ９よりも、ＯＮさ
せる抵抗Ｒ５、Ｒ８を高くする。また、ゲートをＯＮさ
せる抵抗Ｒ５、Ｒ８はゲート容量に反比例させて、ＭＯ
ＳＦＥＴ Ｑ１，Ｑ４の一方がＯＦＦ直後に他方をＯＮ
させて、同期整流のタイミングを調整する。
【００４９】上述した一例の耐圧６０ＶのＭＯＳＦＥＴ
では、導通抵抗がほぼ飽和する制御電圧はＮｃｈの場合
で約３．５Ｖに対し、Ｐｃｈの場合では約４Ｖであり、
また、制御容量はＮｃｈの場合で約５２０ＰＦに対し、
Ｐｃｈの場合約５２０ＰＦである。そのため、Ｎｃｈで
は、Ｐｃｈよりも導通抵抗がほぼ飽和する制御電圧と制
御容量は約１割以上低い。そのため、ＰｃｈＭＯＳＦＥ
Ｔの制御インピーダンスよりもＮｃｈＭＯＳＦＥＴの制
御インピーダンスを高くし、ＰｃｈＭＯＳＦＥＴの導通
時の制御電圧の絶対値よりも、ＮｃｈＭＯＳＦＥＴの導
通時の制御電圧の絶対値を低くする。そのため、例え
ば、直流再生ダイオードの直列個数を、ＰｃｈよりもＮ
ｃｈの方が多くなるようにすればよい。
では、導通抵抗がほぼ飽和する制御電圧はＮｃｈの場合
で約３．５Ｖに対し、Ｐｃｈの場合では約４Ｖであり、
また、制御容量はＮｃｈの場合で約５２０ＰＦに対し、
Ｐｃｈの場合約５２０ＰＦである。そのため、Ｎｃｈで
は、Ｐｃｈよりも導通抵抗がほぼ飽和する制御電圧と制
御容量は約１割以上低い。そのため、ＰｃｈＭＯＳＦＥ
Ｔの制御インピーダンスよりもＮｃｈＭＯＳＦＥＴの制
御インピーダンスを高くし、ＰｃｈＭＯＳＦＥＴの導通
時の制御電圧の絶対値よりも、ＮｃｈＭＯＳＦＥＴの導
通時の制御電圧の絶対値を低くする。そのため、例え
ば、直流再生ダイオードの直列個数を、ＰｃｈよりもＮ
ｃｈの方が多くなるようにすればよい。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳＦＥＴのターンオフ期間やターンオン期間がより
短い期間となり、スイッチイング損失が低減する。ま
た、放熱面積が小形になり、ＭＯＳＦＥＴのパッケージ
と放熱器とを小形化することができる。さらに、ＭＯＳ
ＦＥＴの制御電圧を小振幅としてＭＯＳＦＥＴの駆動電
力を低減することで、駆動回路を小形化することができ
る。
ＭＯＳＦＥＴのターンオフ期間やターンオン期間がより
短い期間となり、スイッチイング損失が低減する。ま
た、放熱面積が小形になり、ＭＯＳＦＥＴのパッケージ
と放熱器とを小形化することができる。さらに、ＭＯＳ
ＦＥＴの制御電圧を小振幅としてＭＯＳＦＥＴの駆動電
力を低減することで、駆動回路を小形化することができ
る。
【００５１】さらに、ＭＯＳＦＥＴのゲートをＯＦＦさ
せる抵抗よりも、ＯＮさせる抵抗が高く、不必要に速い
電圧変化が制限されることで、スイチング波形の高周波
雑音成分があまり増加されることなく、従って、雑音防
止フイルタの追加が不要となり、その分小形化できる。
せる抵抗よりも、ＯＮさせる抵抗が高く、不必要に速い
電圧変化が制限されることで、スイチング波形の高周波
雑音成分があまり増加されることなく、従って、雑音防
止フイルタの追加が不要となり、その分小形化できる。
【００５２】さらに、同期整流形スイッチング電源にお
いて、入力電源電圧が非安定でも、安定にＭＯＳＦＥＴ
のターンオン期間よりターンオフ期間が短くなり、ター
ンオン期間とターンオフ期間とのタイミングを調整する
ための回路が不要になる。
いて、入力電源電圧が非安定でも、安定にＭＯＳＦＥＴ
のターンオン期間よりターンオフ期間が短くなり、ター
ンオン期間とターンオフ期間とのタイミングを調整する
ための回路が不要になる。
【００５３】タイミング調整回路やＭＯＳＦＥＴ駆動回
路を内蔵するＭＯＳＦＥＴ専用の同期整流形スイッチン
グ電源制御用ＩＣのような高価なＩＣを使用せずに、よ
り低価格な電源制御ＩＣと、同じくより低価格なＭＯＳ
ＦＥＴとを用いることでより低価格化するとともに、ス
イッチング電源のスイッチング損失と転流ダイオードの
順方向降下電圧損失とを低減し、かつ、ＭＯＳＦＥＴと
転流ダイオードとのパッケージと放熱器と電源とを小形
化することができる。
路を内蔵するＭＯＳＦＥＴ専用の同期整流形スイッチン
グ電源制御用ＩＣのような高価なＩＣを使用せずに、よ
り低価格な電源制御ＩＣと、同じくより低価格なＭＯＳ
ＦＥＴとを用いることでより低価格化するとともに、ス
イッチング電源のスイッチング損失と転流ダイオードの
順方向降下電圧損失とを低減し、かつ、ＭＯＳＦＥＴと
転流ダイオードとのパッケージと放熱器と電源とを小形
化することができる。
【００５４】以上のように、本発明のスイッチング電源
回路では、放熱器や雑音防止フイルタが省略できるの
で、小形化になる。
回路では、放熱器や雑音防止フイルタが省略できるの
で、小形化になる。
【００５５】上述した一例のＳＯＰ外形でコンプリメン
タリ１組で耐圧６０ＶのＭＯＳＦＥＴの導通抵抗はＰｃ
ｈで約１６０ｍΩ，Ｎｃｈでは約６０ｍΩと低く、１Ａ
程度まで導通時損失は無視できる。ターンオン期間は約
４０ｎｓでターンオフ期間は約２０ｎｓとなり、周期１
０μｓ、周波数１００ＫＨｚ程度まで、スイッチング損
失や転流ダイオードの順方向降下電圧による損失を無視
できる。そのため、低価格で低損失の小形スイッチング
電源が実現できる。
タリ１組で耐圧６０ＶのＭＯＳＦＥＴの導通抵抗はＰｃ
ｈで約１６０ｍΩ，Ｎｃｈでは約６０ｍΩと低く、１Ａ
程度まで導通時損失は無視できる。ターンオン期間は約
４０ｎｓでターンオフ期間は約２０ｎｓとなり、周期１
０μｓ、周波数１００ＫＨｚ程度まで、スイッチング損
失や転流ダイオードの順方向降下電圧による損失を無視
できる。そのため、低価格で低損失の小形スイッチング
電源が実現できる。
【図１】本発明のスイッチング電源回路の一実施例のブ
ロック構成を示す図。
ロック構成を示す図。
【図２】本発明のスイッチング電源回路の一実施例のブ
ロック構成を示す図。
ロック構成を示す図。
【図３】本発明のスイッチング電源回路の一実施例のブ
ロック構成を示す図。
ロック構成を示す図。
【図４】本発明のスイッチング電源回路の一実施例のブ
ロック構成を示す図。
ロック構成を示す図。
【図５】電源変換部１の内部回路構成例を示す図。
【図６】従来技術と本発明のスイッチング電源回路の動
作をしめす波形図。
作をしめす波形図。
【図７】従来の技術によるスイッチング電源回路のブロ
ック構成例を示す図。
ック構成例を示す図。
【図８】本発明のスイッチング電源回路の一実施例のブ
ロック構成を示す図。
ロック構成を示す図。
Ｚl：負荷、 ３：バイポーラトランジスタ適用形スイ
ッチング電源制御ＩＣ、 ２：アンバッファインバータ
ＩＣ、 Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮＰＮト
ランジスタ、 Ｑ３：ＰＮＰトランジスタ、 Ｑ４：Ｎ
ｃｈＭＯＳＦＥＴ、 Ｄ１：転流ダイオード、 Ｄ２，
Ｄ３：直流再生ダイオード、 Ｄ４〜Ｄ９：逆流防止ダ
イオード、 Ｌ１：平滑インダクタ、 Ｃ１：平滑容
量、 Ｃ２，Ｃ３：交流結合容量、 Ｒ１，Ｒ２：ゲー
ト駆動抵抗、 Ｒ３：負荷抵抗、Ｒ４，Ｒ１０：ゲート
−ソース間抵抗、 Ｒ５，Ｒ８：ゲートＯＮ抵抗、 Ｒ
６，Ｒ９：ゲートＯＦＦ抵抗。
ッチング電源制御ＩＣ、 ２：アンバッファインバータ
ＩＣ、 Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮＰＮト
ランジスタ、 Ｑ３：ＰＮＰトランジスタ、 Ｑ４：Ｎ
ｃｈＭＯＳＦＥＴ、 Ｄ１：転流ダイオード、 Ｄ２，
Ｄ３：直流再生ダイオード、 Ｄ４〜Ｄ９：逆流防止ダ
イオード、 Ｌ１：平滑インダクタ、 Ｃ１：平滑容
量、 Ｃ２，Ｃ３：交流結合容量、 Ｒ１，Ｒ２：ゲー
ト駆動抵抗、 Ｒ３：負荷抵抗、Ｒ４，Ｒ１０：ゲート
−ソース間抵抗、 Ｒ５，Ｒ８：ゲートＯＮ抵抗、 Ｒ
６，Ｒ９：ゲートＯＦＦ抵抗。
Claims (7)
- 【請求項１】 電圧制御形半導体素子を用いたスイッチ
ング電源回路において、前記電圧制御形半導体素子の制
御電極と該制御電極を駆動する駆動回路とを容量結合
し、前記容量結合部について直流再生ダイオードで直流
再生し、前記電圧制御形半導体素子の遮断電圧時に前記
駆動回路の入出力電圧よりも前記駆動回路の電源電圧を
十分に高くするようにしたことを特徴とするスイッチン
グ電源回路。 - 【請求項２】 電圧制御半導体素子を用いたスイッチン
グ回路において、概電圧制御半導体素子の制御電極を駆
動する回路の入出力電圧よりも概駆動する回路の電源電
圧を概電圧制御半導体素子の遮断電圧時に十分に高くす
ることと、概電圧制御半導体素子の導通時の制御電圧を
導通抵抗がほぼ飽和する制御電圧付近にすることと、概
電圧制御半導体素子を非導通にさせる制御インピーダン
スよりも導通にさせる制御インピーダンスを高くするこ
とと、概電圧制御半導体素子の制御電極容量に制御イン
ピーダンスを反比例させることの少なくとも一方を特徴
とする回路。 - 【請求項３】 電圧制御半導体素子を用いたスイッチン
グ電源回路において、概電圧制御半導体素子の制御電極
を駆動する回路の入出力電圧よりも概駆動する回路の電
源電圧を概電圧制御半導体素子の遮断電圧時に十分に高
くすることと、概電圧制御半導体素子の導通時の制御電
圧を導通抵抗がほぼ飽和する制御電圧付近にすること
と、概電圧制御半導体素子を非導通にさせる時制御イン
ピーダンスよりも導通にさせる制御インピーダンスを高
くすること、概電圧制御半導体素子の制御電極容量に制
御インピーダンスを反比例させることの少なくとも一つ
を特徴とする回路。 - 【請求項４】 電圧制御半導体素子を用いたスイッチン
グ電源回路において、概電圧制御半導体素子の制御電極
を駆動する回路と制御電極とを容量結合し、概電圧制御
半導体素子の導通抵抗がほぼ飽和する制御電圧と、概電
圧制御半導体素子の制御電圧を容量結合後に直流再生さ
せる直流再生ダイオードの順方向導通電圧または直列個
数の少なくとも一方とを反比例させることにより、概電
圧制御半導体素子の導通時の制御電圧を導通抵抗がほぼ
飽和する制御電圧付近にすることと、概電圧制御半導体
素子の制御電極を駆動する回路の入出力電圧よりも概駆
動する回路の電源電圧を、概電圧制御半導体素子の遮断
電圧時に十分に高くすることの少なくとも一つを特徴と
する回路。 - 【請求項５】 電圧制御半導体素子を用いたスイッチン
グ電源回路において、概電圧制御半導体素子の制御電極
を駆動する回路と制御電極とを容量結合し、概電圧制御
半導体素子の制御電圧を容量結合後に直流再生させる直
流再生ダイオードを複数直列接続させることにより、概
電圧制御半導体素子の導通時の制御電圧を導通抵抗がほ
ぼ飽和する制御電圧付近にすることと、概電圧制御半導
体素子の制御電極を駆動する回路の入出力電圧よりも概
駆動する回路の電源電圧を、概電圧制御半導体素子の遮
断電圧時に十分に高くすることの少なくとも一つを特徴
とする回路。 - 【請求項６】 電圧制御半導体素子を用いたスイッチン
グ電源回路において、入力電源電圧や出力電圧やスイッ
チング電源制御回路の電源電圧と異なる電圧を用いるこ
とにより、概電圧制御半導体素子の導通時の制御電圧を
導通抵抗がほぼ飽和する制御電圧付近にすることと、概
電圧制御半導体素子の制御電極を駆動する回路の入出力
電圧よりも概駆動する回路の電源電圧を、概電圧制御半
導体素子の遮断電圧時に十分に高くすることの少なくと
も一つを特徴とする回路。 - 【請求項７】 ＭＯＳＦＥＴを用いたスイッチング電源
回路において、概ＭＯＳＦＥＴの制御電極を駆動するエ
ミッタフォロワと概ＭＯＳＦＥＴの制御電極とを容量結
合し、概ＭＯＳＦＥＴの制御電極電圧を直流再生させる
直流再生ダイオードを複数直列接続することを特徴とす
る回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107242A JP4364997B2 (ja) | 2000-04-07 | 2000-04-07 | スイッチング電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107242A JP4364997B2 (ja) | 2000-04-07 | 2000-04-07 | スイッチング電源回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001298943A true JP2001298943A (ja) | 2001-10-26 |
| JP2001298943A5 JP2001298943A5 (ja) | 2006-05-25 |
| JP4364997B2 JP4364997B2 (ja) | 2009-11-18 |
Family
ID=18620260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000107242A Expired - Lifetime JP4364997B2 (ja) | 2000-04-07 | 2000-04-07 | スイッチング電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4364997B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| JP2011010396A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | スイッチング素子の駆動回路、コンバータ |
| US8405445B2 (en) | 2008-05-30 | 2013-03-26 | Hitachi Kokusai Electric Inc. | Switching circuit and imaging apparatus utilizing the same |
-
2000
- 2000-04-07 JP JP2000107242A patent/JP4364997B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003079140A (ja) * | 2001-09-04 | 2003-03-14 | Fuji Electric Co Ltd | 同期整流型スイッチング電源装置 |
| JP4706152B2 (ja) * | 2001-09-04 | 2011-06-22 | 富士電機システムズ株式会社 | 同期整流型スイッチング電源装置 |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| US8405445B2 (en) | 2008-05-30 | 2013-03-26 | Hitachi Kokusai Electric Inc. | Switching circuit and imaging apparatus utilizing the same |
| JP2011010396A (ja) * | 2009-06-23 | 2011-01-13 | Canon Inc | スイッチング素子の駆動回路、コンバータ |
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|---|---|
| JP4364997B2 (ja) | 2009-11-18 |
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