JP4706152B2 - 同期整流型スイッチング電源装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は制御用ＩＣから出力されるＰＷＭ制御された駆動パルスを用いてリアクトルなどの誘導性手段と直列に接続された主スイッチング半導体素子（以下、主スイッチング素子という）をＯＮ／ＯＦＦ駆動し、少なくともエネルギ源となる直流入力電源を開閉して安定化した直流出力電源を生成し、外部の負荷に供給するスイッチング電源装置であって、主スイッチング素子のＯＦＦ期間に転流ダイオードと並列に設けた整流用スイッチング半導体素子（以下、同期整流素子という）をＯＮさせる同期整流型スイッチング電源装置に関するもので、
特に、主スイッチング素子と同期整流素子との同時ＯＦＦ期間を自動的に変えてスイッチング電源装置の効率を高めたり、スイッチング電源装置用の同期整流専用でない安価なＰＷＭ制御用ＩＣを利用して主スイッチング素子のみならず同期整流素子をも制御できるようにした同期整流型スイッチング電源装置に関する。
【０００２】
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００３】
【従来の技術】
同期整流は、整流回路素子の導通時の電力損失を低減するため、順方向電圧降下の比較的大きいダイオード（本例では転流ダイオード）に並列に、ダイオードに代わる整流用としてＯＮ電圧の比較的小さい電界効果トランジスタなどのスイッチング素子を接続し、前記ダイオードの導通期間にほぼ同期して前記整流用スイッチング素子としての同期整流素子を導通させる方式である。
【０００４】
なお、同期整流素子の導通期間には、前記ダイオードに流れるべき電流は同期整流素子に移って流れる。また、前記導通期間は同期整流回路に関わる回路全体の構成や動作させる電圧，電流等によって決定される。
図４および図５は、同期整流素子を備えた、それぞれ降圧型および昇圧型の従来のスイッチング電源装置の回路例を示し、図６は図４および図５のそれぞれの主スイッチング素子および同期整流素子のＯＮ／ＯＦＦのタイミングの例を示す。
【０００５】
先ず図４と図６を用いて従来の同期整流・降圧型スイッチング電源装置の構成と動作を説明する。
図４の主回路において、１１ＰはＰチャネルＭＯＳＦＥＴからなる主スイッチング素子で、この主スイッチング素子１１Ｐは後述する制御用ＩＣ０３の制御によって、この制御用ＩＣ０３の端子ＶＣＣにも供給される直流入力電源（本例では７〜１８Ｖ）を繰り返し開閉する。
【０００６】
Ｌ０は主スイッチング素子１１Ｐの電流出力端（ドレイン）と本スイッチング電源装置が生成する安定化出力電源（本例では５Ｖ）の出力端との間に接続されたリアクトル、Ｃ０はこの出力端とグランドＧＮＤとの間に接続され、その両極間に安定化出力電源を形成する平滑コンデンサである。
１４は主スイッチング素子１１Ｐの電流出力端とグランドＧＮＤ間に設けられ、主スイッチング素子１１Ｐのオフ時にリアクトルＬ０の電流の流路となる転流ダイオード、１２Ｎは転流ダイオード１４と並列に設けられたＮチャネルＭＯＳＦＥＴからなる同期整流素子で、この同期整流素子１２Ｎは制御用ＩＣ０３の制御によって主スイッチング素子１１ＰのＯＦＦ期間にＯＮされ、転流ダイオード１４に代わりリアクトルＬ０の電流を流す。
【０００７】
この主回路構成においては主スイッチング素子１１ＰのＯＮ期間に直流入力電源と平滑コンデンサＣ０の両極間の安定化出力電源との電圧差によってリアクトルＬ０を付勢し、主スイッチング素子１１ＰのＯＦＦ期間にリアクトルＬ０の電流をダイオード１４および同期整流素子１２Ｎに転流させ、リアクトルＬ０の発生電圧で平滑コンデンサＣ０を充電させるという動作を周期的に繰り返して直流入力電源より低い電圧の安定化出力電源を生成する。
【０００８】
次に０３は同期整流・降圧型スイッチング電源装置を制御する制御用ＩＣで、この制御用ＩＣ０３はこのスイッチング電源装置の安定化出力電圧（本例では５Ｖ）を分圧抵抗Ｒ１，Ｒ２を介し端子ＩＮ１−によって検出しつつ、この安定化出力電圧を一定とするように、端子ＯＵＴ１およびＯＵＴ２からそれぞれ主スイッチング素子１１Ｐおよび同期整流素子１２Ｎを所定の周期でＯＮ／ＯＦＦする、いわゆるＰＷＭ（パルス幅変調の意）制御された駆動パルスを出力する。
【０００９】
このＰＷＭ制御は基本的には次式で表される主スイッチング素子のＯＮ時比率（デューティともいう）を可変制御することによって行われる。
【００１０】
【数１】

次に制御用ＩＣ０３内において、４は図６の上端に示すような、通常は一定の周波数で所定の電圧上限値Ｖｕ（本例では１．１Ｖ）と所定の電圧下限値Ｖｄ（本例では０．６Ｖ）との間を昇降する三角波電圧３を発振出力する発振器である。
【００１１】
１はこの三角波電圧３と端子ＦＢ１の電圧とを比較し、その比較結果を遅延回路１３を介し端子ＯＵＴ１およびＯＵＴ２に出力して主スイッチング素子１１Ｐおよび同期整流素子１２Ｎの駆動パルスとするＰＷＭコンパレータである。
このＰＷＭコンパレータ１は、三角波電圧３が端子ＦＢ１電圧を下回る期間にはＬレベルの駆動パルスを出力して主スイッチング素子１１ＰをＯＮ且つ同期整流素子１２ＮをＯＦＦに駆動し、三角波電圧３が端子ＦＢ１電圧を上回る期間にはＨレベルの駆動パルスを出力して主スイッチング素子１１ＰをＯＦＦ且つ同期整流素子１２ＮをＯＮに駆動する。
【００１２】
ここで、遅延回路１３は、主スイッチング素子１１Ｐと同期整流素子１２Ｎ のＯＮ／ＯＦＦの切り換えを同時に行うと、ＯＦＦ側に切り換わる素子の動作遅れによって電源短絡を生ずるおそれがあるため、図６に示すようにＰＷＭコンパレータ１から新たにＯＮ側となる素子に与えるＯＮパルスの先頭部の立上がりまたは立下がりの時間を所定時間Ｔα遅らせる役割を持つ。
【００１３】
なお、この時間Ｔαの期間内では主スイッチング素子１１Ｐと同期整流素子１２Ｎが同時にＯＦＦ状態になるのでＴαを同時ＯＦＦ期間という。
次に９は安定化電源出力電圧の検出電圧と基準電圧との差電圧を増幅してなる前記端子ＦＢ１電圧を、この差電圧を少なくするようにＰＷＭコンパレータ１に与えるエラーアンプである。
【００１４】
このエラーアンプ９はその非反転入力端子に基準電圧源５からの基準電圧８（本例では１Ｖ）を、またその反転入力端子に本ＩＣの端子ＩＮ１−に入力される安定化電源出力電圧の検出電圧（本例では安定化出力電圧を分圧抵抗Ｒ１（＝１２ｋΩ）とＲ２（＝３ｋΩ）とで１／５に分圧してなる電圧）をそれぞれ入力している。
【００１５】
そして、例えば基準電圧８に対して安定化出力電圧の検出電圧が増加（減少）しようとすると端子ＦＢ１電圧を下げて（上げて）、三角波電圧３の発振周期内における主スイッチング素子１１ＰのＯＮ期間を減少（増加）させ、ＯＦＦ期間を増加（減少）させる。換言すれば、主スイッチング素子１１Ｐの前記ＯＮ時比率を減少（増加）させる。これにより安定化出力電圧が一定に保たれる。
【００１６】
次に図５の同期整流・昇圧型スイッチング電源装置においては、図４に対し主回路の構成が若干変わり、制御用ＩＣ０３が０４に置き換わっている。しかし制御用ＩＣ０３と０４の違いは基本的には、制御用ＩＣ０４ではＰＷＭコンパレータを１Ａに変えてその反転入力と非反転入力との接続を入れ替え、図６に示すように端子ＯＵＴ１とＯＵＴ２の出力パルスの極性を逆にしていることのみである。
【００１７】
なお、制御用ＩＣ０４の電源端子ＶＣＣは、駆動対象の主スイッチング素子および同期整流素子の駆動電圧（従ってゲート電圧）を高めて被駆動素子のＯＮ抵抗を下げる目的で、電圧の低い直流入力電源（本例では３〜４．５Ｖ）側でなく安定化出力電源（本例では５Ｖ）側に接続されているが、これは直流入力電源側に接続しても装置としての動作は可能であり、本質的な相違ではない。
【００１８】
図５の主回路において、１１Ｎは制御用ＩＣ０４の端子ＯＵＴ１の出力によってＯＮ／ＯＦＦ駆動されるＮチャネルＭＯＳＦＥＴからなる主スイッチング素子で、リアクトルＬ０と主スイッチング素子１１Ｎは直列に、主スイッチング素子１１ＮをグランドＧＮＤ側として直流入力電源とグランドＧＮＤ間に接続されている。
【００１９】
１２Ｐは制御用ＩＣ０４の端子ＯＵＴ２の出力によって主スイッチング素子１１ＮのＯＦＦ期間にＯＮするようにＯＮ／ＯＦＦ駆動されるＰチャネルＭＯＳＦＥＴからなる同期整流素子で、この同期整流素子１２Ｐは転流ダイオード１４と並列に、リアクトルＬ０の主スイッチング素子１１Ｎとの接続点と安定化出力電源の出力端との間に接続されている。
【００２０】
この主回路構成においては主スイッチング素子１１ＮのＯＮ期間に直流入力電源によってリアクトルＬ０を付勢し、主スイッチング素子１１ＮのＯＦＦ期間にリアクトルＬ０の電流をダイオード１４および同期整流素子１２Ｎに転流させ、直流入力電源の電圧とリアクトルＬ０の発生電圧との和の電圧によって平滑コンデンサＣ０を充電させるという動作を周期的に繰り返して直流入力電源より高い電圧の安定化出力電源を生成する。
【００２１】
図５においても、図４と同様に主スイッチング素子のＯＮ時比率を高める（低める）ことは、安定化出力電源の電圧を高める（低める）方向に働く。しかし、主スイッチング素子と同期整流素子が図４ではそれぞれＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴであるのに対し、図５では逆にそれぞれＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴである。
【００２２】
このため、図６に示すように制御用ＩＣ０４の端子ＯＵＴ１とＯＵＴ２は制御用ＩＣ０３と同じタイミングにおいて逆極性の駆動パルスを出力する必要がある。そこで制御用ＩＣ０４ではＰＷＭコンパレータ１Ａの入力接続が制御用ＩＣ０３のＰＷＭコンパレータ１とは入れ替っている。
なお、制御用ＩＣ０４の遅延回路１３も図６に示すようにＰＷＭコンパレータ１Ａから新たにＯＮ側となる素子に与えるＯＮパルスの先頭部の立上がりまたは立下がりの時間を所定時間Ｔα遅らせる役割を持つ。
【００２３】
【発明が解決しようとする課題】
ところで、上述の説明から分かるように同期整流による電力損失の低減（従ってスイッチング電源装置の電力変換効率の向上）の効果が大きくなる条件は同期整流素子の導通期間が比較的大きくなることである。
同期整流素子の導通期間が比較的小さく、例えばスイッチング周期の３０％以下の場合、同期整流による効率向上の効果よりも同期整流素子の駆動電力による損失の方が大きくなり、同期整流によって逆に効率が低下する場合がある。
【００２４】
従来の同期整流専用の制御用ＩＣでは図６に示すように、主スイッチング素子と同期整流素子との同時ＯＦＦ期間Ｔαを一定にする方式が主流になっている。
このため、同時ＯＦＦ期間Ｔαがスイッチング周期に比べて数％以下などと小さい一方、主スイッチング素子のＯＮ時比率が約０％から約１００％までの広い範囲にわたって同期整流を行うので、同期整流により逆に効率が低下するＯＮ時比率の範囲が広くなりやすい。
【００２５】
また、同期整流専用の制御用ｌＣは、一般のＰＷＭ制御用ｌＣに比べ高価なため、同期整流専用の制御用ｌＣを用いるスイッチング電源装置はコストが比較的高くなる。
本発明は、上述した同期整流による効率低下とコスト高を改善することができる同期整流型スイッチング電源装置を提供することを課題とする。
【００２６】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の同期整流型スイッチング電源装置は、
誘導性インピーダンスを持つ誘導性手段（リアクトルＬ０など）を介して直流入力電源を開閉する半導体スイッチング素子としての主スイッチング素子（１１Ｐ，１１Ｎなど）、
前記主スイッチング素子のＯＮ期間における付勢により該主スイッチング素子のＯＦＦ時に前記誘導性手段から発生する起電力を少なくとも含む電圧によって該起電力の方向に流れる電流を導通させる転流ダイオード（１４）、
少なくとも該電流を蓄積し、外部に供給する直流出力電源を形成する電流蓄積手段（平滑コンデンサＣ０など）、
前記転流ダイオードに並列に接続された半導体スイッチング素子としての同期整流素子（１２Ｎ，１２Ｐなど）、
を具備する主回路と、
所定の上限値（Ｖｕ）と下限値（Ｖｄ）との間で昇降を繰り返す三角波電圧（３）を生成する発振器（４）、
前記直流出力電源の検出電圧（分圧抵抗Ｒ１，Ｒ２の分圧電圧など）と基準電圧（８）との差電圧を増幅する第１のエラーアンプ（９）、
該エラーアンプの出力電圧（端子ＦＢ１電圧など、以下第１の帰還電圧という）と前記三角波電圧とを比較し、この両電圧が交わる時点ごとにＨ／Ｌの２値が入れ代わる駆動パルスを生成し、該駆動パルスによって前記差電圧が小さくなるように前記主スイッチング素子をＯＮ／ＯＦＦ駆動する第１のＰＷＭコンパレータ（１、１Ａ）、
を具備する制御回路とを備えた同期整流型スイッチング電源装置において、
前記制御回路に、
前記第１の帰還電圧に対して所定の関係で定まるレベル差を持つ第２の帰還電圧（端子ＦＢ２電圧など）を生成する手段と、
該第２の帰還電圧と前記三角波電圧とを比較し、この両電圧が交わる時点ごとにＨ／Ｌの２値が入れ代わる駆動パルスを生成し、該駆動パルスによって前記同期整流素子を前記主スイッチング素子のＯＦＦ期間にＯＮさせるように、ＯＮ／ＯＦＦ駆動する第２のＰＷＭコンパレータ（２、２Ａ）とを設け、
この際、前記同期整流素子のＯＮ期間が前記主スイッチング素子のＯＦＦ期間内に納まるように、前記レベル差の極性が定められてなるようにする。
【００２７】
さらに、前記第２の帰還電圧を生成する手段が、少なくとも前記第１の帰還電圧を入力とし、前記レベル差が、１個以上の抵抗（同時ＯＦＦ期間調整用抵抗Ｒ１１，Ｒ１２など）を介して設定された割合で第１の帰還電圧に比例するように前記第２の帰還電圧を増幅生成するオペアンプとしての第２のエラーアンプ（１０）からなるようにする。
【００２８】
また請求項２の同期整流型スイッチング電源装置では、請求項１に記載の同期整流型スイッチング電源装置において、前記制御回路のうち、前記主回路の構成や動作等の条件によって変化しない回路部分がＩＣからなるようにする。また請求項３の同期整流型スイッチング電源装置では、請求項１に記載の同期整流型スイッチング電源装置において、前記制御回路が、前記第１のエラーアンプおよび第１のＰＷＭコンパレータにおける前記主回路の構成や動作等の条件によって変化しない回路部分と、前記第２のエラーアンプおよび第２のＰＷＭコンパレータにおける該回路部分と同様な回路部分とをそれぞれ個別の安定化直流出力電源を生成するＰＷＭ制御チャネル用として持つ、スイッチング電源装置制御用の複数制御チャネル型のＩＣ、もしくは前記発振器を同期動作させたスイッチング電源装置制御用の単制御チャネル型の複数のｌＣを利用してなるようにする。
【００２９】
また請求項４の同期整流型スイッチング電源装置は、請求項３に記載の同期整流型スイッチング電源装置において、前記制御用ＩＣが非同期整流型であるようにする。本発明の作用は次の如くである。即ち、発振出力される三角波電圧と交わり主スイッチング素子のＯＮ／ＯＦＦの切換タイミングを定める端子ＦＢ１電圧（エラーアンプ９の出力）に対して電圧差を持ち、この電圧差が端子ＦＢ１電圧に比例する（具体的には端子ＦＢ１電圧に、同時ＯＦＦ期間調整用の抵抗の比（Ｒ１１／Ｒ１２）を乗じた値となる）ような端子ＦＢ２電圧を生成する。
【００３０】
そして、同期整流素子を、端子ＦＢ２電圧と三角波電圧が交わる切換タイミングで、同期整流素子のＯＮ期間が主スイッチング素子のＯＦＦ期間内に納まるようにＯＮ／ＯＦＦ駆動する。
これにより、主スイッチング素子と同期整流素子との同時ＯＦＦ期間を調整用の抵抗により、「同時ＯＦＦ期間が０」の状態から「同期整流素子が全く導通しない」状態となるまでの範囲で任意に設定できるようにする。
【００３１】
またこれにより、主スイッチング素子のＯＮ時比率の増加と共に同時ＯＦＦ期間が増大することから、所定のＯＮ時比率以上では同期整流素子が導通しなくなるようにし、高ＯＮ時比率の条件で同期整流素子をスイッチングさせることにより装置効率が逆に低下することを防ぐ。また、同期整流素子の駆動を行うのに、主スイッチング素子を駆動するＰＷＭ制御チャネル内にあるものと同様な第２のエラーアンプとＰＷＭコンパレータを用い、第２のエラーアンプに端子ＦＢ１電圧を与え、且つ前記の調整用抵抗を組み合わせて反転増幅器を構成し、端子ＦＢ２電圧を生成させる。そして、この端子ＦＢ２電圧を第２のＰＷＭコンパレータに与え、同期整流素子を駆動させる。
【００３２】
これにより、ＰＷＭ制御チャネルを複数個内蔵する一般の（つまり非同期整流型の）ＰＷＭ制御ＩＣ、あるいは発振器を同期動作させた単チャネルの複数個の一般のＰＷＭ制御ＩＣを利用して同期整流型スイッチング電源装置の制御回路を構成できるようにし、ＩＣコスト、従って装置のコストを下げる。
【００３３】
【発明の実施の形態】
図１は本発明の１実施例としての同期整流・降圧型スイッチング電源装置の回路を示し、図２は本発明の別の実施例としての同期整流・昇圧型スイッチング電源装置の回路を示す。また図３は図１および図２のそれぞれの主スイッチング素子および同期整流素子のＯＮ／ＯＦＦのタイミングの例を示す。そして、図１，図２，図３はそれぞれ図４，図５，図６に対応している。
【００３４】
ここで図１は図４に対して制御用ＩＣが０３から、０１に置き換わり、また図２は図５に対して制御用ＩＣが０４から０２に置き換わっている。
そして制御用ＩＣ０１においては制御用ＩＣ０３に対して遅延回路１３が省略され、これに代わりＰＷＭコンパレータ２とエラーアンプ１０からなる、別チャンネルのＰＷＭ制御用回路が設けられている。
【００３５】
この制御用ＩＣ０１は、本来は１台で２つの安定化直流出力電源を生成するスイッチング電源装置を制御するためのもので、２チャンネルの非同期整流型の降圧型スイッチング電源装置のＰＷＭ制御回路を作れるように構成されている。
図１では、今まで通りのＰＷＭコンパレータ１が出力する駆動パルスを直接、ＩＣ端子ＯＵＴ１から主スイッチング素子１１Ｐに与え、別チャンネルのＰＷＭコンパレータ２が出力する駆動パルスを直接、ＩＣ端子ＯＵＴ２から同期整流素子１２Ｎに与えるようにしている。
【００３６】
なお、ＰＷＭコンパレータ２の非反転入力にはＰＷＭコンパレータ１と同様、発振器４からの三角波電圧３が入力され、ＰＷＭコンパレータ２の反転入力にもＰＷＭコンパレータ１と同様、前段のエラーアンプ１０の出力が入力される構成となっている。
この、ＰＷＭコンパレータ２の前段のエラーアンプ１０については、エラーアンプ１０の非反転入力のレベル（ＩＣ端子ＩＮ２＋）をエラーアンプ９の出力である端子ＦＢ１電圧に等しくすると共に、エラーアンプ１０の反転入力（ＩＣ端子ＩＮ２−）とエラーアンプ１０の出力（ＩＣ端子ＦＢ２）との間に帰還抵抗であるＲ１１（ここでは同時ＯＦＦ期間調整用抵抗という、本例では２．２ｋΩ）を、同じくエラーアンプ１０の反転入力とグランドＧＮＤ間に抵抗Ｒ１２（ここでは同時ＯＦＦ期間調整用抵抗という、本例では６８ｋΩ）を接続している。
【００３７】
このエラーアンプ１０の構成は、その非反転入力のレベルである端子ＦＢ１電圧を仮の基準レベルとして、この基準レベルからグランドＧＮＤ（０Ｖ）までの電圧差（＝（−）端子ＦＢ１電圧）を反転増幅し、この増幅電圧分を基準レベル（端子ＦＢ１電圧）に上乗せした形で出力する回路となっている。
従ってエラーアンプ１０の出力を端子ＦＢ２電圧と呼ぶことにすると、次式が成り立つ。
【００３８】
【数２】

つまり、本例では図３に示すように、端子ＦＢ２電圧は端子ＦＢ１電圧に対して、端子ＦＢ１電圧の（Ｒ１１／Ｒ１２）倍＝約３％分、上方にずれることになる。
【００３９】
このようにして、図１の回路では図３に示すように、主スイッチング素子１１Ｐは三角波電圧３と端子ＦＢ１電圧との交点で、また同期整流素子１２Ｎは三角波電圧３と端子ＦＢ２電圧との交点でいずれもＯＮ／ＯＦＦが切り換わることとなり、同期整流素子１２ＮのＯＦＦ期間は主スイッチング素子１１ＰのＯＮ期間を跨いで広がり、同期整流素子１２ＮのＯＮ期間は主スイッチング素子１１ＰのＯＦＦ期間内で狭まる。
【００４０】
この結果として、スイッチング素子１１Ｐと１２Ｎのうち、新たにＯＮ側に切り換わる素子のターンＯＮ時点の前には、２つの素子１１Ｐと１２Ｎが同時にＯＦＦ状態になる同時ＯＦＦ期間Ｔβができることとなる。
図２の制御用ｌＣ０２と図１の制御用ｌＣ０１との違いは、制御用ｌＣ０２では制御用ｌＣ０１のＰＷＭコンパレータ１と２の入力接続をそれぞれ入れ替えたＰＷＭコンパレータ１Ａと２Ａを用いて、図３に示すようにＩＣ端子ＯＵＴ１，ＯＵＴ２の出力パルスの極性を逆にしていることのみである。
【００４１】
ところで、図３に示す通り、主スイッチング素子と同期整流素子の同時ＯＦＦ期間Ｔβは、三角波電圧３と端子ＦＢ１電圧および端子ＦＢ２電圧との交点の、交点同士の時間差と一致するので、端子ＦＢ２電圧と端子ＦＢ１電圧の電位差に比例する。
前記の▲１▼式から端子ＦＢ１電圧に比例して前記電位差が大きくなるので、端子ＦＢ１電圧に比例して同時ＯＦＦ期間Ｔβが長くなる。またこの例では、端子ＦＢ１電圧が高くなるほど主スイッチング素子のＯＮ時比率が大きくなる。
【００４２】
以上をまとめると、主スイッチング素子のＯＮ時比率が大きくなるほど、主スイッチング素子と同期整流素子との同時ＯＦＦ期間Ｔβが長くなり、ＯＮ時比率が一定値以上になると同期整流素子が導通しなくなる。即ち、同期整流が停止するため、ＯＮ時比率の大きい場合において同期整流により逆に電源装置の効率が低下する現象を防止できる。
【００４３】
同時ＯＦＦ期間Ｔβは、ＩＣ端子ｌＮ２−に接続された２個の同時ＯＦＦ期間調整用抵抗Ｒ１１，Ｒ１２の値を調整することで任意に設定可能であり、同期整流型スイッチング電源装置の高効率化のための最適設計が可能になる。
なお、上述した実施例ではスイッチング電源装置の主回路に誘導性手段としてリアクトルＬ０を用いているが、これに代わりフライバックトランスを用い、このフライバックトランスの２次側に設けた整流ダイオード（転流ダイオード）に並列に同期整流素子を設けた場合でも、本発明の適用が可能である。
【００４４】
【発明の効果】
本発明によれば、発振出力される三角波電圧と交わり主スイッチング素子のＯＮ／ＯＦＦの切換タイミングを定める端子ＦＢ１電圧（エラーアンプ９の出力）に対して電圧差を持ち、この電圧差が端子ＦＢ１電圧に調整用の抵抗の比を乗じた値となるような端子ＦＢ２電圧を生成して、同期整流素子を、端子ＦＢ２電圧と三角波電圧が交わる切換タイミングで、同期整流素子のＯＮ期間が主スイッチング素子のＯＦＦ期間内に納まるようにＯＮ／ＯＦＦ駆動するようにしたので、主スイッチング素子のＯＮ時比率が大きくなるほど、主スイッチング素子と同期整流素子との同時ＯＦＦ期間が長くなり、ＯＮ時比率が一定値以上になると同期整流素子が導通しなくなるため、高ＯＮ時比率の条件において同期整流によりスイッチング電源装置の効率が逆に低下する現象を防止することができる。
【００４５】
また、同期整流素子の駆動を行うのに、主スイッチング素子を駆動するＰＷＭ制御チャネル内にあるものと同様な第２のエラーアンプとＰＷＭコンパレータを用い、第２のエラーアンプに端子ＦＢ１電圧を与えると共に前記の調整用抵抗を組み合わせて反転増幅器を構成し、端子ＦＢ２電圧を生成させ、この端子ＦＢ２電圧を第２のＰＷＭコンパレータに与え、同期整流素子を駆動させるようにしたので、ＰＷＭ制御チャネルを複数個内蔵する複数チャネル型の一般の（非同期整流型の）ＰＷＭ制御ＩＣ、あるいは発振器を同期動作させた単チャネル型の複数個の一般のＰＷＭ制御ＩＣを利用して同期整流型スイッチング電源装置の制御回路が構成できるので、ＩＣコスト、従って電源装置のコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の１実施例としての同期整流・降圧型スイッチング電源装置の要部の構成を示す回路図
【図２】本発明の別の実施例としての同期整流・昇圧型スイッチング電源装置の要部の構成を示す回路図
【図３】図１，図２の要部の動作を示すタイミングチャート
【図４】図１に対応する従来の回路図
【図５】図２に対応する従来の回路図
【図６】図４，図５の要部の動作を示すタイミングチャート
【符号の説明】
０１，０２ 制御用ＩＣ
１，１Ａ，２，２Ａ ＰＷＭコンパレータ
３ 三角波電圧
４ 発振器
５ 基準電圧源
６ バイアス電流源
７，８ 基準電圧
９，１０ エラーアンプ
１１Ｐ，１１Ｎ 主スイッチング素子
１２Ｐ，１２Ｎ 同期整流素子
１４ 転流ダイオード
Ｌ０ リアクトル
Ｃ０ 平滑コンデンサ
Ｒ１１，Ｒ１２ 同時ＯＦＦ期間調整用抵抗
Ｔβ 同時ＯＦＦ期間

Claims (4)

1. 誘導性インピーダンスを持つ誘導性手段を介して直流入力電源を開閉する半導体スイッチング素子としての主スイッチング素子、
   前記主スイッチング素子のＯＮ期間における付勢により該主スイッチング素子のＯＦＦ時に前記誘導性手段から発生する起電力を少なくとも含む電圧によって該起電力の方向に流れる電流を導通させる転流ダイオード、
   少なくとも該電流を蓄積し、外部に供給する直流出力電源を形成する電流蓄積手段、
   前記転流ダイオードに並列に接続された半導体スイッチング素子としての同期整流素子、
   を具備する主回路と、
   所定の上限値と下限値との間で昇降を繰り返す三角波電圧を生成する発振器、
   前記直流出力電源の検出電圧と基準電圧との差電圧を増幅する第１のエラーアンプ、
   該エラーアンプの出力電圧（以下第１の帰還電圧という）と前記三角波電圧とを比較し、この両電圧が交わる時点ごとにＨ／Ｌの２値が入れ代わる駆動パルスを生成し、該駆動パルスによって前記差電圧が小さくなるように前記主スイッチング素子をＯＮ／ＯＦＦ駆動する第１のＰＷＭコンパレータ、
   を具備する制御回路とを備えた同期整流型スイッチング電源装置において、
   前記制御回路に、
   前記第１の帰還電圧に対して所定の関係で定まるレベル差を持つ第２の帰還電圧を生成する手段と、
   該第２の帰還電圧と前記三角波電圧とを比較し、この両電圧が交わる時点ごとにＨ／Ｌの２値が入れ代わる駆動パルスを生成し、該駆動パルスによって前記同期整流素子を前記主スイッチング素子のＯＦＦ期間にＯＮさせるように、ＯＮ／ＯＦＦ駆動する第２のＰＷＭコンパレータとを設け、
   この際、前記同期整流素子のＯＮ期間が前記主スイッチング素子のＯＦＦ期間内に納まるように、前記レベル差の極性が定められてなるようにし、
   前記第２の帰還電圧を生成する手段が、少なくとも前記第１の帰還電圧を入力とし、前記レベル差が、１個以上の抵抗を介して設定された割合で第１の帰還電圧に比例するように前記第２の帰還電圧を増幅生成するオペアンプとしての第２のエラーアンプからなることを特徴とする同期整流型スイッチング電源装置。
2. 請求項１に記載の同期整流型スイッチング電源装置において、
   前記制御回路のうち、前記主回路の構成や動作等の条件によって変化しない回路部分がＩＣからなることを特徴とする同期整流型スイッチング電源装置。
3. 請求項１に記載の同期整流型スイッチング電源装置において、
   前記制御回路が、前記第１のエラーアンプおよび第１のＰＷＭコンパレータにおける前記主回路の構成や動作等の条件によって変化しない回路部分と、
   前記第２のエラーアンプおよび第２のＰＷＭコンパレータにおける該回路部分と同様な回路部分とをそれぞれ個別の安定化直流出力電源を生成するＰＷＭ制御チャネル用として持つ、スイッチング電源装置制御用の複数制御チャネル型のＩＣ、もしくは前記発振器を同期動作させたスイッチング電源装置制御用の単制御チャネル型の複数のｌＣを利用してなることを特徴とする同期整流型スイッチング電源装置。
4. 請求項３に記載の同期整流型スイッチング電源装置において、
   前記制御用ＩＣが非同期整流型であることを特徴とする同期整流型スイッチング電源装置。

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