JP4364997B2

JP4364997B2 - スイッチング電源回路

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Publication number: JP4364997B2
Application number: JP2000107242A
Authority: JP
Inventors: 和彦中村
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2000-04-07
Filing date: 2000-04-07
Publication date: 2009-11-18
Anticipated expiration: 2020-04-07
Also published as: JP2001298943A

Description

【０００１】
【発明の属する技術分野】
スイッチング電源回路の改良に関するものである。
【０００２】
【従来の技術】
金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）やＭＯＳＦＥＴ制御形バイポーラトランジスタ（以下ＩＧＢＴ（Isolated Gate Bipolar Transistor）と略す）、あるいはＭＯＳＦＥＴ制御形サイリスタ等の高速の電圧制御形半導体素子が、従来のバイポーラトランジスタ等の電流制御形半導体素子と同等価格まで低価格化した。特に、低電圧で動作するものとしては、ドレイン−ソース間耐圧およびドレイン電流容量がそれぞれ６０Ｖ１２Ａとなっているエンハンスメント型ＰｃｈＭＯＳＦＥＴは、同じく６０Ｖ１０Ａの高速スイッチングトランジスタの半分以下の価格にされたものがある。
【０００３】
しかし、電圧制御半導体素子専用のスイッチング電源制御ＩＣ（集積回路）、特に、同期整流形のスイッチング電源制御ＩＣは、以前からある非同期整流形のバイポーラトランジスタ適用形スイッチング電源制御ＩＣよりも約１０倍近くも高価である。
【０００４】
したがって、より低価格の高速スイッチング低電圧電源回路を構成するためには、エンハンスメント型ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを組み合わせて使用することが多くなってきた。
【０００５】
以下、エンハンスメント型ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを使用した従来の技術の電源回路について、図７と図５を用いて説明する。
【０００６】
図７において、電圧変換部１が図５(i’)に示す回路である場合、正極性降圧形で非同期形のスイッチング電源となり、電圧変換部１が図５(ii)に示す回路である場合、正極性の昇圧形で非同期形のスイッチング電源となり、また、電圧変換部１が図５(iii)に示す回路である場合、反転形で非同期正極性形のスイッチング電源となる。
【０００７】
図６は従来技術と本発明のスイッチング電源回路の動作をしめす波形図であり、図６の実線Ｂは、本発明の電源回路の非同期整流形の場合の動作を示し、図６の点線Ａは、ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを用いた従来技術の電源回路の動作を示す。さらに、図６（ｇ）の一点鎖線Ｃは、本発明の正極性降圧形で同期整流形の場合の動作を示す。
【０００８】
以下図６と図７とを用いて、従来の技術の動作を簡単に説明する。
図６、７において、Ｖｉは入力非安定正電源、Ｖｏは出力電圧、Ｖｒは基準電圧、Ｚｌは負荷、３はバイポーラトランジスタ適用形スイッチング電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮｃｈＭＯＳＦＥＴ、Ｑ２はＮＰＮトランジスタ、Ｑ３はＰＮＰトランジスタである。電圧変換部１は、転流ダイオードＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有する。
【０００９】
また、Ｒ１、Ｒ２はゲート駆動抵抗であり、Ｒ３は負荷抵抗、Ｒ４，Ｒ１０はゲート−ソース間抵抗、Ｃ３は結合容量、Ｄ３は直流再生ダイオードである。容量Ｃ３は異常時にＭＯＳＦＥＴＱ４を確実にオフさせるために挿入されている。
【００１０】
以上の図６、７においては、正極性の場合について示しているが、負極性の場合には、ダイオードとコンデンサの極性を反転し、ＭＯＳＦＥＴについてはＮｃｈとＰｃｈとを逆にすれば良い。
【００１１】
図７において、入力非安定正電源ＶｉはＭＯＳＦＥＴＱ１でスイッチングされ、電圧変換部１において平滑インダクタＬ１と転流ダイオードＤ１と平滑容量Ｃ１とで直流化され、負荷Ｚｌに出力電圧Ｖｏを供給し、出力電圧ＶｏはＩＣ３に帰還され、そこで検出されて、そのバイポーラトランジスタ適用形スイッチング電源制御ＩＣ３により出力電圧Ｖｏが一定になる様にＭＯＳＦＥＴＱ１のＯＮ／ＯＦＦ比が制御される。
【００１２】
図６（ｇ）（ｈ）（ｌ）（ｍ）の点線Ａは、ＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを用いたスイッチング電源での従来の技術による回路の動作を示している。この回路の動作について、以下、簡単に説明する。
【００１３】
正極性降圧形と反転形とでは、図６（ｇ）（ｈ）（ｍ）の点線Ａのように、バイポーラトランジスタ適用形スイッチング電源制御ＩＣ３の出力トランジスタがオンすることで、エミッタフォロワ形トランジスタＱ３を介してＭＯＳＦＥＴＱ１のゲート容量を低いインピーダンスで充電し、ゲート電圧Ｖｇ１（図６の（ｇ））を入力非安定正電源Ｖｉ−Ｖｂｅ（通常約１１．３Ｖ）からＩＣ１の出力トランジスタの飽和電圧Ｖｃｅｓａｔ（約０．３Ｖ）とベースエミッタ順電圧Ｖｂｅ（約０．７Ｖ）の和をとった値である約１Ｖまで降下させて、ＭＯＳＦＥＴＱ１のドレイン電圧Ｖｄ１（正極性降圧形の場合図６の（ｈ）、正極性反転形の場合図６の（ｍ））が比較的短い時間でターンオンする。
【００１４】
そして、ＩＣ３の出力トランジスタがＯＦＦすると、抵抗Ｒ３がエミッタフォロワ形トランジスタＱ２を介してＭＯＳＦＥＴＱ１のゲート容量を比較的高いインピーダンスで放電し、ゲート電圧Ｖｇ１が、約１ＶからＶｉ−Ｖｂｅ（通常約１１．３Ｖ）まで上昇して、ＭＯＳＦＥＴＱ１のドレイン電圧Ｖｄ１は比較的長い時間でターンオフする。
【００１５】
正極性の昇圧形では図６（ｋ）（ｌ）の点線のように、ＩＣ３の出力トランジスタがエミッタフォロワ形トランジスタＱ３を介してＭＯＳＦＥＴＱ４のゲート容量を駆動することで、ＭＯＳＦＥＴＱ４のゲート容量が放電されて、そのゲート電圧Ｖｇ４がＶｉ−Ｖｂｅ（通常約１１．３Ｖ）からＩＣ１の出力トランジスタの飽和電圧Ｖｃｅｓａｔ（約０．３Ｖ）とベースエミッタ順電圧Ｖｂｅ（約０．７Ｖ）の和の値からダイオードＤ３の順方向電圧ＶＦ（約０．７Ｖ）を差し引いた、約０．３Ｖまで降下して、ＭＯＳＦＥＴＱ４のドレイン電圧Ｖｄ４（図６の（ｌ））は比較的長い時間にターンオフする。
【００１６】
そして、ＩＣ３の出力トランジスタがＯＦＦすると、抵抗Ｒ３がエミッタフォロワ形トランジスタＱ２を介してＭＯＳＦＥＴＱ４のゲート容量が放電され、そのゲート電圧Ｖｇ４がゆっくりと約０．３ＶからＶｉ−Ｖｂｅ−ＶＦ（通常約１０．６Ｖ）まで上昇し、ＭＯＳＦＥＴＱ４のドレイン電圧Ｖｄ４（図６の（ｌ））は比較的長い時間でターンオフする。
【００１７】
【発明が解決しようとする課題】
ＭＯＳＦＥＴのゲートソース間（制御）容量はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例する。耐圧６０Ｖ電流容量５Ａでは通常Ｐｃｈで約６００〜１２００ｐＦ、Ｎｃｈで約５００〜１０００ｐＦである。
【００１８】
ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷は耐圧と電流との積に比例する。耐圧６０Ｖでは電流１Ａ当たり通常Ｐｃｈで約１５００〜３０００ｐＣ、Ｎｃｈで約１０００〜２０００ｐＣである。
ゲート−ソース間遮断（スレショルド）電圧Ｖｇｔｈは通常１〜３Ｖで、導通抵抗がほぼ飽和するゲートソース間（制御）電圧も通常３〜５Ｖで通常１２Ｖの入力電源電圧に比べ、かなり低い。一例として、耐圧６０Ｖ電流容量３．５ＡのＰｃｈＭＯＳＦＥＴでは、遮断電圧Ｖｇｔｈが１．２〜２．２Ｖであり、導通抵抗がほぼ飽和するときの制御電圧が約４Ｖとかなり低いものがあるが、その制御容量は約６００ｐＦであり、いまだに大きくなっている。
【００１９】
そのため、図７と図５(i)(iii)とで、ＩＣ３の出力トランジスタがエミッタフォロワ形トランジスタＱ３を介して、ＭＯＳＦＥＴＱ１のゲート電圧Ｖｇ１を約１１．３Ｖ（Ｖｉ−Ｖｂｅ）から、約１Ｖまで急速に降下させる。その途中、ＭＯＳＦＥＴＱ１のゲート電圧の値が通常１〜３Ｖのゲート−ソース間遮断電圧Ｖｇｔｈとなるときに、エミッタフォロワ形トランジスタＱ３のベース電圧とコレクタ電圧との電位差が約１０Ｖとなり、エミッタフォロワ形トランジスタＱ３の電流増幅率が１００程度と大きく確保されているので、ゲート駆動能力が高くなる。そのため、ＭＯＳＦＥＴＱ１のゲート−ソース間制御電圧Ｖｇｓ１がゲート−ソース間遮断電圧Ｖｇｔｈを２０ｎｓ程度のごく短時間に上回り、ＭＯＳＦＥＴＱ１は２０ｎｓ程度のごく短時間にターンオンする。そのため、電圧変化が必要以上に速くなることで、スイチング波形の高周波雑音成分が増加し、雑音防止フイルタが入力回路部分や出力回路部分に追加する必要があり、回路の小形化の妨げになる。
【００２０】
また、ＩＣ３の出力トランジスタがＯＦＦすると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフォロワ形トランジスタＱ２を介してＭＯＳＦＥＴＱ１の約６００ｐＦの制御容量に充電されていた電荷を放電し、エミッタフォロワ形トランジスタＱ２のベース電圧とコレクタ電圧とが同電位になるように変化し、エミッタフォロワ形トランジスタＱ２の電流増幅率が１０程度に下がることで駆動能力が低くなる。そのため、ゲートチャージ電荷を放電する間は、ＭＯＳＦＥＴＱ１のゲート電圧Ｖｇ１の値はＶｉ−Ｖｇｔｈ（Ｖｇｔｈは通常１〜３Ｖ）の値に２００ｎｓ程度の比較的長い時間留まることになり、ＭＯＳＦＥＴＱ１は、その２００ｎｓ程度の比較的長い時間でターンオフする。もし、負荷抵抗Ｒ３の抵抗値を半減すれば、ＭＯＳＦＥＴＱ１のターンオフ時間は約３割速くなるが、その場合、負荷抵抗Ｒ３での損失が倍増し、総合損失は低減しない。スイッチイング損失が大きくなることで放熱が必要となり、小形化の妨げになる。
【００２１】
上述した一例の耐圧６０Ｖ電流５ＡのＮｃｈのＭＯＳＦＥＴの場合であっても、遮断電圧電圧は１．２〜２．２Ｖであり、導通抵抗がほぼ飽和する制御電圧は約３．５Ｖと低くても、制御容量は約５２０ＰＦといまだに大きい。
【００２２】
そのため、正極性の昇圧形の場合でも、図７と図５(ii)とで、ＩＣ３の出力トランジスタがエミッタフォロワ形トランジスタＱ３を介してＭＯＳＦＥＴＱ４のゲートの制御容量を放電させるようにして、ゲート電圧Ｖｇ４をＶｉ−Ｖｂｅ−ＶＦからＶｃｅｓａｔ＋Ｖｂｅへ降下させると、エミッタフォロワ形トランジスタＱ３のベース電圧とコレクタ電圧が同電位に近づき、エミッタフォロワ形トランジスタＱ３の電流増幅率が１０程度に下がってしまい、駆動能力が低くなる。そのため、ゲート電圧Ｖｇ４の値通常１〜３Ｖのゲート−ソース間遮断電圧Ｖｇｔｈに１００ｎｓ程度の比較的長い時間留まり、その後下回る。そのため、ＭＯＳＦＥＴＱ４は１００ｎｓ程度の比較的長い時間でターンオフする。
【００２３】
また、ＩＣ３の出力トランジスタがＯＦＦすると、通常約２２００Ωの負荷抵抗Ｒ３がエミッタフォロワ形トランジスタＱ２を介してＭＯＳＦＥＴＱ４のゲートの制御容量を充電して、ゲート電圧Ｖｇ４が上昇する。このときエミッタフォロワ形トランジスタＱ２のベース−コレクタ間電位と電流増幅率とは、それぞれ高い値に確保されているが、やはりゲートチャージ電荷を充電する間、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４の値が通常１〜３Ｖの遮断電圧Ｖｇｔｈに１００ｎｓ程度の比較的長い時間留まってから上回るため、ＭＯＳＦＥＴＱ４は１００ｎｓ程度の比較的長い時間でターンオンする。そのため、スイッチイング損失が増加することで、放熱が必要となり小形化の妨げになっていた。
【００２４】
また、ダイオードの順方向電圧降下分の損失を少なくできる同期整流回路を用いたものでは、片方のＭＯＳＦＥＴのＯＦＦ前に他方のＭＯＳＦＥＴがＯＮするとなると、貫通電流が流れ、電力損失とスイチング波形の高周波雑音成分が急激に増加する。そのため、オフを速くオンは遅くなるようタイミング調整する必要が有り、バイポーラトランジスタ適用形スイッチング電源制御ＩＣを使用する回路ではターンオフが遅いため、ＯＦＦとＯＮとのタイミング調整の回路が複雑で実用困難になり、タイミング調整の回路とＭＯＳＦＥＴ駆動回路とを内蔵する高価なＭＯＳＦＥＴ専用の同期整流形スイッチング電源制御ＩＣが必要だった。
【００２５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、電圧制御形半導体素子を用いたスイッチング電源回路において、前記電圧制御形半導体素子の制御電極と該制御電極を駆動する駆動回路とを容量結合し、前記容量結合部について直流再生ダイオードで直流再生し、前記電圧制御形半導体素子の遮断電圧時に前記駆動回路の入出力電圧よりも前記駆動回路の電源電圧を十分に高くするようにしたものである。
【００２６】
また、本発明は、上記課題を解決するために、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈでの駆動回路の出力電圧と電源電圧の差電圧を確保し、遮断電圧Ｖｇｔｈでの駆動回路の駆動インピーダンスを低下させる事によりゲートチャージ電荷を早く放電させて、ＭＯＳＦＥＴＱ１とＱ４のターンオン期間やターンオフ期間をより短くする。
【００２７】
さらに、エミッタフォロワ等の駆動回路の電源電圧を高くするために、電位差の絶対値がより大きい電源電圧Ｖｈを用いるようにしても良い。ここで、ＭＯＳＦＥＴの制御電圧としては、遮断時であれば反極性でも良いので、ＭＯＳＦＥＴの制御電極と駆動回路とを容量結合させ、制御電極とソース電極とを直列接続した直流再生ダイオードでもって接続する。ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈである場合、駆動回路の電源電圧と出力電圧との電位差が、直流再生ダイオードの順方向導通電圧分増加するので、駆動回路の電源電圧を高くしなくとも、ＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈでの駆動回路の駆動インピーダンスが低下する。
【００２８】
さらに、ＭＯＳＦＥＴの導通抵抗がほぼ飽和する制御電圧と、ＭＯＳＦＥＴの制御電圧を容量結合後に直流再生させる直流再生ダイオードの順方向導通電圧または直列個数とを反比例させて、遮断電圧Ｖｇｔｈでの駆動回路の電源電圧と出力電圧との差電圧と駆動インピーダンスの低さとの必要分を安定に確保して、ターンオンとターンオフとを早くする。
【００２９】
同期整流形スイッチング電源では、制御電極の直流再生ダイオードの直列個数を入力電源電圧に比例させて増加させることで、駆動回路出力の中間値では、Ｑ１とＱ４とがともにオフし、そのため、入力電源電圧が一定なら同期整流のターンオンやターンオフのタイミングの調整が簡単になる。
【００３０】
さらに、ＭＯＳＦＥＴの制御電圧を導通時は導通抵抗がほぼ飽和する制御電圧付近にして制御電圧を一定の小振幅とすることで、ＭＯＳＦＥＴの駆動電力を低減することができる。
【００３１】
同期整流形スイッチング電源では、制御電圧が一定の小振幅となれば、入力電源電圧が非安定でも、あるいは、制御電極の直流再生ダイオードの直列個数が所定の個数よりも少ないとしても、駆動回路出力電圧の中間値では、ＭＯＳＦＥＴＱ１、Ｑ４がともにオフし、同期整流回路のターンオンやターンオフのタイミングの調整が非常に簡単になる。
【００３２】
また、ＭＯＳＦＥＴＱ１，Ｑ４のゲートをＯＦＦさせるための抵抗よりも、ＯＮさせるための抵抗を高くし、ゲートをＯＮさせるための抵抗はゲート容量に反比例させて、ＭＯＳＦＥＴＱ１，Ｑ４の一方がＯＦＦ直後に他方がＯＮするようにすれば、同期整流回路のタイミングを調整する必要がなく、安定に同期整流が行える。
【００３３】
図８にＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを用いたスイッチング電源での本発明の全体構成をしめす。図８の電圧変換部１を図５(i')とすれば正極性降圧形であり、電圧変換部１を図５(ii)とすれば正極性の昇圧形スイッチング電源であり、電圧変換部１を図５(iii)とすれば反転形スイッチング電源である。図６の（ｇ）は、ＭＯＳＦＥＴＱ１のゲート電圧Ｖg1、図６の（ｈ）はＭＯＳＦＥＴＱ１、Ｑ４のドレイン電圧Ｖd1およびＶd4、図６の（ｋ）はＭＯＳＦＥＴＱ４のゲート電圧Ｖg4、図６の（ｌ）はＭＯＳＦＥＴＱ４のドレイン電圧Ｖd4、図６の（ｍ）はＭＯＳＦＥＴＱ１のドレイン電圧Ｖd1である。
【００３４】
図６の実線Ｂは本発明の非同期整流形の場合の動作を示し、図６の点線ＡはＭＯＳＦＥＴとバイポーラトランジスタ適用形スイッチング電源制御ＩＣとを用いた従来技術の場合の動作を示し、図６（ｇ）（ｋ）の一点鎖線Ｃは絶対値の高い電源電圧Ｖｈを用いてエミッタフォロワ等の駆動回路の電源電圧を高くした本発明の非同期整流形の場合の動作を示し、図６（ｈ）の一点鎖線Ｄは本発明の同期整流形の場合の動作を示す。
【００３５】
図６、８において、Ｖｉは入力非安定正電源、ＶccとＶhは安定化正電源である。なお、より簡易な回路実現方法としては、ＶccとＶhの代わりに、Ｖｉを代用することである。ここで、Ｖoは出力電圧、Ｚlは負荷、３はバイポーラトランジスタ適用形スイッチング電源制御ＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ４はＮｃｈＭＯＳＦＥＴである。電圧変換部１は、転流ダイオードＤ１、平滑インダクタＬ１、平滑容量Ｃ１を有する。Ｒ４、Ｒ１０はゲートソース間抵抗であり、２はＭＯＳＦＥＴの駆動回路である。
【００３６】
なお、負極性の場合では、上述した正極性の場合と比べ、ダイオードとコンデンサの極性を反転し、ＭＯＳＦＥＴとしてはＮｃｈとＰｃｈとを入れ替えるようにすれば良い。
【００３７】
図８において、入力非安定正電源ＶｉはＭＯＳＦＥＴＱ１，Ｑ４でスイッチングされ、平滑インダクタＬ１と転流ダイオードＤ１と平滑容量Ｃ１とで直流化され、負荷Ｚｌに出力電圧Ｖｏを供給し、バイポーラトランジスタ適用形スイッチング電源制御ＩＣ３は、検出した出力電圧Ｖｏが一定になる様に、ＭＯＳＦＥＴＱ１，Ｑ４のＯＮ／ＯＦＦ比を制御する。
【００３８】
また、ＩＧＢＴを使用した例では、上記ＭＯＳＦＥＴの使用例のゲートを同じくゲート、ソースをエミッタ、ドレインをコレクタとすれば良い。また、ＭＯＳＦＥＴ制御形サイリスタを使用した例では、上記ＭＯＳＦＥＴの使用例のゲートを同じくゲート、ソースをカソード、ドレインをアノードとすれば良い。
【００３９】
【発明の実施の形態】
図１〜図４は本発明のスイッチング電源の、ＭＯＳＦＥＴ駆動回路のＭＯＳＦＥＴの制御電圧が遮断電圧Ｖｇｔｈでの駆動インピーダンスを低下させる実施例を示した図であり、本発明のスイッチング電源の全体構成を示す図８のＭＯＳＦＥＴ駆動回路２とその周辺回路である。図６（ｇ）〜（ｍ）内に付した（ａ）〜（ｄ）の符号は、図１〜図４にそれぞれ（ａ）〜（ｄ）を付した回路の動作を表すための波形を示したものである。
【００４０】
図１〜４、図６、図８において、Ｖｉは入力非安定正電源、Ｖoは出力電圧、Ｚlは負荷、３はバイポーラトランジスタ適用形スイッチング電源制御ＩＣ、２はアンバッファインバータＩＣ、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮＰＮトランジスタ、Ｑ３はＰＮＰトランジスタ、Ｑ４はＮｃｈＭＯＳＦＥＴ、Ｄ１は転流ダイオード、Ｄ２，Ｄ３は直流再生ダイオード、Ｄ４〜Ｄ９は逆流防止ダイオード、Ｌ１は平滑インダクタ、Ｃ１は平滑容量、Ｃ２，Ｃ３は交流結合容量である。
【００４１】
また、Ｒ１およびＲ２はゲート駆動抵抗、Ｒ３は負荷抵抗、Ｒ４、Ｒ１０はゲート−ソース間抵抗、Ｒ５，Ｒ８はゲートＯＮ抵抗、Ｒ６，Ｒ９はゲートＯＦＦ抵抗である。
【００４２】
負極性の場合は、正極性の場合に比べダイオードとコンデンサの極性を反転し、ＭＯＳＦＥＴのＮｃｈとＰｃｈとを逆にすれば良い。
【００４３】
図１（ａ）の様に、出力電圧やスイッチングパルスのブートストラップ電圧等のより電位差の大きい電源電圧Ｖｈを追加して、エミッタフォロワ形トランジスタ等を用いた駆動回路の電源電圧を高くするとしても良い。
【００４４】
また、図２（ｂ）、図３（ｃ）、図４（ｄ）の様に、制御電圧を容量Ｃ２、Ｃ３で容量結合させて、直流再生させる直流再生ダイオードＤ２、Ｄ３により、遮断時は反極性にし、遮断電圧Ｖｇｔｈでの電圧制御形半導体素子の制御電極を駆動する回路の入出力電圧よりも、その駆動回路の電源電圧を、電圧制御形半導体素子の遮断電圧時に十分に高くすることで、駆動インピーダンスを低下させて、ターンオフを早くする。そうすることで、電源電圧を高くしなくてもよいので、低損失のままとすることができる。
【００４５】
また、図２（ｂ）の様に、直流再生ダイオードＤ２、Ｄ３を直列接続させて、エミッタフォロワ形トランジスタのベース電圧とコレクタ電圧の電位差と電流増幅率とを確保して、ターンオフを早くするようにする。そうすれば、追加部品を少なくできる。同期整流形スイッチング電源では、直流再生ダイオードＤ２、Ｄ３の直列数を多くして、駆動電圧の中間値ではＭＯＳＦＥＴＱ１，Ｑ４がともにオフするようにさせる。なお、ＭＯＳＦＥＴの制御電極の容量が１００ＰＦより十分小さくなれば、タイミングの調整が不要になる。
【００４６】
さらに低損失にするには、ＭＯＳＦＥＴの制御電圧の導通時に導通抵抗がほぼ飽和する制御電圧付近で制御電圧を小振幅とし、ＭＯＳＦＥＴの駆動電力を低減する。その場合、制御電圧が小振幅なので、図３（ｃ）の様にアンバッファインバータＩＣ２（１／６）〜ＩＣ２（６／６）を用いた２段方式の駆動回路を構成しても良い。このとき、ＭＯＳＦＥＴを駆動するパルス電流を供給する定電圧源Ｖccや逆流防止ダイオードＤ６〜Ｄ９が必要になる。この定電圧源Ｖccは入力電源電圧や出力電圧やスイッチング電源制御回路の電源電圧と共用できないので、その分の実装面積が増加することになる。
【００４７】
そこで、図４（ｄ）の様に、定電圧源Ｖccに負荷抵抗Ｒ３のみ接続することで、供給電流を数ｍＡに減らし、定電圧源Ｖccを小形表面実装ＩＣで得られるようにする。ここで、ＩＣ３の出力トランジスタのコレクタ電流が一定になる様に負荷抵抗Ｒ３は制御電圧の振幅に反比例させて、よりＭＯＳＦＥＴＱ１のターンオンとターンオフの期間をより短期間になるようにさせる。
【００４８】
同期整流形スイッチング電源では、図３（ｃ）、図４（ｄ）の様に、ＭＯＳＦＥＴＱ１，Ｑ４のゲートをＯＦＦさせる抵抗Ｒ６、Ｒ９よりも、ＯＮさせる抵抗Ｒ５、Ｒ８を高くする。また、ゲートをＯＮさせる抵抗Ｒ５、Ｒ８はゲート容量に反比例させて、ＭＯＳＦＥＴＱ１，Ｑ４の一方がＯＦＦ直後に他方をＯＮさせて、同期整流のタイミングを調整する。
【００４９】
上述した一例の耐圧６０ＶのＭＯＳＦＥＴでは、導通抵抗がほぼ飽和する制御電圧はＮｃｈの場合で約３．５Ｖに対し、Ｐｃｈの場合では約４Ｖであり、また、制御容量はＮｃｈの場合で約５２０ＰＦに対し、Ｐｃｈの場合約５２０ＰＦである。そのため、Ｎｃｈでは、Ｐｃｈよりも導通抵抗がほぼ飽和する制御電圧と制御容量は約１割以上低い。そのため、ＰｃｈＭＯＳＦＥＴの制御インピーダンスよりもＮｃｈＭＯＳＦＥＴの制御インピーダンスを高くし、ＰｃｈＭＯＳＦＥＴの導通時の制御電圧の絶対値よりも、ＮｃｈＭＯＳＦＥＴの導通時の制御電圧の絶対値を低くする。そのため、例えば、直流再生ダイオードの直列個数を、ＰｃｈよりもＮｃｈの方が多くなるようにすればよい。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、ＭＯＳＦＥＴのターンオフ期間やターンオン期間がより短い期間となり、スイッチイング損失が低減する。また、放熱面積が小形になり、ＭＯＳＦＥＴのパッケージと放熱器とを小形化することができる。さらに、ＭＯＳＦＥＴの制御電圧を小振幅としてＭＯＳＦＥＴの駆動電力を低減することで、駆動回路を小形化することができる。
【００５１】
さらに、ＭＯＳＦＥＴのゲートをＯＦＦさせる抵抗よりも、ＯＮさせる抵抗が高く、
不必要に速い電圧変化が制限されることで、スイチング波形の高周波雑音成分があまり増加されることなく、従って、雑音防止フイルタの追加が不要となり、その分小形化できる。
【００５２】
さらに、同期整流形スイッチング電源において、入力電源電圧が非安定でも、安定にＭＯＳＦＥＴのターンオン期間よりターンオフ期間が短くなり、ターンオン期間とターンオフ期間とのタイミングを調整するための回路が不要になる。
【００５３】
タイミング調整回路やＭＯＳＦＥＴ駆動回路を内蔵するＭＯＳＦＥＴ専用の同期整流形スイッチング電源制御用ＩＣのような高価なＩＣを使用せずに、より低価格な電源制御ＩＣと、同じくより低価格なＭＯＳＦＥＴとを用いることでより低価格化するとともに、スイッチング電源のスイッチング損失と転流ダイオードの順方向降下電圧損失とを低減し、かつ、ＭＯＳＦＥＴと転流ダイオードとのパッケージと放熱器と電源とを小形化することができる。
【００５４】
以上のように、本発明のスイッチング電源回路では、放熱器や雑音防止フイルタが省略できるので、小形化になる。
【００５５】
上述した一例のＳＯＰ外形でコンプリメンタリ１組で耐圧６０ＶのＭＯＳＦＥＴの導通抵抗はＰｃｈで約１６０ｍΩ，Ｎｃｈでは約６０ｍΩと低く、１Ａ程度まで導通時損失は無視できる。ターンオン期間は約４０ｎｓでターンオフ期間は約２０ｎｓとなり、周期１０μｓ、周波数１００ＫＨｚ程度まで、スイッチング損失や転流ダイオードの順方向降下電圧による損失を無視できる。そのため、低価格で低損失の小形スイッチング電源が実現できる。
【図面の簡単な説明】
【図１】本発明のスイッチング電源回路の一実施例のブロック構成を示す図。
【図２】本発明のスイッチング電源回路の一実施例のブロック構成を示す図。
【図３】本発明のスイッチング電源回路の一実施例のブロック構成を示す図。
【図４】本発明のスイッチング電源回路の一実施例のブロック構成を示す図。
【図５】電源変換部１の内部回路構成例を示す図。
【図６】従来技術と本発明のスイッチング電源回路の動作をしめす波形図。
【図７】従来の技術によるスイッチング電源回路のブロック構成例を示す図。
【図８】本発明のスイッチング電源回路の一実施例のブロック構成を示す図。
【符号の説明】
Ｚl：負荷、３：バイポーラトランジスタ適用形スイッチング電源制御ＩＣ、２：アンバッファインバータＩＣ、Ｑ１：ＰｃｈＭＯＳＦＥＴ、Ｑ２：ＮＰＮトランジスタ、Ｑ３：ＰＮＰトランジスタ、Ｑ４：ＮｃｈＭＯＳＦＥＴ、Ｄ１：転流ダイオード、Ｄ２，Ｄ３：直流再生ダイオード、Ｄ４〜Ｄ９：逆流防止ダイオード、Ｌ１：平滑インダクタ、Ｃ１：平滑容量、Ｃ２，Ｃ３：交流結合容量、Ｒ１，Ｒ２：ゲート駆動抵抗、Ｒ３：負荷抵抗、Ｒ４，Ｒ１０：ゲート−ソース間抵抗、Ｒ５，Ｒ８：ゲートＯＮ抵抗、Ｒ６，Ｒ９：ゲートＯＦＦ抵抗。

Claims

ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとを用いた同期整流形スイッチング回路において、該ＮｃｈＭＯＳＦＥＴの制御電極と該ＰｃｈＭＯＳＦＥＴの制御電極とを駆動する単一インバータＩＣで駆動される複数並列したインバータＩＣと、該ＮｃｈＭＯＳＦＥＴの制御電極と該ＰｃｈＭＯＳＦＥＴの制御電極とを容量結合し、該インバータＩＣの電源をＭＯＳＦＥＴの制御電圧の導通時に導通抵抗がほぼ飽和する制御電圧付近の定電圧源とし、該ＰｃｈＭＯＳＦＥＴのゲートソース間（以下制御）電圧を該ＰｃｈＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードを該ＰｃｈＭＯＳＦＥＴのゲートソース間に接続し、該ＮｃｈＭＯＳＦＥＴの制御電圧を該ＮｃｈＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードを該NｃｈＭＯＳＦＥＴのゲートソース間に接続することを特徴とする回路。
ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとを用いた同期整流形スイッチング回路において、該ＮｃｈＭＯＳＦＥＴの制御電極と該ＰｃｈＭＯＳＦＥＴの制御電極とを駆動する単一回路で駆動される駆動回路と該ＮｃｈＭＯＳＦＥＴの制御電極と該ＰｃｈＭＯＳＦＥＴの制御電極とを容量結合し、該ＰｃｈＭＯＳＦＥＴの制御電圧を該ＰｃｈＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードをＮ（Ｎは自然数）ヶ該ＰｃｈＭＯＳＦＥＴのゲートソース間に直列接続し、該ＮｃｈＭＯＳＦＥＴの制御電圧を容量結合後に該ＮｃｈＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードをＮ＋Ｍ（Ｍは自然数）ヶ直列該ＮｃｈＭＯＳＦＥＴのゲートソース間に接続することを特徴とする回路。
ＭＯＳＦＥＴを用いたスイッチング電源回路において、該ＭＯＳＦＥＴの制御電極を駆動する駆動回路と該ＭＯＳＦＥＴの制御電極とを容量結合し、該駆動回路の電源をＭＯＳＦＥＴの制御電圧の導通時に導通抵抗がほぼ飽和する制御電圧付近の定電圧源とし、該ＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードを該ＭＯＳＦＥＴのゲートソース間に複数直列接続することを特徴とする回路。
ＭＯＳＦＥＴとＮＰＮトランジスタのエミッタフォロワとＰＮＰトランジスタのエミッタフォロワとを用いたスイッチング電源回路において、該ＭＯＳＦＥＴの制御電極を駆動する該ＮＰＮトランジスタのエミッタフォロワと該ＰＮＰトランジスタのエミッタフォロワと該ＭＯＳＦＥＴの制御電極とを容量結合し、該ＭＯＳＦＥＴの制御電圧が遮断時に導通時の制御電圧と反極性になる方向に直流再生させる直流再生ダイオードを該ＭＯＳＦＥＴのゲートソース間に複数直列接続することを特徴とする回路。