JP5187885B2 - スイッチング回路 - Google Patents

Description

本発明は、スイッチング回路の金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）の制御電極（以下ゲートと略す）駆動回路の改良に関するものである。

電荷転送型（Cherge Cuopled Device以下ＣＣＤと略す）撮像素子の水平転送電極駆動回路も、振幅５V以下であれば、ＣＣＤ撮像素子の駆動用論理集積回路が使用でき、振幅６V以下であれば、汎用ＣＭＯＳ論理集積回路が使用できる。（非特許文献１参照）
しかし、電子増倍型ＣＣＤ撮像素子（Electron Multiplying-ＣＣＤ以下ＥＭ−ＣＣＤと略す）は、電子冷却と組み合わせて感度を高くできるが、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（Charge Multiplication Gate以下ＣＭＧと略す）は、ＴＩ製の３３万画素で、容量負荷約25ｐFで12.5MHzで電圧振幅が18 Vp-pから24Vp-pと大きくかつ可変な上に、ＣＭＧ電圧振幅が高い高電子増倍時は、０．１Ｖで１．４倍感度が変化し、１１℃で１．８倍感度が変化するので、駆動波形の振幅確保と高安定性と発熱の低減が求められる。ｅ２Ｖ製では、ＣＭＧ電圧振幅が35Vp-pから45Vp-pとさらに大きい。したがって、ＣＣＤ撮像素子の他の電極駆動の様に耐圧１８Ｖ程度の汎用ICを利用することが困難である。そこで、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極に、電源電圧可変の相補のエンハンスメント型ＭＯＳＦＥＴのドレインでパルス波形を供給し、ＭＯＳＦＥＴのゲートを容量結合したＣＭＯＳ論理集積回路で駆動することが一般的である。（非特許文献２と非特許文献３参照）
また、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用に、導通時間と非導通時間がほぼ等しくする従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図３のような各種の回路も実用化されている（特許文献１参照）。図３に、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力電圧をしめす模式図、図４に、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図を示す。

図３と図４において、ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が０Ｖになる際は、ダイオードＤ５が導通し抵抗３で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧Vg1は比較的長い時間でスレッショルド電圧を越えてＰｃｈ−ＭＯＳＦＥＴのＱ１はターンオンする。ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が５Ｖになる際は、ダイオードＤ６が導通し抵抗４で駆動されてＱ１のゲート電圧Vg1はスレッショルド電圧までは短い時間で上昇しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり、比較的長い時間でＰｃｈ−ＭＯＳＦＥＴのＱ１はターンオフする。

同様に、ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が０Ｖになる際は、ダイオードＤ７が導通し抵抗５で駆動されてＮｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧Vg2はスレッショルド電圧までは短い時間で下降しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり比較的長い時間でＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオフする。ＭＯＳＦＥＴのゲートを駆動するＩＣ１０の出力電圧Vout10が５Ｖになる際は、ダイオードＤ８が導通し抵抗６で駆動されてＱ２のゲート電圧Vg2は比較的長い時間でスレッショルド電圧を越えてＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオンする。

その結果、Ｐｃｈ−ＭＯＳＦＥＴのＱ１とＮｃｈ−ＭＯＳＦＥＴのＱ２とは、導通時間と非導通時間がほぼ等しくなる。

必要な駆動能力は、ＮｃｈＭＯＳＦＥＴターンオン＜ＰｃｈＭＯＳＦＥＴターンオン＜ＮｃｈＭＯＳＦＥＴターンオフ＜ＰｃｈＭＯＳＦＥＴターンオフである。従来技術の図３では、ダイオードＤ２とＤ５〜Ｄ１０とで、駆動能力を非対称としていた。

ＭＯＳＦＥＴのゲートソース間容量（以下Ｃｇｓと略す）はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例し、加工の細かさ（デザインルール）にもほぼ比例する。２００６年量産の耐圧３０ＶではＰｃｈピーク電流容量１．６Ａで約４０ｐＦ、Ｎｃｈピーク電流容量２．８Ａで約３０ｐＦである。また、ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷（以下Ｑｇと略す）は耐圧と電流容量との積やドレイン電流に比例し、加工の細かさにもほぼ比例する。２００６年量産の耐圧３０ＶではＱｇはＰｃｈ電流１Ａ当たり約２１００ｐＣ、Ｎｃｈ電流１Ａ当たり約１４００ｐＣであり、Ｐｃｈは大きな駆動能力が必要である。

ゲート−ソース間遮断（スレショルド）電圧Ｖｇｔｈは加工の細かさにもほぼ比例し、２００６年量産の耐圧３０Ｖでは通常０．４〜１．４Ｖである。導通抵抗がほぼ飽和するゲートソース間（制御）電圧も加工の細かさにもほぼ比例し、２００６年量産の耐圧３０ＶではＰｃｈは通常４．５Ｖで、Ｎｃｈは通常２．５Ｖであり、やはりＰｃｈは大きな駆動能力が必要である。
ソニー製CCD撮像素子ICX422データシートICX422対角11mm（2／3型）EIA白黒用固体撮像素子 ＴＩ製TC247SPD EM-CCD撮像素子データシート TC247SPD-B0 680 x 500 PIXEL IMPACTRONTM MONOCHROME CCD IMAGE SENSOR ｅ２Ｖ製CCD65 EM-CCD撮像素子データシート A1A-CCD65_Series_Ceramic Issue 7, June 2004 特開２００１−２９８９４３

上記の導通時間と非導通時間がほぼ等しくする従来技術では、従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図３の出力の抵抗直列ダイオードＤ５〜Ｄ８と直流再生のダイオードＤ２,Ｄ９,Ｄ１０とで、ＰｃｈＭＯＳＦＥＴのＱ１のゲートソース間（制御）電圧Vgs1がダイオード順方向降下電圧０．６Ｖの３倍の１．８Ｖ絶対値が減少し−３．２Ｖと、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図の図４の様になる。

ＥＭ−ＣＣＤの電子増倍を行う水平転送ＣＭＧ電極容量スイッチング回路では、たとえば24Vp-pと振幅が大きく、低耐圧で導通抵抗がほぼ飽和するゲートソース間電圧も低いＭＯＳＦＥＴは使用できない。ＣＭＧ駆動のＰｃｈＭＯＳＦＥＴのオン抵抗が下がるゲートソース間電圧の絶対値は例えば４．５Ｖと高い。したがって、無理に上記の導通時間と非導通時間がほぼ等しくする従来技術をＣＭＧ駆動に適用すると、ゲートソース間電圧が不足しＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がらず、ＣＭＧ電圧Ｖｏの対称性と飽和性等の波形特性が劣化し、有効なＣＭＧ電圧振幅が低下してＥＭ−ＣＣＤの実効感度が低下する。感度を確保するため、ＶＨを高くすると、ＭＯＳＦＥＴのターンオフが遅くなり、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する無効電力が消費される。無効電力による損失が大きい分発熱量が増加し温度が上昇しＥＭ−ＣＣＤの感度が低下することが予想される。

つまり、本発明は、ＥＭ−ＣＣＤの電荷増倍電極を駆動するＰｃｈＭＯＳＦＥＴのゲートソース間電圧を確保した上で、ＭＯＳＦＥＴのチャージ電荷量Ｑｇを短時間でを引き抜き、かつＱｇを引き抜く時間分、ターンオンの位相を遅らし、ＭＯＳＦＥＴの導通期間を短く非導通期間を短く保ち、上記課題を解決する事を目的とする。

上記の課題を解決するために、本発明は、Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用い、上記電圧制御半導体素子の制御電極を論理ＣＭＯＳ集積回路で容量結合して駆動し前記電圧制御半導体素子の制御電極をダイオードで直流再生するスイッチング回路において、抵抗とショットキーバリアダイオードを並列接続させて前記結合容量と直列に接続する事を特徴とするスイッチング回路である。

また、上記において、上記電圧制御半導体素子の制御電極を容量結合して駆動する論理ＣＭＯＳ集積回路の電源電圧を５Ｖとして、前記Ｐ型電圧制御半導体素子の制御電極の電圧直流再生ダイオードをショットキーバリアダイオードとする事を特徴とするスイッチング回路である。

さらに、上記において、上記電圧制御半導体素子の制御電極を容量結合して駆動する論理ＣＭＯＳ集積回路をシュミットトリガインバータＩＣとする事を特徴とするスイッチング回路である。

以上説明したように本発明によれば、順方向降下電圧が低く直列抵抗分の高いショットキーバリアダイオード（以下ＳＢＤと略す）と抵抗とを並列接続させて、結合容量と直列に接続することにより、制御電極（ゲート）の電圧振幅を駆動する論理ＣＭＯＳ集積回路の電源電圧と等しく確保した上で、ターンオフ時の多くの駆動電流とターンオン時の少ない駆動電流とが供給される。Ｑｇ引き抜きの高速化と合わせて、両ｃｈＭＯＳＦＥＴのゲート波形はターンオフは早くターンオンは遅くオフ期間は広くオン期間は狭くなる。ＰｃｈＭＯＳＦＥＴの導通時間とＮｃｈＭＯＳＦＥＴの導通時間が重なるために発生する貫通電流が低減し、容量負荷スイッチング波形の振幅が確保され、対称性と飽和性等の波形特性を改善すると共に、電力損失をより低減させる。

また、駆動する論理ＣＭＯＳ集積回路の電源電圧を一般的な５Ｖとしても、Ｐ型電圧制御半導体素子の制御電極の電圧直流再生ダイオードを２ｍＡ順方向降下電圧が例えば０．３ＶのＳＢＤとして、ゲート駆動電圧が４．７Ｖと３０Ｖ耐圧ＰｃｈＭＯＳＦＥＴのオン抵抗飽和ゲート電圧例えば４．５Ｖ以上の電圧が確保される。

さらに、シュミットトリガインバータＩＣを用いれば、入力波形がなまっても、出力波形の立ち上がりと立ち下がりは短時間となり、ＭＯＳＦＥＴのターンオフを早くしターンオンを遅くする効果が確保される。

ところで、ＥＭ−ＣＣＤのＣＭＧ電極容量を駆動する場合には、ＭＯＳＦＥＴのターンオフ高速化により貫通電流が少なく、損失分の発熱と温度上昇とが低減し、感度が向上する。また、ＣＭＧの波形特性が改善され振幅電圧が確保されるため、実効感度が改善される。

本発明の１実施例を図１と図２を用いて説明する。

図１は、ＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的小電流で駆動しターンオフ時に比較的大電流で駆動する本発明の１実施例を示したブロック図であり、図２はＭＯＳＦＥＴ駆動回路の本発明の１実施例の動作の入出力電圧をしめす模式図である。

図１と図２において、ＶＡは電源でＶgainは可変の電圧源でＶrefは基準の電圧源、５Vは論理電源、ＶＨとＶＬとはスイッチング回路電源であり、ＩＣ１とＩＣ２はシュミットトリガ反転論理ＣＭＯＳ集積回路（Sch Inv IC）、ＩＣ５は演算増幅器（Operational Amplifier: Op Amp）、ＩＣ６は可変電源回路（Adjist Regurator: Adj Reg）であり、Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮｃｈＭＯＳＦＥＴ、Ｄ１は直流再生のショットーキバリアダイオード（ＳＢＤ），Ｄ２は直流再生ダイオード、Ｄ３とＤ４はＳＢＤである。また、ＣＭＧはＥＭ−ＣＣＤの電子増倍水平転送電極、ＣＬは負荷容量、Ｃ１、Ｃ２は交流結合容量であり、Ｒ１およびＲ２はゲート駆動抵抗であり、Ｒ７〜Ｒ１１は分割抵抗である。

図２において、Vin1は論理回路１の入力波形であり、Vin2は論理回路２の入力波形であり、Vout1は論理回路１の出力波形であり、Vout2は論理回路２の出力波形であり、Vg1はＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧でVgs1はＱ１のゲートソース間電圧であり、Vg2はＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧でVgs2はＱ２のゲートソース間電圧であり、Vf1〜Vf4はダイオードＤ１〜Ｄ４の順方向降下電圧である。

本発明の１実施例を示したブロック図の図１において、従来技術のブロック図の図３と同様にＶgainが演算増幅器ＩＣ７とＲ７とＲ８とで反転され、可変電源回路ＩＣ８とＲ９とＲ１０とＲ１１で再反転され、感度を可変するＣＭＧの電圧振幅を定めるＭＯＳＦＥＴの電源電圧ＶＨを可変する。

図２のVg1とVg2において、抵抗と並列接続のＳＢＤのＤ３とＤ４の順方向降下電圧はそれぞれVf3とVf4である。ＳＢＤのＤ３とＤ４としては、例えば２ｍＡの順方向降下電圧０．２Ｖの１ＳＳ４２１とすれば良い。ＰｃｈＭＯＳＦＥＴのゲート電圧直流再生ダイオードＤ１の順方向降下電圧Vf1は、低すぎるとＰｃｈＭＯＳＦＥＴのオン期間が短くする効果が減る。ＳＢＤのＤ１としてはＩＣ１の駆動能力が非常に大きければ２ｍＡの順方向降下電圧０．２Ｖの１ＳＳ４２１でも良いが、一般には２ｍＡの順方向降下電圧０．３Ｖの１ＳＳ３４８が良い。

本発明の１実施例を示したブロック図の図１と従来技術のブロック図の図３との相異を以下に説明する。従来技術は抵抗と直列接続のダイオードＤ５とＤ６とが並列接続させて結合容量Ｃ１に直列接続させてあり、順方向降下電圧０．６Ｖの２倍の１．２ＶほどＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧Vgs1の絶対値が減少する。それに対し、本発明の１実施例では抵抗とＳＢＤを並列接続させて結合容量と直列接続させ、Ｑ１のゲート電圧Vgs1の絶対値は減少しない。また、直流再生のダイオードの順方向降下電圧は、従来技術は通常のダイオードの０．６Ｖに対し、本発明の１実施例ではＳＢＤの０．３Ｖとなる。したがってVgs1の絶対値の減少は、従来技術は１．８Ｖに対し、本発明の１実施例では０．３Vとなる。

ＩＣ１の電源電圧が５Ｖでは、ＰｃｈＭＯＳＦＥＴのＱ１のゲートソース間電圧の絶対値は、従来技術は３．２Ｖと不足するにに対し、本発明の１実施例では４．７Vと、オン抵抗が下がるゲートソース間電圧の絶対値４．５Ｖ以上が確保される。また、ゲート駆動電圧が確保される一方、ＭＯＳＦＥＴのゲートのスレッショルド電圧を駆動する際の論理ＣＭＯＳ集積回路の電源電圧と論理ＣＭＯＳ集積回路の出力電圧との差が低減するが、駆動電流３２ｍAを保証するＴＣ７ＳＺシリーズ等の高速論理ＣＭＯＳ集積回路を用いるか、駆動電流２４ｍAを保証するＬＶＣシリーズ等の高速論理ＣＭＯＳ集積回路を３ヶ等複数個を並列接続すれば良い。ところで、駆動する論理ＣＭＯＳ集積回路の電源電圧を５．３Ｖ以上とすれば、Ｐ型電圧制御半導体素子の制御電極の電圧直流再生ダイオードは通常のダイオードで順方向降下電圧が０．６Ｖでもゲート駆動電圧が４．７Ｖ以上と電圧が確保される。

さらに、高速シュミットトリガインバータＩＣ例えば５Ｖ動作時の遅延時間３．５ｎｓのＬＶＣ１４またはＴＣ７ＳＺ１４を用い、入力波形がなまっても、出力波形の立ち上がりと立ち下がりは短時間となり、ＭＯＳＦＥＴのターンオフを早くしターンオンを遅くする効果が確保される。

その結果図２のＶg1のように、ＰｃｈＭＯＳＦＥＴのＱ１のターンオン時はＤ３は逆方向でオフし駆動抵抗はＲ１で比較的高く、Ｑ１のターンオンは遅くなる。ＰｃｈＭＯＳＦＥＴのＱ１のターンオフ時はＤ３は順方向でオンし駆動抵抗はＲ１とＳＢＤのＤ３との並列で低く、Ｑ１のターンオフは早くなる。Ｑ１のターンオフ後にＤ３の両端電圧が順方向降下電圧Vf3以下になるとＤ３はオフし駆動抵抗はＲ１で比較的高くＶg1の傾きは緩くなる。

同様に図２のＶg2のように、ＮｃｈＭＯＳＦＥＴのＱ２のターンオフ時はＤ４は順方向でオンし駆動抵抗はＲ２とＳＢＤのＤ４との並列で低く、Ｑ２のターンオフは早くなる。Ｑ２のターンオフ後にＤ４の両端電圧が順方向降下電圧Vf4以下になるとＤ４はオフし駆動抵抗はＲ２で比較的高くＶg2の傾きは緩くなる。

したがって、Ｑ１とＱ２との導通期間と非導通期間とがほぼ等しくＱ１とＱ２とで貫通電流が流れない。

以上説明した様に本発明の一実施例と他の一実施例によれば、高感度動作のためにＣＭＧの電圧振幅が大きくなりＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、ＭＯＳＦＥＴのターンオンが遅く、ターンオフが速く、ＣＭＧの対称性と飽和性等の波形特性を改善し振幅電圧と矩形波形が確保されるため、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、感度が向上する。

さらに本発明は、ＥＭ−ＣＣＤのＣＭＧ駆動回路だけでなく、電源電圧が変化する相補のＦＥＴの高速スイッチング回路の駆動回路に広く使用できる。

本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図 本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図 従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図。 従来の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図

符号の説明

ＩＣ１、ＩＣ２：シュミットトリガ反転論理ＣＭＯＳ集積回路（Sch Inv IC）、
ＩＣ１０：反転論理ＣＭＯＳ集積回路（Inv IC）、
ＩＣ５：演算増幅器（Operational Amplifier: Op Amp）、
ＩＣ６：可変電源回路（Adjist Regurator: Adj Reg）、
Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮｃｈＭＯＳＦＥＴ、
Ｄ１，Ｄ３，Ｄ４：ショットーキバリアダイオード、
Ｄ２，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０：ダイオード、
Ｃ１，Ｃ２：容量、ＣＭＧ：ＥＭ−ＣＣＤの電子増倍水平転送電極、
Ｈφ：非増倍の水平転送電極、Ｒ１〜Ｒ１１：抵抗、ＶＡ：電源
５V：論理電源、８V：非増倍の水平転送電極電源、Ｖgain，Ｖref：電圧源
ＶＨ，ＶＬ：スイッチング回路電源、Ｖin1〜Ｖin4, Ｖin10：ＩＣ入力電圧、
Ｖout1〜Ｖout4, Ｖout10：ＩＣ出力電圧、Ｖo：ＣＭＧ電圧、
Ｖφ：非増倍の水平転送電極電圧、Ｖg1，Ｖg2：ＭＯＳＦＥＴゲート電圧
Vf1〜Vf4，Vf9，Vf10：ダイオード順方向降下電圧

Claims (2)

1. Ｐ型電圧制御半導体素子とＮ型電圧制御半導体素子を用い、前記電圧制御半導体素子の制御電極を論理ＣＭＯＳ集積回路で容量結合して駆動し前記電圧制御半導体素子の制御電極をダイオードで直流再生するスイッチング回路において、抵抗とショットキーバリアダイオードを並列接続させて前記結合容量と直列に接続して、前記直流再生するダイオードをショットキーバリアダイオードとして、前記電圧制御半導体素子の制御電極を容量結合して駆動する論理ＣＭＯＳ集積回路の電源電圧を５Ｖとする事を特徴とするスイッチング回路。
2. 請求項１のスイッチング回路において、上記電圧制御半導体素子の制御電極を容量結合して駆動する論理ＣＭＯＳ集積回路をシュミットトリガインバータＩＣとする事を特徴とするスイッチング回路。
   

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