JPH05243927A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05243927A JPH05243927A JP3295361A JP29536191A JPH05243927A JP H05243927 A JPH05243927 A JP H05243927A JP 3295361 A JP3295361 A JP 3295361A JP 29536191 A JP29536191 A JP 29536191A JP H05243927 A JPH05243927 A JP H05243927A
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- circuit
- logic circuit
- cmos logic
- output terminal
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】出力信号の立上り時あるいは立下り時のいずれ
か一方において大きな遅延時間を得ることのできる遅延
回路を持つＣＭＯＳ論理回路を、少ない素子数で実現す
る。 【構成】通常のＣＭＯＳ論理回路１０の出力端６に、ア
ノードとカソード間に抵抗Ｒが並列接続されたショット
キ・バリア・ダイオードＳＢＤを接続した構成の遅延回
路２０を接続する。
か一方において大きな遅延時間を得ることのできる遅延
回路を持つＣＭＯＳ論理回路を、少ない素子数で実現す
る。 【構成】通常のＣＭＯＳ論理回路１０の出力端６に、ア
ノードとカソード間に抵抗Ｒが並列接続されたショット
キ・バリア・ダイオードＳＢＤを接続した構成の遅延回
路２０を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、遅延回路を含む半導体集積回路に関する。
し、特に、遅延回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図４
（ａ）に示すように、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯＳトランジスタと記す）とＮチャネル型Ｍ
ＯＳトランジスタ（以後ＮＭＯＳトランジスタと記す）
とで構成されたＣＭＯＳ論理回路１０の出力端６に、出
力信号の立上り時あるいは立下り時のいずれか一方で大
きな遅延時間を得るための遅延回路２０が接続された構
成となっている。この遅延回路２０には、図４（ａ）に
示すようにＭＯＳトランジスタＱ5 〜Ｑ10で構成された
２入力ＡＮＤ回路が使用されている。すなわち、２入力
ＡＮＤ回路の一方の入力端はＣＭＯＳ論理回路１０の出
力端に直接接続され、もう一方の入力端は遅延素子とし
ての高抵抗素子Ｒを介してＣＭＯＳ論理回路１０の出力
端に接続されて遅延回路２０を構成している。
（ａ）に示すように、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯＳトランジスタと記す）とＮチャネル型Ｍ
ＯＳトランジスタ（以後ＮＭＯＳトランジスタと記す）
とで構成されたＣＭＯＳ論理回路１０の出力端６に、出
力信号の立上り時あるいは立下り時のいずれか一方で大
きな遅延時間を得るための遅延回路２０が接続された構
成となっている。この遅延回路２０には、図４（ａ）に
示すようにＭＯＳトランジスタＱ5 〜Ｑ10で構成された
２入力ＡＮＤ回路が使用されている。すなわち、２入力
ＡＮＤ回路の一方の入力端はＣＭＯＳ論理回路１０の出
力端に直接接続され、もう一方の入力端は遅延素子とし
ての高抵抗素子Ｒを介してＣＭＯＳ論理回路１０の出力
端に接続されて遅延回路２０を構成している。
【０００３】図４（ａ）に示した従来の半導体集積回路
は、論理動作としてはＣＭＯＳ論理回路１０の論理動作
と全く同じであり、この回路の場合は、２入力ＮＯＲ回
路として動作する。
は、論理動作としてはＣＭＯＳ論理回路１０の論理動作
と全く同じであり、この回路の場合は、２入力ＮＯＲ回
路として動作する。
【０００４】今、この回路で図４（ｂ）に示すように、
入力信号Ｄ3 およびＤ4 の両方が低レベルの時にいずれ
か一方の入力信号が低レベルから高レベルに変化する
と、ＣＭＯＳ論理回路１０の出力端６の電位が高レベル
から低レベルに変化する。そしてこの場合は、ＰＭＯＳ
トランジスタＱ5 ，Ｑ6 が導通し、ＮＭＯＳトランジス
タＱ7 がしゃ断されるので、ＭＯＳトランジスタＱ9 ，
Ｑ10の共通ゲートが高レベルになり、出力端子５の電位
はＭＯＳトランジスタＱ5 〜Ｑ10で構成されたＡＮＤ回
路の伝搬遅延時間で高レベルから低レベルに変化する。
入力信号Ｄ3 およびＤ4 の両方が低レベルの時にいずれ
か一方の入力信号が低レベルから高レベルに変化する
と、ＣＭＯＳ論理回路１０の出力端６の電位が高レベル
から低レベルに変化する。そしてこの場合は、ＰＭＯＳ
トランジスタＱ5 ，Ｑ6 が導通し、ＮＭＯＳトランジス
タＱ7 がしゃ断されるので、ＭＯＳトランジスタＱ9 ，
Ｑ10の共通ゲートが高レベルになり、出力端子５の電位
はＭＯＳトランジスタＱ5 〜Ｑ10で構成されたＡＮＤ回
路の伝搬遅延時間で高レベルから低レベルに変化する。
【０００５】一方、入力信号Ｄ3 およびＤ4 の一方が高
レベルで他方が低レベルの時に、高レベルの方の入力信
号が高レベルから低レベルに変化すると、ＣＭＯＳ論理
回路１０の出力端６の電位が低レベルから高レベルに変
化する。そしてこの場合、ＰＭＯＳトランジスタＱ5 ，
Ｑ6 がしゃ断されＮＭＯＳトランジスタＱ7 が導通す
る。ところがＮＭＯＳトランジスタＱ8 は遅延素子Ｒの
抵抗値ＲとＭＯＳトランジスタＱ6 ，Ｑ8 の共通ゲート
部に存在する容量Ｃ（図示せず）の積Ｒ・Ｃに比例した
時間だけ遅れて導通するので、ＭＯＳトランジスタ
Ｑ9 ，Ｑ10の共通ゲートが遅れて高レベルから低レベル
に変化する。従って、出力端子５の電位も、図４（ｂ）
に示すようにＲ・Ｃに比例した時間だけ遅れて低レベル
から高レベルに変化する。
レベルで他方が低レベルの時に、高レベルの方の入力信
号が高レベルから低レベルに変化すると、ＣＭＯＳ論理
回路１０の出力端６の電位が低レベルから高レベルに変
化する。そしてこの場合、ＰＭＯＳトランジスタＱ5 ，
Ｑ6 がしゃ断されＮＭＯＳトランジスタＱ7 が導通す
る。ところがＮＭＯＳトランジスタＱ8 は遅延素子Ｒの
抵抗値ＲとＭＯＳトランジスタＱ6 ，Ｑ8 の共通ゲート
部に存在する容量Ｃ（図示せず）の積Ｒ・Ｃに比例した
時間だけ遅れて導通するので、ＭＯＳトランジスタ
Ｑ9 ，Ｑ10の共通ゲートが遅れて高レベルから低レベル
に変化する。従って、出力端子５の電位も、図４（ｂ）
に示すようにＲ・Ｃに比例した時間だけ遅れて低レベル
から高レベルに変化する。
【０００６】すなわち、出力信号Ｄ5 が高レベルから低
レベルへ変化する場合の遅延時間はＭＯＳトランジスタ
Ｑ5 〜Ｑ10で構成されたＡＮＤ回路の遅延時間によって
決り、出力信号Ｄ5 が低レベルから高レベルへ変化する
場合は、このＡＮＤ回路の遅延時間とＲ・Ｃに比例する
遅延時間の和の遅延時間となる。
レベルへ変化する場合の遅延時間はＭＯＳトランジスタ
Ｑ5 〜Ｑ10で構成されたＡＮＤ回路の遅延時間によって
決り、出力信号Ｄ5 が低レベルから高レベルへ変化する
場合は、このＡＮＤ回路の遅延時間とＲ・Ｃに比例する
遅延時間の和の遅延時間となる。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路では、遅延回路２０を構成する素子としては抵抗Ｒ
の他に、少くともＭＯＳトランジスタ６個が必要であ
る。このため、このような遅延回路を多数必要とする半
導体集積回路においては、チップ内に搭載できる素子数
の制限から、必要とされる遅延回路を全て搭載すること
ができなかったり、或いは、他の論理回路の搭載数が制
限されるということが起る。
回路では、遅延回路２０を構成する素子としては抵抗Ｒ
の他に、少くともＭＯＳトランジスタ６個が必要であ
る。このため、このような遅延回路を多数必要とする半
導体集積回路においては、チップ内に搭載できる素子数
の制限から、必要とされる遅延回路を全て搭載すること
ができなかったり、或いは、他の論理回路の搭載数が制
限されるということが起る。
【０００８】又、たとえ必要とされる論理回路や遅延回
路を全て１チップ内に搭載することができたとしても、
チップサイズが大きくなり、コストアップになるという
欠点も有している。
路を全て１チップ内に搭載することができたとしても、
チップサイズが大きくなり、コストアップになるという
欠点も有している。
【０００９】本発明は上述のような従来の半導体集積回
路の問題点に鑑みてなされたものであって、出力信号の
立上り時または立下り時のいずれか一方において大きな
遅延時間を得ることのできる遅延回路をもったＣＭＯＳ
論理回路を少ない素子数で実現することを目的とする。
路の問題点に鑑みてなされたものであって、出力信号の
立上り時または立下り時のいずれか一方において大きな
遅延時間を得ることのできる遅延回路をもったＣＭＯＳ
論理回路を少ない素子数で実現することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、Ｐチャネル型ＭＯＳ電界効果トランジスタとＮチャ
ネル型ＭＯＳ電界効果トランジスタとで構成されたＣＭ
ＯＳ論理回路と、アノードとカソード間に抵抗が並列接
続されたショットキ・バリア・ダイオードとから成り、
前記ショットキ・バリア・ダイオードが、前記ＣＭＯＳ
論理回路の出力端に接続されていることを特徴としてい
る。
は、Ｐチャネル型ＭＯＳ電界効果トランジスタとＮチャ
ネル型ＭＯＳ電界効果トランジスタとで構成されたＣＭ
ＯＳ論理回路と、アノードとカソード間に抵抗が並列接
続されたショットキ・バリア・ダイオードとから成り、
前記ショットキ・バリア・ダイオードが、前記ＣＭＯＳ
論理回路の出力端に接続されていることを特徴としてい
る。
【００１１】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。図１（ａ）を参照すると、本実施例は、
ＭＯＳトランジスタＱ1 〜Ｑ4 で構成され信号入力端子
３，４への入力信号Ｄ3 ，Ｄ4 に対して２入力ＮＤＲ論
理動作をするＣＭＯＳ論理回路１０の出力端６に、アノ
ードとカソード間に抵抗Ｒが並列接続されたショットキ
・バリア・ダイオードＳＢＤのカソードを接続し、この
ショットキ・バリア・ダイオードＳＢＤのアノードを出
力端子５に接続した構成の半導体集積回路である。
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。図１（ａ）を参照すると、本実施例は、
ＭＯＳトランジスタＱ1 〜Ｑ4 で構成され信号入力端子
３，４への入力信号Ｄ3 ，Ｄ4 に対して２入力ＮＤＲ論
理動作をするＣＭＯＳ論理回路１０の出力端６に、アノ
ードとカソード間に抵抗Ｒが並列接続されたショットキ
・バリア・ダイオードＳＢＤのカソードを接続し、この
ショットキ・バリア・ダイオードＳＢＤのアノードを出
力端子５に接続した構成の半導体集積回路である。
【００１２】本実施例における論理動作は、ＭＯＳトラ
ンジスタＱ1 〜Ｑ4 で構成されたＣＭＯＳ論理回路１０
の論理動作と全く同じであり、この回路の場合は２入力
ＮＯＲ回路として動作する。今、この回路で、図１
（ｂ）に示すように、信号入力端子３に低レベルから高
レベルに変化する入力信号Ｄ3 を印加した場合には、Ｐ
ＭＯＳトランジスタＱ1 がしゃ断しＮＭＯＳトランジス
タＱ4 が導通するのでＮＭＯＳトランジスタＱ4 のドレ
イン電圧が低レベルに変化する。これによりショットキ
・バリア・ダイオードＳＢＤが導通し、出力端子５の電
位が低レベルに変化する。この場合、信号の伝搬遅延時
間は、出力端子５に接続される負荷容量（図示せず）の
値をＣ、ショットキ・バリア・ダイオードＳＢＤの導通
抵抗をＲD 、ＮＭＯＳトランジスタＱ4 の導通抵抗をＲ
Q4とすると、 Ｃ・｛ＲQ4＋Ｒ・ＲD ／（Ｒ＋ＲD ）｝ に比例して決まることになる。ここでＲをＲD より十分
大きくしておけば、 Ｃ・｛ＲQ4＋Ｒ・ＲD ／（Ｒ＋ＲD ）｝≒Ｃ・（ＲQ4＋ＲD ） となる。更にＲD をＲQ4より十分に小さくしておくこと
により、Ｃ・（ＲQ4＋ＲD ）≒Ｃ・ＲQ4となる。すなわ
ち、上記の抵抗値の設定により本実施例の回路の出力信
号Ｄ5 のレベル変化が高レベルの場合の伝搬遅延時間
は、ＭＯＳトランジスタＱ1 〜Ｑ4 で構成されたＣＭＯ
Ｓ論理回路１０の伝搬遅延時間と殆んど等しくなる。
ンジスタＱ1 〜Ｑ4 で構成されたＣＭＯＳ論理回路１０
の論理動作と全く同じであり、この回路の場合は２入力
ＮＯＲ回路として動作する。今、この回路で、図１
（ｂ）に示すように、信号入力端子３に低レベルから高
レベルに変化する入力信号Ｄ3 を印加した場合には、Ｐ
ＭＯＳトランジスタＱ1 がしゃ断しＮＭＯＳトランジス
タＱ4 が導通するのでＮＭＯＳトランジスタＱ4 のドレ
イン電圧が低レベルに変化する。これによりショットキ
・バリア・ダイオードＳＢＤが導通し、出力端子５の電
位が低レベルに変化する。この場合、信号の伝搬遅延時
間は、出力端子５に接続される負荷容量（図示せず）の
値をＣ、ショットキ・バリア・ダイオードＳＢＤの導通
抵抗をＲD 、ＮＭＯＳトランジスタＱ4 の導通抵抗をＲ
Q4とすると、 Ｃ・｛ＲQ4＋Ｒ・ＲD ／（Ｒ＋ＲD ）｝ に比例して決まることになる。ここでＲをＲD より十分
大きくしておけば、 Ｃ・｛ＲQ4＋Ｒ・ＲD ／（Ｒ＋ＲD ）｝≒Ｃ・（ＲQ4＋ＲD ） となる。更にＲD をＲQ4より十分に小さくしておくこと
により、Ｃ・（ＲQ4＋ＲD ）≒Ｃ・ＲQ4となる。すなわ
ち、上記の抵抗値の設定により本実施例の回路の出力信
号Ｄ5 のレベル変化が高レベルの場合の伝搬遅延時間
は、ＭＯＳトランジスタＱ1 〜Ｑ4 で構成されたＣＭＯ
Ｓ論理回路１０の伝搬遅延時間と殆んど等しくなる。
【００１３】次に、図１（ｂ）に示すように、信号入力
端子４に低レベルの入力信号Ｄ4 が印加され、ＰＭＯＳ
トランジスタＱ2 が導通しＮＭＯＳトランジスタＱ3 が
しゃ断している状態で、信号入力端子３に高レベルから
低レベルに変化する入力信号Ｄ3 を印加した場合には、
ＮＭＯＳトランジスタＱ4 がしゃ断しＰＭＯＳトランジ
スタＱ1 が導通するので、ＮＭＯＳトランジスタＱ4 の
ドレイン電圧が高レベルに変化する。これによりショッ
トキ・バリア・ダイオードＳＢＤがしゃ断し、出力端子
５に接続された負荷容量（図示せず）は、ＰＭＯＳトラ
ンジスタＱ1 ，Ｑ2 の導通抵抗ＲQ1，ＲQ2と抵抗Ｒとを
介して充電され、出力端子５の電位が高レベルに変化す
る。従ってこの場合の信号伝搬遅延時間は、Ｃ・（ＲQ1
＋ＲQ2＋Ｒ）に比例して決まることになる。ここで、Ｃ
・（ＲQ1＋ＲQ2）の部分はＭＯＳトランジスタＱ1 〜Ｑ
4 で構成されたＣＭＯＳ論理回路１０の伝搬遅延時間に
相当する部分であり、この伝搬遅延時間に遅延素子とし
ての抵抗Ｒによる遅延時間Ｃ・Ｒが加わって全体の遅延
時間になる。ここで、ＲをＲQ1およびＲQ2より十分大き
く設定しておけば全体の遅延時間は抵抗Ｒによる遅延時
間と殆んど等しくなる。
端子４に低レベルの入力信号Ｄ4 が印加され、ＰＭＯＳ
トランジスタＱ2 が導通しＮＭＯＳトランジスタＱ3 が
しゃ断している状態で、信号入力端子３に高レベルから
低レベルに変化する入力信号Ｄ3 を印加した場合には、
ＮＭＯＳトランジスタＱ4 がしゃ断しＰＭＯＳトランジ
スタＱ1 が導通するので、ＮＭＯＳトランジスタＱ4 の
ドレイン電圧が高レベルに変化する。これによりショッ
トキ・バリア・ダイオードＳＢＤがしゃ断し、出力端子
５に接続された負荷容量（図示せず）は、ＰＭＯＳトラ
ンジスタＱ1 ，Ｑ2 の導通抵抗ＲQ1，ＲQ2と抵抗Ｒとを
介して充電され、出力端子５の電位が高レベルに変化す
る。従ってこの場合の信号伝搬遅延時間は、Ｃ・（ＲQ1
＋ＲQ2＋Ｒ）に比例して決まることになる。ここで、Ｃ
・（ＲQ1＋ＲQ2）の部分はＭＯＳトランジスタＱ1 〜Ｑ
4 で構成されたＣＭＯＳ論理回路１０の伝搬遅延時間に
相当する部分であり、この伝搬遅延時間に遅延素子とし
ての抵抗Ｒによる遅延時間Ｃ・Ｒが加わって全体の遅延
時間になる。ここで、ＲをＲQ1およびＲQ2より十分大き
く設定しておけば全体の遅延時間は抵抗Ｒによる遅延時
間と殆んど等しくなる。
【００１４】本実施例における入力信号波形と出力信号
波形との関係は、図１（ｂ）に示す通りである。図１
（ｂ）を参照すると、この回路では、出力信号Ｄ5 が高
レベルから低レベルに変化する場合の伝搬遅延時間は、
ＭＯＳトランジスタＱ1 〜Ｑ4で構成されたＣＭＯＳ論
理回路１０の伝搬遅延時間と殆んど等しい。一方、出力
信号Ｄ5 が低レベルから高レベルにへ化する場合の伝搬
遅延時間は、ＣＭＯＳ論理回路１０の遅延時間と遅延素
子としての抵抗Ｒでの遅延時間の和となり、出力の立上
り時のみ伝搬遅延時間を大きくすることができることが
分る。
波形との関係は、図１（ｂ）に示す通りである。図１
（ｂ）を参照すると、この回路では、出力信号Ｄ5 が高
レベルから低レベルに変化する場合の伝搬遅延時間は、
ＭＯＳトランジスタＱ1 〜Ｑ4で構成されたＣＭＯＳ論
理回路１０の伝搬遅延時間と殆んど等しい。一方、出力
信号Ｄ5 が低レベルから高レベルにへ化する場合の伝搬
遅延時間は、ＣＭＯＳ論理回路１０の遅延時間と遅延素
子としての抵抗Ｒでの遅延時間の和となり、出力の立上
り時のみ伝搬遅延時間を大きくすることができることが
分る。
【００１５】次に本発明の第２の実施例について述べ
る。図２（ａ）は本発明の第２の実施例の回路図であ
る。図２（ａ）を参照すると、本実施例と第１の実施例
との違いは、ショットキ・バリア・ダイオードＳＢＤの
接続が逆にされている点である。アノードがＣＭＯＳ論
理回路１０の出力端６に接続され、カソードが出力端子
５に接続されている。この構成にすることにより、図２
（ｂ）に示すように、出力信号Ｄ5 の立上り時の伝搬遅
延ＣＭＯＳ論理回路１０の伝搬遅延時間と殆んど等しく
なるようにし、一方、出力信号Ｄ5 が立下がる時の伝搬
遅延時間を、ＣＭＯＳ論理回路１０の遅延時間と抵抗Ｒ
での遅延時間の和となるようにして、出力信号Ｄ5 の立
下り時のみ伝搬遅延時間を大きくする半導体集積回路を
得ることができる。
る。図２（ａ）は本発明の第２の実施例の回路図であ
る。図２（ａ）を参照すると、本実施例と第１の実施例
との違いは、ショットキ・バリア・ダイオードＳＢＤの
接続が逆にされている点である。アノードがＣＭＯＳ論
理回路１０の出力端６に接続され、カソードが出力端子
５に接続されている。この構成にすることにより、図２
（ｂ）に示すように、出力信号Ｄ5 の立上り時の伝搬遅
延ＣＭＯＳ論理回路１０の伝搬遅延時間と殆んど等しく
なるようにし、一方、出力信号Ｄ5 が立下がる時の伝搬
遅延時間を、ＣＭＯＳ論理回路１０の遅延時間と抵抗Ｒ
での遅延時間の和となるようにして、出力信号Ｄ5 の立
下り時のみ伝搬遅延時間を大きくする半導体集積回路を
得ることができる。
【００１６】更に本発明の第３の実施例について説明す
る。図３（ａ）は本発明の第３の実施例の回路図であ
る。図３（ａ）を参照すると本実施例と第１の実施例と
の違いは、本実施例では、ＭＯＳトランジスタＱ1 〜Ｑ
4 で構成されるＣＭＯＳ論理回路１０がＮＡＮＤ回路に
なっており、全体の論理動作がＮＡＮＤ論理動作をする
点である。
る。図３（ａ）は本発明の第３の実施例の回路図であ
る。図３（ａ）を参照すると本実施例と第１の実施例と
の違いは、本実施例では、ＭＯＳトランジスタＱ1 〜Ｑ
4 で構成されるＣＭＯＳ論理回路１０がＮＡＮＤ回路に
なっており、全体の論理動作がＮＡＮＤ論理動作をする
点である。
【００１７】図３（ｂ）は、本実施例の動作波形図であ
る。図３（ｂ）を参照すると本実施例では、出力信号Ｄ
5 は２つの入力信号Ｄ3 およびＤ4 のＮＡＮＤ信号にな
っている。そして、出力信号Ｄ5 は低レベルから高レベ
ルに立ち上る時の遅延時間が大きくなっている。このよ
うにＣＭＯＳ論理回路１０の論理動作がどのようなもの
であっても、本発明の半導体集積回路における遅延回路
は同じように動作し、その作用・効果は損なわれるもの
ではない。
る。図３（ｂ）を参照すると本実施例では、出力信号Ｄ
5 は２つの入力信号Ｄ3 およびＤ4 のＮＡＮＤ信号にな
っている。そして、出力信号Ｄ5 は低レベルから高レベ
ルに立ち上る時の遅延時間が大きくなっている。このよ
うにＣＭＯＳ論理回路１０の論理動作がどのようなもの
であっても、本発明の半導体集積回路における遅延回路
は同じように動作し、その作用・効果は損なわれるもの
ではない。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、ＣＭＯＳ論理回路の出力端に、アノードとカ
ソード間に抵抗が並列接続されたショットキ・バリア・
ダイオードが接続された構成となっている。
積回路は、ＣＭＯＳ論理回路の出力端に、アノードとカ
ソード間に抵抗が並列接続されたショットキ・バリア・
ダイオードが接続された構成となっている。
【００１９】これにより本発明によれば、出力信号の立
上り時あるいは立下り時の伝搬遅延時間を大幅に大きく
する回路を実現することができ、従来のこの種の回路に
比べて使用素子数を大幅に削減することが可能である。
上り時あるいは立下り時の伝搬遅延時間を大幅に大きく
する回路を実現することができ、従来のこの種の回路に
比べて使用素子数を大幅に削減することが可能である。
【図１】分図（ａ）は、本発明の第１の実施例を回路図
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
【図２】分図（ａ）は、本発明の第２の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
【図３】分図（ａ）は、本発明の第３の実施例の回路図
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
である。分図（ｂ）は、分図（ａ）に示す回路の各信号
の動作波形を示す図である。
【図４】分図（ａ）は、従来の半導体集積回路の一例の
回路図である。分図（ｂ）は、分図（ａ）に示す回路の
各信号の動作波形を示す図である。
回路図である。分図（ｂ）は、分図（ａ）に示す回路の
各信号の動作波形を示す図である。
３，４ 信号入力端子 ５ 出力端子 ６ 出力端 １０ ＣＭＯＳ論理回路 ２０ 遅延回路
Claims (1)
- 【請求項１】 Ｐチャネル型ＭＯＳ電界効果トランジス
タとＮチャネル型ＭＯＳ電界効果トランジスタとで構成
されたＣＭＯＳ論理回路と、アノードとカソード間に抵
抗が並列接続されたショットキ・バリア・ダイオードと
から成り、 前記ショットキ・バリア・ダイオードが、前記ＣＭＯＳ
論理回路の出力端に接続されていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295361A JPH05243927A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295361A JPH05243927A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243927A true JPH05243927A (ja) | 1993-09-21 |
Family
ID=17819629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295361A Pending JPH05243927A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
-
1991
- 1991-11-12 JP JP3295361A patent/JPH05243927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |