JPH0832441A - 論理回路及びこの回路を用いたデコーダ装置 - Google Patents

Abstract

(57)【要約】 【目的】２個の２入力ＮＡＮＤゲートを１個のゲートで
実現する。 【構成】ＮＭＯＳ１２２とＰＭＯＳ１１２の直列回路
と、ＮＭＯＳ１２１とＰＭＯＳ１１１の直列回路とを並
列接続した一方の接続点ａと、端子１０９との間にＮＭ
ＯＳ１２３を接続し、各直列回路内の接続点ｃ，ｄ間に
ＰＭＯＳ１１３を接続し、ＮＭＯＳ１２１とＰＭＯＳ１
１１の制御電極を端子１００に接続し、ＮＭＯＳ１２２
とＰＭＯＳ１１２の制御電極を端子１０１に接続し、Ｎ
ＭＯＳ１２３とＰＭＯＳ１１３の制御電極を端子１０２
に接続する。端子１０６は接続点ｃに、端子１０７は接
続点ｄに接続する。端子１０８に高電位、端子１０９に
低電位を印加し、信号Ａ０を端子１０１に、Ａ０の論理
否定信号ＮＡ０を端子１００に、信号Ａ１を端子１０２
に入力すると、Ａ１とＡ０の２入力ＮＡＮＤ出力Ｓ０が
端子１０６に、Ａ１とＮＡ０の２入力ＮＡＮＤ出力Ｓ１
が端子１０７に現れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路及びこの回路を
用いたデコーダ装置に係り、特にＶＬＳＩチップに形成
されたメモリ、レジスタファイルのような半導体情報処
理装置に用いることができ、チップの占有面積低減に好
適な論理回路及びこの回路を用いたデコーダ装置に関す
る。

【０００２】

【従来の技術】従来のデコーダ回路としては、例えば、
「ディジタル・システムの設計（ＣＱ出版社、１９９
０、ｐ３１６）」に記載されるようなインバータおよび
否定論理積（以下、ＮＡＮＤと略す。）回路を用いて構
成されるものが知られている。この従来例により、４ビ
ット−１６ビット・デコーダ回路を構成した場合の回路
図を図１４に示す。図１４において、入力信号Ａ０とＮ
Ａ０、Ａ１とＮＡ１、Ａ２とＮＡ２、Ａ３とＮＡ３はそ
れぞれ論理否定の関係にある。図１４に示した回路は、
入力信号Ａ０−Ａ３をデコードして出力信号Ｓ０−Ｓ１
５を出力する。この回路動作を以下に示す。

【０００３】入力信号（Ａ３，Ａ２，Ａ１，Ａ０）が、
（１，１，１，１）のとき出力信号Ｓ０が“０”その他
は“１”、（１，１，１，０）のとき出力信号Ｓ１が
“０”その他は“１”、（１，１，０，１）のとき出力
信号Ｓ２が“０”その他は“１”、（１，１，０，０）
のとき出力信号Ｓ３が“０”その他は“１”、（１，
０，１，１）のとき出力信号Ｓ４が“０”その他は
“１”、（１，０，１，０）のとき出力信号Ｓ５が
“０”その他は“１”、（１，０，０，１）のとき出力
信号Ｓ６が“０”その他は“１”、（１，０，０，０）
のとき出力信号Ｓ７が“０”その他は“１”、（０，
１，１，１）のとき出力信号Ｓ８が“０”その他は
“１”、（０，１，１，０）のとき出力信号Ｓ９が
“０”その他は“１”、（０，１，０，１）のとき出力
信号Ｓ１０が“０”その他は“１”、（０，１，０，
０）のとき出力信号Ｓ１１が“０”その他は“１”、
（０，０，１，１）のとき出力信号Ｓ１２が“０”その
他は“１”、（０，０，１，０）のとき出力信号Ｓ１３
が“０”その他は“１”、（０，０，０，１）のとき出
力信号Ｓ１４が“０”その他は“１”、（０，０，０，
０）のとき出力信号Ｓ１５が“０”その他は“１”、と
なる。

【０００４】図１４に示した各ＮＡＮＤ回路の具体的構
成例としては、例えば図１３に示すように、４個の並列
接続したｐチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと称する。）と４個の直列接続したｎ
チャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタと称する。）から構成されるＮＡＮＤ回路を使用
することができる。論理値と電圧とは、“０”が低い電
位に相当するＶＳＳ、“１”が高い電位に相当するＶＤ
Ｄに各々対応するものとすると、図１３の回路動作は、
以下の通りである。入力信号Ａ３，Ａ２，Ａ１，Ａ０が
全て“１”のとき、ＰＭＯＳトランジスタは全てオフ状
態となると共に、ＮＭＯＳトランジスタが全てオン状態
となるので、出力信号Ｓ０は“０”になる。一方、入力
信号Ａ３，Ａ２，Ａ１，Ａ０のいずれか一つでも“０”
であれば、入力信号“０”が加えられるＮＭＯＳトラン
ジスタはオフ状態となり、同時に入力信号“０”が加え
られるＰＭＯＳトランジスタがオン状態となるので、出
力信号Ｓ０は“１”になる。すなわち、４入力のＮＡＮ
Ｄゲート動作をする。

【０００５】

【発明が解決しようとする課題】最近のＶＬＳＩチップ
に形成されたメモリ、レジスタファイルではメモリセル
の縮小化もさることながら、ＶＬＳＩチップに形成され
るメモリ容量やレジスタ数の増加と共に、アドレス選択
やレジスタ選択のためのデコーダ回路の占有面積も増大
して１０数％にもおよぶため、デコーダ回路の面積削減
が重要な課題となってきている。ＶＬＳＩチップにおい
てチップ面積の削減は、ＶＬＳＩチップの価格の低減に
つながるため、ＶＬＳＩチップの高集積化と共に増大す
るデコーダ回路の面積削減は非常に重要である。

【０００６】しかしながら、図１３，図１４に示したよ
うな従来のデコーダ回路構成は面積削減については十分
な配慮がなされておらず、その結果、ＶＬＳＩチップに
形成されるメモリ容量やレジスタ数が増加すると共に、
デコーダ回路の面積が非常に大きくなってしまうという
問題点があった。さらに、デコーダ回路の面積が大きい
ことによって、ＶＬＳＩチップ全体の面積が大きくな
り、ＶＬＳＩチップの価格が高くなるという問題点があ
った。

【０００７】そこで、本発明の目的は、少ない使用トラ
ンジスタ数で構成できる論理回路と、この論理回路を用
いて面積の小さなデコーダ回路とを提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る論理回路は、第１導電型の第１スイッ
チング素子すなわち図２の場合で言えばＮＭＯＳトラン
ジスタ１２２と第２導電型の第２スイッチング素子であ
るＰＭＯＳトランジスタ１１２とが直列接続された第１
直列回路と、第１導電型の第３スイッチング素子である
ＮＭＯＳトランジスタ１２１と第２導電型の第４スイッ
チング素子であるＰＭＯＳトランジスタ１１１とが直列
接続された第２直列回路と、第１直列回路に並列接続さ
れた第２直列回路の一方の接続点ａと、第１所定電位Ｖ
ＳＳが印加される第１電源電圧端子１０９との間に設け
られた、ｍ個の直列接続された第１導電型のスイッチン
グ素子すなわち図２の場合では２個のＮＭＯＳトランジ
スタ１２３，１２４から成るｍ個の制御電極を有する第
１スイッチング回路と、第１スイッチング素子と第２ス
イッチング素子の接続点ｃと、第３スイッチング素子と
第４スイッチング素子の接続点ｄとの間に設けられた、
ｍ個の並列接続された第２導電型のスイッチング素子す
なわちＰＭＯＳトランジスタ１１３，１１４から成るｍ
個の制御電極を有する第２スイッチング回路と、第１直
列回路に並列接続された第２直列回路の他方の接続点ｂ
に接続された第２所定電位ＶＤＤが印加される第２電源
電圧端子１０８と、第１スイッチング素子と第２スイッ
チング素子の各制御電極に接続された第１入力端子１０
１と、第３スイッチング素子と第４スイッチング素子の
各制御電極に接続された第２入力端子１００と、第１ス
イッチング素子と第２スイッチング素子との接続点ｃに
接続された第１出力端子１０６と、第３スイッチング素
子と第４スイッチング素子との接続点ｄに接続された第
２出力端子１０７と、前記第１スイッチング回路の各制
御電極と第２スイッチング回路の各制御電極とをそれぞ
れ接続したｍ個の入力端子１０２，１０３とから構成さ
れ、第１入力信号Ａ０を前記第１入力端子１０１に印加
し、前記第１入力信号と論理否定の関係にある第２入力
信号ＮＡ０を前記第２入力端子１００に印加することに
より、前記ｍ個の入力端子１０２，１０３に入力される
各入力信号Ａ１，Ａ２と第１入力信号Ａ０とのｍ＋１個
の入力信号の論理演算結果Ｓ０が前記第１出力端子１０
６に出力され、前記ｍ個の入力端子に入力される各入力
信号Ａ１，Ａ２と第２入力信号ＮＡ０とのｍ＋１個の論
理演算結果Ｓ１が前記第２出力端子１０７に出力される
ことを特徴とする。

【０００９】上記論理回路において、第１入力端子は第
２スイッチング素子の制御端子にだけ接続し、第２入力
端子は第４スイッチング素子の制御端子にだけ接続し、
第１出力端子は第１スイッチング素子と第２スイッチン
グ素子との接続点ｃに接続すると共に第３スイッチング
素子の制御電極に接続し、第２出力端子は第３スイッチ
ング素子と第４スイッチング素子との接続点ｄに接続す
ると共に第１スイッチング素子の制御電極に接続するよ
うに構成してもよい。

【００１０】また、前記第１導電型をｎチャネル型と
し、前記第２導電型をｐチャネル型とし、前記スイッチ
ング素子を電界効果型トランジスタとし、前記第１所定
電位を低電位とし、かつ、前記第２所定電位を高電位と
なるように構成することができる。

【００１１】或いは、前記第１導電型をｐチャネル型と
し、前記第２導電型をｎチャネル型とし、前記スイッチ
ング素子を電界効果型トランジスタとし、前記第１所定
電位を高電位とし、かつ、前記第２所定電位を低電位と
するように構成することもできる。

【００１２】そして、上記いずれかの論理回路の少なく
とも一つを用いてデコーダ装置を構成すれば好適であ
る。

【００１３】

【作用】本発明に係る論理回路、すなわちｍ個の入力
と、互いに論理否定の関係にある２個の入力との合計ｍ
＋２個の入力及び２個の出力を有するように構成した１
個の論理ゲートによれば、第１導電型のスイッチング素
子をＮＭＯＳトランジスタ、第２導電型のスイッチング
素子をＰＭＯＳトランジスタとし、かつ、第１所定電位
を低電位及び第２所定電位を高電位とすることにより、
ｍ＋１個の入力を有するＮＡＮＤゲート２個分として動
作し、或いは第１導電型のスイッチング素子をＰＭＯＳ
トランジスタ、第２導電型のスイッチング素子をＮＭＯ
Ｓトランジスタとし、かつ、第１所定電位を高電位及び
第２所定電位を低電位とすることにより、ｍ＋１個の入
力を有する否定論理和（以下、ＮＯＲと略す。）ゲート
２個分の動作をすることができる。

【００１４】また、上記論理回路を用いてデコーダ装置
を構成すれば、デコーダのチップ上に占める面積を約半
分にすることができる。

【００１５】

【実施例】以下、本発明に係る論理回路及びこの回路を
用いたデコーダ装置の実施例について、図面を用いて詳
細に説明する。

【００１６】＜実施例１＞図１は、本発明に係る論理回
路の一実施例を示す回路図であり、３入力２出力のＮＡ
ＮＤゲートである。図１において、参照符号１２２はＮ
ＭＯＳトランジスタ、１１２はＰＭＯＳトランジスタを
示し、両トランジスタ１２２，１１２は直列接続されて
第１直列回路を構成する。両トランジスタの各制御電極
は、入力端子１０１に接続される。同様にＮＭＯＳトラ
ンジスタ１２１とＰＭＯＳトランジスタ１１１も直列接
続されて第２直列回路を構成し、両トランジスタ１２
１，１１１の各制御電極は入力端子１００に接続され
る。この第１直列回路と第２直列回路は並列接続され、
一方の接続点ａと、低電位ＶＳＳが印加される電源電圧
端子１０９との間に、第１スイッチング回路を構成する
ＮＭＯＳトランジスタ１２３を接続する。また、ＮＭＯ
Ｓトランジスタ１２２とＰＭＯＳトランジスタ１１２の
接続点ｃと、ＮＭＯＳトランジスタ１２１とＰＭＯＳト
ランジスタ１１１の接続点ｄとの間に、第２スイッチン
グ回路を構成するＰＭＯＳトランジスタ１１３を接続す
る。さらに、第１直列回路と第２直列回路の他方の接続
点ｂには、高電位ＶＤＤが印加される電源電圧端子１０
８を設ける。そして、第１スイッチング回路を構成する
ＮＭＯＳトランジスタ１２３の制御電極と、第２スイッ
チング回路を構成するＰＭＯＳトランジスタ１１３の制
御電極とを入力端子１０２に接続する。また、接続点ｃ
を第１出力端子１０６に接続し、接続点ｄを第２出力端
子１０７に接続する。なお、第１スイッチング回路及び
第２スイッチング回路をそれぞれ構成するＭＯＳトラン
ジスタ数は同数であり、それぞれのＭＯＳトランジスタ
数をｍとすれば、本実施例はｍ＝１の場合である。

【００１７】次に、このように構成される論理回路の動
作を説明する。なお、論理値“０”は低い電位に相当す
るＶＳＳに対応し、論理値“１”は高い電位に相当する
ＶＤＤに対応するものとする。電源電圧端子１０８には
高電位ＶＤＤを印加し、電源電圧端子１０９には低電位
ＶＳを印加する。入力信号として、Ａ０，Ａ１、及びＡ
０の論理否定であるＮＡ０を用い、入力信号Ａ０を入力
端子１０１に入力し、入力信号Ａ１を入力端子１０２に
入力し、入力信号ＮＡ０を入力端子１００に入力する。
出力信号として、出力端子１０６からＳ０が出力され、
出力端子１０７からＳ１が出力される。ここで、出力信
号Ｓ０は、入力信号（Ａ１，Ａ０）が（“１”，
“１”）のときに“０”であり、その他の入力信号の組
合せでは“１”を出力する。また、出力信号Ｓ１は、入
力信号（Ａ１，Ａ０）が（“１”，“０”）のとき、す
なわち入力信号（Ａ１，ＮＡ０）が（“１”，“１”）
のときに“０”であり、その他の入力信号の組合せでは
“１”を出力する。従って、一方の出力端子１０６には
入力信号（Ａ１，Ａ０）のＮＡＮＤ出力が現われ、他方
の出力端子１０７には（Ａ１，ＮＡ０）のＮＡＮＤ出力
が現われ、２個の２入力ＮＡＮＤゲートの動作を１個の
ゲートで実現している。

【００１８】更に、この回路動作の詳細を説明する。ま
ず、入力信号（Ａ１，Ａ０）が（“０”，“０”）、入
力信号ＮＡ０が“１”のとき、ＰＭＯＳトランジスタ１
１２が導通して、ＮＭＯＳトランジスタ１２２は導通し
ないため、出力端子１０６に現われる出力信号Ｓ０は
“１”になる。またこの時、ＰＭＯＳトランジスタ１１
１は導通しないがＰＭＯＳトランジスタ１１２，１１３
が導通し、ＮＭＯＳトランジスタ１２１が導通してもＮ
ＭＯＳトランジスタ１２３が導通しないので、出力端子
１０７に現われる出力信号Ｓ１は“１”になる。

【００１９】入力信号（Ａ１，Ａ０）が（“０”，
“１”）、入力信号ＮＡ０が“０”のとき、ＰＭＯＳト
ランジスタ１１２が導通しなくともＰＭＯＳトランジス
タ１１１，１１３が導通し、ＮＭＯＳトランジスタ１２
２が導通してもＮＭＯＳトランジスタ１２３が導通しな
いため、出力信号Ｓ０は“１”になる。またこの時、Ｐ
ＭＯＳトランジスタ１１１が導通して、ＮＭＯＳトラン
ジスタ１２１が導通しないため、出力信号Ｓ１は“１”
になる。

【００２０】入力信号（Ａ１，Ａ０）が（“１”，
“０”）、入力信号ＮＡ０が“１”のとき、ＰＭＯＳト
ランジスタ１１２が導通して、ＮＭＯＳトランジスタ１
２２が導通しないため、出力信号Ｓ０は“１”になる。
またこの時、ＰＭＯＳトランジスタ１１１，１１３が導
通せず、ＮＭＯＳトランジスタ１２１，１２３が導通す
るため、出力信号Ｓは“０”になる。

【００２１】入力信号（Ａ１，Ａ０）が（“１”，
“１”）、入力信号ＮＡ０が“０”のとき、ＰＭＯＳト
ランジスタ１１２，１１３が導通せず、ＮＭＯＳトラン
ジスタ１２２，１２３が導通するため、出力信号Ｓ０は
“０”になる。またこの時、ＰＭＯＳトランジスタ１１
１が導通して、ＮＭＯＳトランジスタ１２１が導通しな
いため、出力信号Ｓ１は“１”になる。

【００２２】従って、入力信号Ａ１と入力信号Ａ０との
否定論理積の論理演算結果が出力端子１０６に出力信号
Ｓ０として現われ、入力信号Ａ１と入力信号ＮＡ０との
否定論理積の論理演算結果が出力端子１０７に出力信号
Ｓ１として現われ、２個の２入力ＮＡＮＤ回路の動作を
本発明の１個の論理回路で実現できている。

【００２３】＜実施例２＞図２は、本発明に係る論理回
路の別の実施例を示す回路図であり、４入力２出力のＮ
ＡＮＤゲートである。なお、図２において、図１に示し
た実施例１と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝２の場合である。２個のＮ
ＭＯＳトランジスタ１２３，１２４を直列接続した第１
スイッチング回路と、２個のＰＭＯＳトランジスタ１１
３，１１４を並列接続した第２スイッチング回路とから
構成され、新たに入力信号Ａ２が入力される入力端子１
０３を追加し、ＮＭＯＳトランジスタ１２４の制御電極
とＰＭＯＳトランジスタ１１４の制御電極とを入力端子
１０３に接続している点が実施例１と相違する。

【００２４】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２、
及びＡ０の論理否定であるＮＡ０を用い、入力信号Ａ０
を入力端子１０１に入力し、入力信号Ａ１を入力端子１
０２に入力し、入力信号Ａ２を入力端子１０３に入力
し、そして入力信号ＮＡ０を入力端子１００に入力す
る。出力信号として、出力端子１０６からＳ０が出力さ
れ、出力端子１０７からＳ１が出力される。ここで、出
力信号Ｓ０は、入力信号（Ａ２，Ａ１，Ａ０）が
（“１”，“１”，“１”）のときに“０”であり、そ
の他の入力信号の組合せでは“１”を出力する。また、
出力信号Ｓ１は、入力信号（Ａ２，Ａ１，Ａ０）が
（“１”，“１”，“０”）のとき、すなわち入力信号
（Ａ２，Ａ１，ＮＡ０）が（“１”，“１”，“１”）
のときに“０”であり、その他の入力信号の組合せでは
“１”を出力する。従って、一方の出力端子１０６には
入力信号（Ａ２，Ａ１，Ａ０）のＮＡＮＤ出力が現わ
れ、他方の出力端子１０７には（Ａ２，Ａ１，ＮＡ０）
のＮＡＮＤ出力が現われ、２個の３入力ＮＡＮＤゲート
の動作を１個のゲートで実現している。

【００２５】本実施例の更に詳細な回路動作は、入力信
号Ａ２が増加した分の信号の組合せが増加するけれど
も、図１に示した実施例１の論理回路で説明した詳細な
動作と基本的には同様の動作であり、各トランジスタの
導通、非導通を追って行けばよいので、詳細な動作説明
は省略する。

【００２６】＜実施例３＞図３は、本発明に係る論理回
路の更に別の実施例を示す回路図であり、５入力２出力
のＮＡＮＤゲートである。なお、図３において、図１に
示した実施例１と同一の構成部分については、説明の便
宜上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝３の場合である。３個のＮ
ＭＯＳトランジスタ１２３，１２４，１２５を直列接続
した第１スイッチング回路と、３個のＰＭＯＳトランジ
スタ１１３，１１４，１１５を並列接続した第２スイッ
チング回路とから構成され、新たに入力信号Ａ２が入力
される入力端子１０３と、入力信号Ａ３が入力される入
力端子１０４を追加し、ＮＭＯＳトランジスタ１２４の
制御電極とＰＭＯＳトランジスタ１１４の制御電極とを
入力端子１０３に接続し、ＮＭＯＳトランジスタ１２５
の制御電極とＰＭＯＳトランジスタ１１５の制御電極と
を入力端子１０４に接続している点が実施例１と相違す
る。

【００２７】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２，
Ａ３、及びＡ０の論理否定であるＮＡ０を用い、入力信
号Ａ０を入力端子１０１に入力し、入力信号Ａ１を入力
端子１０２に入力し、入力信号Ａ２を入力端子１０３に
入力し、入力信号Ａ３を入力端子１０４に入力し、そし
て入力信号ＮＡ０を入力端子１００に入力する。出力信
号として、出力端子１０６からＳ０が出力され、出力端
子１０７からＳ１が出力される。ここで、出力信号Ｓ０
は、入力信号（Ａ３，Ａ２，Ａ１，Ａ０）が（“１”，
“１”，“１”，“１”）のときに“０”であり、その
他の入力信号の組合せでは“１”を出力する。また、出
力信号Ｓ１は、入力信号（Ａ３，Ａ２，Ａ１，Ａ０）が
（“１”，“１”，“１”，“０”）のとき、すなわち
入力信号（Ａ３，Ａ２，Ａ１，ＮＡ０）が（“１”，
“１”，“１”，“１”）のときに“０”であり、その
他の入力信号の組合せでは“１”を出力する。従って、
一方の出力端子１０６には入力信号（Ａ３，Ａ２，Ａ
１，Ａ０）のＮＡＮＤ出力が現われ、他方の出力端子１
０７には（Ａ３，Ａ２，Ａ１，ＮＡ０）のＮＡＮＤ出力
が現われ、２個の４入力ＮＡＮＤゲートの動作を１個の
ゲートで実現している。

【００２８】従来例の図１３に示した４入力ＮＡＮＤゲ
ートを２個用いた場合には、ＭＯＳトランジスタ１６個
必要となるのに対して、本実施例の５入力２出力のＮＡ
ＮＤゲートは同じ機能を１０個のＭＯＳトランジスタで
構成することができ、チップ占有面積を小さくすること
ができる。

【００２９】なお、本実施例の更に詳細な回路動作は、
入力信号Ａ２，Ａ３が増加した分の信号の組合せが増加
するけれども、図１に示した実施例１の論理回路で説明
した詳細な動作と基本的には同様の動作であり、各トラ
ンジスタの導通、非導通を追って行けばよいので、詳細
な動作説明は省略する。

【００３０】＜実施例４＞図４は、本発明に係る論理回
路のまた別の実施例を示す回路図であり、６入力２出力
のＮＡＮＤゲートである。なお、図４において、図１に
示した実施例１と同一の構成部分については、説明の便
宜上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝４の場合である。４個のＮ
ＭＯＳトランジスタ１２３，１２４，１２５，１２６を
直列接続した第１スイッチング回路と、４個のＰＭＯＳ
トランジスタ１１３，１１４，１１５，１１６を並列接
続した第２スイッチング回路とから構成され、新たに入
力信号Ａ２が入力される入力端子１０３と、入力信号Ａ
３が入力される入力端子１０４と、入力信号Ａ４が入力
される入力端子１０５を追加し、ＮＭＯＳトランジスタ
１２４の制御電極とＰＭＯＳトランジスタ１１４の制御
電極とを入力端子１０３に接続し、ＮＭＯＳトランジス
タ１２５の制御電極とＰＭＯＳトランジスタ１１５の制
御電極とを入力端子１０４に接続し、ＮＭＯＳトランジ
スタ１２６の制御電極とＰＭＯＳトランジスタ１１６の
制御電極とを入力端子１０５に接続している点が実施例
１と相違する。

【００３１】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２，
Ａ３，Ａ４、及びＡ０の論理否定であるＮＡ０を用い、
入力信号Ａ０を入力端子１０１に入力し、入力信号Ａ１
を入力端子１０２に入力し、入力信号Ａ２を入力端子１
０３に入力し、入力信号Ａ３を入力端子１０４に入力
し、入力信号Ａ４を入力端子１０５に入力し、そして入
力信号ＮＡ０を入力端子１００に入力する。出力信号と
して、出力端子１０６からＳ０が出力され、出力端子１
０７からＳ１が出力される。ここで、出力信号Ｓ０は、
入力信号（Ａ４，Ａ３，Ａ２，Ａ１，Ａ０）が
（“１”，“１”，“１”，“１”，“１”）のときに
“０”であり、その他の入力信号の組合せでは“１”を
出力する。また、出力信号Ｓ１は、入力信号（Ａ４，Ａ
３，Ａ２，Ａ１，Ａ０）が（“１”，“１”，“１”，
“１”，“０”）のとき、すなわち入力信号（Ａ４，Ａ
３，Ａ２，Ａ１，ＮＡ０）が（“１”，“１”，
“１”，“１”，“１”）のときに“０”であり、その
他の入力信号の組合せでは“１”を出力する。従って、
一方の出力端子１０６には入力信号（Ａ４，Ａ３，Ａ
２，Ａ１，Ａ０）のＮＡＮＤ出力が現われ、他方の出力
端子１０７には（Ａ４，Ａ３，Ａ２，Ａ１，ＮＡ０）の
ＮＡＮＤ出力が現われ、２個の５入力ＮＡＮＤゲートの
動作を１個のゲートで実現している。

【００３２】本実施例の更に詳細な回路動作は、入力信
号Ａ２，Ａ３，Ａ４が増加した分の信号の組合せが増加
するけれども、図１に示した実施例１の論理回路で説明
した詳細な動作と基本的には同様の動作であり、各トラ
ンジスタの導通、非導通を追って行けばよいので、詳細
な動作説明は省略する。

【００３３】以上のように、第１及び第２スイッチング
回路を構成するトランジスタ数ｍを増加して、更に多入
力のＮＡＮＤゲートを実現できるけれども、電源電圧と
動作速度を考慮すると、実用的には、５Ｖ電源の場合で
ｍは６程度、３Ｖ電源の場合でｍは４程度が上限であ
る。これ以上トランジスタ数を増加して多入力のＮＡＮ
Ｄを構成しても、スイッチング回路内の直列接続したト
ランジスタのオン・オフ速度が直列抵抗の影響により遅
くなるため、実用的でなくなるからである。

【００３４】＜実施例５＞上記実施例１〜４では本発明
に係る論理回路をＮＡＮＤゲートに適用した場合につい
て説明したが、本実施例ではＮＯＲゲートに適用した場
合について説明する。図５は、本発明に係る論理回路の
更に別の実施例を示す回路図であり、３入力２出力のＮ
ＯＲゲートである。図５において、参照符号２１２はＮ
ＭＯＳトランジスタ、２２２はＰＭＯＳトランジスタを
示し、両トランジスタ２１２，２２２は直列接続されて
第１直列回路を構成する。両トランジスタ２１２，２２
２の各制御電極は、入力端子２０１に接続される。同様
にＮＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ
２２１も直列接続されて第２直列回路を構成し、両トラ
ンジスタ２１１，２２１の各制御電極は入力端子２００
に接続される。この第１直列回路と第２直列回路は並列
接続され、一方の接続点ａと、高電位ＶＤＤが印加され
る電源電圧端子２０９との間に、第１スイッチング回路
を構成するＰＭＯＳトランジスタ２２３を接続する。ま
た、ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジス
タ２２２の接続点ｃと、ＮＭＯＳトランジスタ２１１と
ＰＭＯＳトランジスタ２２１の接続点ｄとの間に、第２
スイッチング回路を構成するＮＭＯＳトランジスタ２１
３を接続する。さらに、第１直列回路と第２直列回路の
他方の接続点ｂには、低電位ＶＳＳが印加される電源電
圧端子２０８を設ける。そして、第１スイッチング回路
を構成するＰＭＯＳトランジスタ２２３の制御電極と、
第２スイッチング回路を構成するＮＭＯＳトランジスタ
２１３の制御電極とを入力端子２０２に接続する。ま
た、接続点ｃを第１出力端子２０６に接続し、接続点ｄ
を第２出力端子２０７に接続する。なお、第１スイッチ
ング回路及び第２スイッチング回路をそれぞれ構成する
ＭＯＳトランジスタ数は同数であり、それぞれのＭＯＳ
トランジスタ数をｍとすれば、本実施例はｍ＝１の場合
である。

【００３５】次に、このように構成される論理回路の動
作を説明する。なお、論理値“０”は低い電位に相当す
るＶＳＳに対応し、論理値“１”は高い電位に相当する
ＶＤＤに対応するものとする。電源電圧端子２０８には
低電位ＶＳＳを印加し、電源電圧端子２０９には高電位
ＶＤＤを印加する。入力信号として、Ａ０，Ａ１、及び
Ａ０の論理否定であるＮＡ０を用い、入力信号Ａ０を入
力端子２０１に入力し、入力信号Ａ１を入力端子２０２
に入力し、入力信号ＮＡ０を入力端子２００に入力す
る。出力信号として、出力端子２０６からＳ０が出力さ
れ、出力端子２０７からＳ１が出力される。ここで、出
力信号Ｓ０は、入力信号（Ａ１，Ａ０）が（“０”，
“０”）のときに“１”であり、その他の入力信号の組
合せでは“０”を出力する。また、出力信号Ｓ１は、入
力信号（Ａ１，Ａ０）が（“０”，“１”）のとき、す
なわち入力信号（Ａ１，ＮＡ０）が（“０”，“０”）
のときに“１”であり、その他の入力信号の組合せでは
“０”を出力する。従って、一方の出力端子２０６には
入力信号（Ａ１，Ａ０）のＮＯＲ出力が現われ、他方の
出力端子２０７には（Ａ１，ＮＡ０）のＮＯＲ出力が現
われ、２個の２入力ＮＯＲゲートの動作を１個のゲート
で実現している。

【００３６】更に、この回路動作の詳細を説明する。ま
ず、入力信号（Ａ１，Ａ０）が（“１”，“１”）、入
力信号ＮＡ０が“０”のとき、ＮＭＯＳトランジスタ２
１２が導通して、ＰＭＯＳトランジスタ２２２は導通し
ないため、出力端子２０６に現われる出力信号Ｓ０は
“０”になる。またこの時、ＮＭＯＳトランジスタ２１
１は導通しないがＮＭＯＳトランジスタ２１３，２１２
が導通し、ＰＭＯＳトランジスタ２２１が導通してもＰ
ＭＯＳトランジスタ２２３が導通しないので、出力端子
１０７に現われる出力信号Ｓ１は“０”になる。

【００３７】入力信号（Ａ１，Ａ０）が（“１”，
“０”）、入力信号ＮＡ０が“１”のとき、ＮＭＯＳト
ランジスタ２１２が導通しなくともＮＭＯＳトランジス
タ２１３，２１１が導通し、ＰＭＯＳトランジスタ２２
２が導通してもＰＭＯＳトランジスタ２２３が導通しな
いため、出力信号Ｓ０は“０”になる。またこの時、Ｎ
ＭＯＳトランジスタ２１１が導通して、ＰＭＯＳトラン
ジスタ２２１が導通しないため、出力信号Ｓ１は“０”
になる。

【００３８】入力信号（Ａ１，Ａ０）が（“０”，
“１”）、入力信号ＮＡ０が“０”のとき、ＮＭＯＳト
ランジスタ２１２が導通して、ＰＭＯＳトランジスタ２
２２が導通しないため、出力信号Ｓ０は“０”になる。
またこの時、ＮＭＯＳトランジスタ２１３，２１１が導
通せず、ＰＭＯＳトランジスタ２２１，２２３が導通す
るため、出力信号Ｓ１は“１”になる。

【００３９】入力信号（Ａ１，Ａ０）が（“０”，
“０”）、入力信号ＮＡ０が“１”のとき、ＮＭＯＳト
ランジスタ２１３，２１２が導通せず、ＰＭＯＳトラン
ジスタ２２２，２２３が導通するため、出力信号Ｓ０は
“１”になる。またこの時、ＮＭＯＳトランジスタ２１
１が導通して、ＰＭＯＳトランジスタ２２１が導通しな
いため、出力信号Ｓ１は“０”になる。

【００４０】従って、入力信号Ａ１と入力信号Ａ０との
否定論理和の論理演算結果が出力端子２０６に出力信号
Ｓ０として現われ、入力信号Ａ１と入力信号ＮＡ０との
否定論理和の論理演算結果が出力端子２０７に出力信号
Ｓ１として現われ、２個の２入力ＮＯＲゲートの動作を
本発明の１個の論理回路で実現できている。

【００４１】また、図１に示した実施例１の回路構成と
比較すれば分かるように、本実施例の論理回路は、図１
の回路においてＮＭＯＳトランジスタ１２１，１２２，
１２３をそれぞれＰＭＯＳトランジスタに、ＰＭＯＳト
ランジスタ１１１，１１２，１１３をそれぞれＮＭＯＳ
トランジスタに置き換え、かつ、電源電圧端子１０８に
低電位ＶＳＳを印加し、電源電圧端子１０９に高電位Ｖ
ＤＤを印加すれば得ることができる。

【００４２】＜実施例６＞図６は、本発明に係る論理回
路のまた別の実施例を示す回路図であり、４入力２出力
のＮＯＲゲートである。なお、図６において、図５に示
した実施例５と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝２の場合である。２個のＰ
ＭＯＳトランジスタ２２３，２２４を直列接続した第１
スイッチング回路と、２個のＮＭＯＳトランジスタ２１
３，２１４を並列接続した第２スイッチング回路とから
構成され、新たに入力信号Ａ２が入力される入力端子２
０３を追加し、ＰＭＯＳトランジスタ２２４の制御電極
とＮＭＯＳトランジスタ２１４の制御電極とを入力端子
２０３に接続している点が実施例５と相違する。

【００４３】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２、
及びＡ０の論理否定であるＮＡ０を用い、入力信号Ａ０
を入力端子２０１に入力し、入力信号Ａ１を入力端子２
０２に入力し、入力信号Ａ２を入力端子２０３に入力
し、そして入力信号ＮＡ０を入力端子２００に入力す
る。出力信号として、出力端子２０６からＳ０が出力さ
れ、出力端子２０７からＳ１が出力される。ここで、出
力信号Ｓ０は、入力信号（Ａ２，Ａ１，Ａ０）が
（“０”，“０”，“０”）のときに“１”であり、そ
の他の入力信号の組合せでは“０”を出力する。また、
出力信号Ｓ１は、入力信号（Ａ２，Ａ１，Ａ０）が
（“０”，“０”，“１”）のとき、すなわち入力信号
（Ａ２，Ａ１，ＮＡ０）が（“０”，“０”，“０”）
のときに“１”であり、その他の入力信号の組合せでは
“０”を出力する。従って、一方の出力端子２０６には
入力信号（Ａ２，Ａ１，Ａ０）のＮＯＲ出力が現われ、
他方の出力端子２０７には（Ａ２，Ａ１，ＮＡ０）のＮ
ＯＲ出力が現われ、２個の３入力ＮＯＲゲートの動作を
１個のゲートで実現している。

【００４４】本実施例の更に詳細な回路動作は、入力信
号Ａ２が増加した分の信号の組合せが増加するけれど
も、図５に示した実施例５の論理回路で説明した詳細な
動作と基本的には同様の動作であり、各トランジスタの
導通、非導通を追って行けばよいので、詳細な動作説明
は省略する。

【００４５】また、図２に示した実施例２の回路構成と
比較すれば分かるように、図２の回路においてＮＭＯＳ
トランジスタ１２１，１２２，１２３，１２４をそれぞ
れＰＭＯＳトランジスタに、ＰＭＯＳトランジスタ１１
１，１１２，１１３，１１４をそれぞれＮＭＯＳトラン
ジスタに置き換え、かつ、電源電圧端子１０８に低電位
ＶＳＳを印加し、電源電圧端子１０９に高電位ＶＤＤを
印加すれば本実施例の論理回路を得ることができること
は言うまでもない。

【００４６】＜実施例７＞図７は、本発明に係る論理回
路のまた別の実施例を示す回路図であり、５入力２出力
のＮＯＲゲートである。なお、図７において、図５に示
した実施例５と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝３の場合である。３個のＰ
ＭＯＳトランジスタ２２３，２２４，２２５を直列接続
した第１スイッチング回路と、３個のＮＭＯＳトランジ
スタ２１３，２１４，２１５を並列接続した第２スイッ
チング回路とから構成され、新たに入力信号Ａ２が入力
される入力端子２０３と、入力信号Ａ３が入力される入
力端子２０４を追加し、ＰＭＯＳトランジスタ２２４の
制御電極とＮＭＯＳトランジスタ２１４の制御電極とを
入力端子２０３に接続し、ＰＭＯＳトランジスタ２２５
の制御電極とＮＭＯＳトランジスタ２１５の制御電極と
を入力端子２０４に接続している点が実施例５と相違す
る。

【００４７】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２，
Ａ３、及びＡ０の論理否定であるＮＡ０を用い、入力信
号Ａ０を入力端子２０１に入力し、入力信号Ａ１を入力
端子２０２に入力し、入力信号Ａ２を入力端子２０３に
入力し、入力信号Ａ３を入力端子２０４に入力し、そし
て入力信号ＮＡ０を入力端子２００に入力する。出力信
号として、出力端子２０６からＳ０が出力され、出力端
子２０７からＳ１が出力される。ここで、出力信号Ｓ０
は、入力信号（Ａ３，Ａ２，Ａ１，Ａ０）が（“０”，
“０”，“０”，“０”）のときに“１”であり、その
他の入力信号の組合せでは“０”を出力する。また、出
力信号Ｓ１は、入力信号（Ａ３，Ａ２，Ａ１，Ａ０）が
（“０”，“０”，“０”，“１”）のとき、すなわち
入力信号（Ａ３，Ａ２，Ａ１，ＮＡ０）が（“０”，
“０”，“０”，“０”）のときに“１”であり、その
他の入力信号の組合せでは“０”を出力する。従って、
一方の出力端子２０６には入力信号（Ａ３，Ａ２，Ａ
１，Ａ０）のＮＯＲ出力が現われ、他方の出力端子２０
７には（Ａ３，Ａ２，Ａ１，ＮＡ０）のＮＯＲ出力が現
われ、２個の４入力ＮＯＲゲートの動作を１個のゲート
で実現している。

【００４８】本実施例の更に詳細な回路動作は、入力信
号Ａ２，Ａ３が増加した分の信号の組合せが増加するけ
れども、図５に示した実施例５の論理回路で説明した詳
細な動作と基本的には同様の動作であり、各トランジス
タの導通、非導通を追って行けばよいので、詳細な動作
説明は省略する。

【００４９】また、図３に示した実施例３の回路構成と
比較すれば分かるように、図３の回路においてＮＭＯＳ
トランジスタ１２１，１２２，１２３，１２４，１２５
をそれぞれＰＭＯＳトランジスタに、ＰＭＯＳトランジ
スタ１１１，１１２，１１３，１１４，１１５をそれぞ
れＮＭＯＳトランジスタに置き換え、かつ、電源電圧端
子１０８に低電位ＶＳＳを印加し、電源電圧端子１０９
に高電位ＶＤＤを印加すれば本実施例の論理回路を得る
ことができる。

【００５０】＜実施例８＞図８は、本発明に係る論理回
路の更に別の実施例を示す回路図であり、６入力２出力
のＮＯＲゲートである。なお、図８において、図５に示
した実施例５と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、第１スイッチング回路及
び第２スイッチング回路をそれぞれ構成するＭＯＳトラ
ンジスタ数ｍが異なり、ｍ＝４の場合である。４個のＰ
ＭＯＳトランジスタ２２３，２２４，２２５，２２６を
直列接続した第１スイッチング回路と、４個のＮＭＯＳ
トランジスタ２１３，２１４，２１５，２１６を並列接
続した第２スイッチング回路とから構成され、新たに入
力信号Ａ２が入力される入力端子２０３と、入力信号Ａ
３が入力される入力端子２０４と、入力信号Ａ４が入力
される入力端子２０５を追加し、ＰＭＯＳトランジスタ
２２４の制御電極とＮＭＯＳトランジスタ２１４の制御
電極とを入力端子２０３に接続し、ＰＭＯＳトランジス
タ２２５の制御電極とＮＭＯＳトランジスタ２１５の制
御電極とを入力端子２０４に接続し、ＰＭＯＳトランジ
スタ２２６の制御電極とＮＭＯＳトランジスタ２１６の
制御電極とを入力端子２０５に接続している点が実施例
５と相違する。

【００５１】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２，
Ａ３，Ａ４、及びＡ０の論理否定であるＮＡ０を用い、
入力信号Ａ０を入力端子２０１に入力し、入力信号Ａ１
を入力端子２０２に入力し、入力信号Ａ２を入力端子２
０３に入力し、入力信号Ａ３を入力端子２０４に入力
し、入力信号Ａ４を入力端子２０５に入力し、そして入
力信号ＮＡ０を入力端子２００に入力する。出力信号と
して、出力端子２０６からＳ０が出力され、出力端子２
０７からＳ１が出力される。ここで、出力信号Ｓ０は、
入力信号（Ａ４，Ａ３，Ａ２，Ａ１，Ａ０）が
（“０”，“０”，“０”，“０”，“０”）のときに
“１”であり、その他の入力信号の組合せでは“０”を
出力する。また、出力信号Ｓ１は、入力信号（Ａ４，Ａ
３，Ａ２，Ａ１，Ａ０）が（“０”，“０”，“０”，
“０”，“１”）のとき、すなわち入力信号（Ａ４，Ａ
３，Ａ２，Ａ１，ＮＡ０）が（“０”，“０”，
“０”，“０”，“０”）のときに“１”であり、その
他の入力信号の組合せでは“０”を出力する。従って、
一方の出力端子２０６には入力信号（Ａ４，Ａ３，Ａ
２，Ａ１，Ａ０）のＮＯＲ出力が現われ、他方の出力端
子２０７には（Ａ４，Ａ３，Ａ２，Ａ１，ＮＡ０）のＮ
ＯＲ出力が現われ、２個の５入力ＮＯＲゲートの動作を
１個のゲートで実現している。

【００５２】本実施例の更に詳細な回路動作は、入力信
号Ａ２，Ａ３，Ａ４が増加した分の信号の組合せが増加
するけれども、図５に示した実施例５の論理回路で説明
した詳細な動作と基本的には同様の動作であり、各トラ
ンジスタの導通、非導通を追って行けばよいので、詳細
な動作説明は省略する。

【００５３】以上のように、第１及び第２スイッチング
回路を構成するトランジスタ数ｍを増加して、更に多入
力のＮＯＲゲートを実現できるけれども、電源電圧と動
作速度を考慮すると、実用的には、５Ｖ電源の場合でト
ランジスタ数ｍは６程度、３Ｖ電源の場合でｍは４程度
が上限である。これ以上トランジスタ数を増加して多入
力のＮＯＲを構成しても、スイッチング回路内の直列接
続したトランジスタのオン・オフ速度が直列抵抗の影響
により遅くなるため、実用的でなくなるからである。

【００５４】＜実施例９＞図９は、本発明に係る論理回
路のまた別の実施例を示す回路図であり、３入力２出力
のＮＡＮＤゲートである。なお、図９において、図１に
示した実施例１と同一の構成部分については、説明の便
宜上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、ＮＭＯＳトランジスタ１
２１および１２２の各制御電極の接続位置が異なってい
る点が実施例１と相違する。ＮＭＯＳトランジスタ１２
１の制御電極は、ＰＭＯＳトランジスタ１１２とＮＭＯ
Ｓトランジスタ１２２との接続点ｃの電位が印加される
ように、ＮＭＯＳトランジスタ１２２の制御電極は、Ｐ
ＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１２
１との接続点ｄの電位が印加されるように、それぞれ接
続されている。

【００５５】このように構成される本実施例の回路動作
の詳細を説明する。まず、入力信号（Ａ１，Ａ０）が
（“０”，“０”）、入力信号ＮＡ０が“１”のとき、
ＰＭＯＳトランジスタ１１１が導通しなくともＰＭＯＳ
トランジスタ１１２，１１３が導通し、接続点ｃ，ｄの
電位が高電位になってＮＭＯＳトランジスタ１２１，１
２２が導通してもＮＭＯＳトランジスタ１２３が導通し
ないので、出力端子１０６に現われる出力信号Ｓ０およ
び出力端子１０７に現われる出力信号Ｓ１は共に“１”
になる。

【００５６】入力信号（Ａ１，Ａ０）が（“０”，
“１”）、入力信号ＮＡ０が“０”のとき、ＰＭＯＳト
ランジスタ１１２が導通しなくともＰＭＯＳトランジス
タ１１１，１１３が導通し、接続点ｄの電位が高電位に
なってＮＭＯＳトランジスタ１２２が導通するがＮＭＯ
Ｓトランジスタ１２３が導通しないので、出力信号Ｓ０
は“１”になる。この時、接点ｃの電位が高電位となっ
てＮＭＯＳトランジスタ１２１が導通しても、ＮＭＯＳ
トランジスタ１２３が導通せず、しかもＰＭＯＳトラン
ジスタ１１１が導通するため、出力信号Ｓ１は“１”に
なる。

【００５７】入力信号（Ａ１，Ａ０）が（“１”，
“０”）、入力信号ＮＡ０が“１”のとき、ＰＭＯＳト
ランジスタ１１２が導通して、接続点ｃの電位が高電位
となりＮＭＯＳトランジスタ１２１が導通し、しかもＮ
ＭＯＳトランジスタ１２３も導通しているので接続点ｄ
の電位が下がってＮＭＯＳトランジスタ１２２は導通し
ないため、出力信号Ｓ０は“１”になる。またこの時、
ＰＭＯＳトランジスタ１１１，１１３が導通せず、ＮＭ
ＯＳトランジスタ１２１，１２３が導通するため、出力
信号Ｓ１は“０”になる。

【００５８】入力信号（Ａ１，Ａ０）が（“１”，
“１”）、入力信号ＮＡ０が“０”のとき、ＰＭＯＳト
ランジスタ１１２，１１３が導通せず、ＰＭＯＳトラン
ジスタ１１１が導通するので、接続点ｄの電位は高電位
となってＮＭＯＳトランジスタ１２２が導通し、一方Ｎ
ＭＯＳトランジスタ１２３も導通しているため、出力信
号Ｓ０は“０”になる。またこの時、ＰＭＯＳトランジ
スタ１１１が導通して接続点ｄの電位が高電位となるた
め、ＮＭＯＳトランジスタ１２２が導通して接続点ｃの
電位が低電位となってＮＭＯＳトランジスタ１２１が導
通しないため、出力信号Ｓ１は“１”になる。

【００５９】従って、本実施例でも、入力信号Ａ１と入
力信号Ａ０との否定論理積の論理演算結果が出力端子１
０６に出力信号Ｓ０として現われ、入力信号Ａ１と入力
信号ＮＡ０との否定論理積の論理演算結果が出力端子１
０７にＳ１として現われ、２個の２入力ＮＡＮＤ回路の
動作を本発明の１個の論理回路で実現できている。この
ように構成したことにより、入力端子１００，１０１の
入力容量が小さくなり、実施例１の場合に比べて高速に
動作する。

【００６０】＜実施例１０＞図１０は、本発明に係る論
理回路のまた更に別の実施例を示す回路図であり、４入
力２出力のＮＯＲゲートである。なお、図１０におい
て、図６に示した実施例６と同一の構成部分について
は、説明の便宜上、同一の参照符号を付してその詳細な
説明は省略する。すなわち、本実施例では、ＰＭＯＳト
ランジスタ２２１，２２２の各制御電極の接続位置が異
なっている点が実施例６と相違する。ＰＭＯＳトランジ
スタ２２２の制御電極は、ＰＭＯＳトランジスタ２２１
とＮＭＯＳトランジスタ２１１との接続部の電位が印加
されるように、ＰＭＯＳトランジスタ２２１の制御電極
は、ＰＭＯＳトランジスタ２２２とＮＭＯＳトランジス
タ２１２との接続部の電位が印加されるように、それぞ
れ接続されている。

【００６１】このように構成される論理回路の動作は、
次の通りである。入力信号として、Ａ０，Ａ１，Ａ２、
及びＡ０の論理否定であるＮＡ０を用い、入力信号Ａ０
を入力端子２０１に入力し、入力信号Ａ１を入力端子２
０２に入力し、入力信号Ａ２を入力端子２０３に入力
し、そして入力信号ＮＡ０を入力端子２００に入力す
る。出力信号として、出力端子２０６からＳ０が出力さ
れ、出力端子２０７からＳ１が出力される。ここで、出
力信号Ｓ０は、入力信号（Ａ２，Ａ１，Ａ０）が
（“０”，“０”，“０”）のときに、ＰＭＯＳトラン
ジスタ２２３，２２４が導通し、更に“１”の入力信号
ＮＡ０によりＮＭＯＳトランジスタ２１１が導通してＰ
ＭＯＳトランジスタ２２２を導通させるため“１”であ
り、その他の入力信号の組合せでは“０”を出力する。

【００６２】また、出力信号Ｓ１は、入力信号（Ａ２，
Ａ１，Ａ０）が（“０”，“０”，“１”）のとき、す
なわち入力信号（Ａ２，Ａ１，ＮＡ０）が（“０”，
“０”，“０”）のときに、ＰＭＯＳトランジスタ２２
３，２２４が導通し、更に“１”の入力信号Ａ０により
ＮＭＯＳトランジスタ２１２が導通してＰＭＯＳトラン
ジスタ２２１を導通させるため“１”であり、その他の
入力信号の組合せでは“０”を出力する。従って、一方
の出力端子２０６には入力信号（Ａ２，Ａ１，Ａ０）の
ＮＯＲ出力が現われ、他方の出力端子２０７には（Ａ
２，Ａ１，ＮＡ０）のＮＯＲ出力が現われ、２個の３入
力ＮＯＲゲートの動作を１個のゲートで実現している。
このように構成したことにより、入力端子２００，２０
１の入力容量が小さくなり、実施例６の場合に比べて高
速に動作する。

【００６３】＜実施例１１＞図１１は、図３に示した本
発明に係る５入力２出力のＮＡＮＤ回路をシンボル図で
表わしたものである。図１１において、参照符号９０１
は５入力２出力のＮＡＮＤ回路を示し、入力信号ＮＡ
０，Ａ０，Ａ１，Ａ２，Ａ３及び出力信号Ｓ０，Ｓ１は
図３に示した同一参照符号の入力信号及び出力信号に対
応する。

【００６４】この５入力２出力のＮＡＮＤ回路９０１を
用いて、例えば、図１２に示すように４ビット−１６ビ
ット・デコーダを構成することができる。図１２は、８
個の５入力２出力ＮＡＮＤ回路１００１〜１００８によ
り構成した場合である。入力信号として、Ａ０，Ａ１，
Ａ２，Ａ３およびそれぞれの論理否定であるＮＡ０，Ｎ
Ａ１，ＮＡ２，ＮＡ３を入力し、出力信号として１６個
の出力信号Ｓ０〜Ｓ１５を出力する。論理機能は、図１
４に示した従来技術による４ビット−１６ビット・デコ
ーダと同じであるが、本発明に係る論理回路を用いたデ
コーダはゲート数を半分にでき、デコーダの面積を約半
分にすることが可能である。

【００６５】以上、本発明の好適な実施例について説明
したが、本発明は上記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論であり、例えば、上記実施例にお
いては、ＭＯＳトランジスタを用いた回路に本発明を適
用したが、接合型電界効果トランジスタ、ショットキー
型トランジスタ、その他のスイッチング素子を用いた回
路にも本発明を適用することが可能である。

【００６６】

【発明の効果】前述した実施例から明らかなように、本
発明に係る論理回路は、デコーダ回路を構成する際に、
２個の否定論理積回路（ＮＡＮＤ回路）あるいは否定論
理和回路（ＮＯＲ回路）が必要であるところを１個のゲ
ートに置き換えることができ、デコーダの面積を約半分
にすることが可能である。それにともない、ＶＬＳＩチ
ップ全体の面積を大幅に削減することができ、ＶＬＳＩ
チップの価格を下げることが可能である。

【図面の簡単な説明】

【図１】本発明に係る論理回路の一実施例を示す回路図
であり、３入力２出力のＮＡＮＤゲートの回路図であ
る。

【図２】本発明に係る論理回路の別の実施例を示す回路
図であり、４入力２出力のＮＡＮＤゲートの回路図であ
る。

【図３】本発明に係る論理回路のまた別の実施例を示す
回路図であり、５入力２出力のＮＡＮＤゲートの回路図
である。

【図４】本発明に係る論理回路のまた別の実施例を示す
回路図であり、６入力２出力のＮＡＮＤゲートの回路図
である。

【図５】本発明に係る論理回路の更に別の実施例を示す
回路図であり、３入力２出力のＮＯＲゲートの回路図で
ある。

【図６】本発明に係る論理回路のまた更に別の実施例を
示す回路図であり、４入力２出力のＮＯＲゲートの回路
図である。

【図７】本発明に係る論理回路のまた別の実施例を示す
回路図であり、５入力２出力のＮＯＲゲートの回路図で
ある。

【図８】本発明に係る論理回路の更に別の実施例を示す
回路図であり、６入力２出力のＮＯＲゲートの回路図で
ある。

【図９】本発明に係る論理回路の別の実施例を示す回路
図であり、３入力２出力のＮＡＮＤゲートの回路図であ
る。

【図１０】本発明に係る論理回路のまた別の実施例を示
す回路図であり、４入力２出力のＮＯＲゲートの回路図
である。

【図１１】本発明に係る５入力２出力ＮＡＮＤゲートの
シンボル図である。

【図１２】本発明に係る論理回路を用いたデコーダ装置
の一実施例を示す回路図であり、５入力２出力ＮＡＮＤ
ゲートを用いた４ビット−１６ビット・デコーダであ
る。

【図１３】従来技術の４入力ＮＡＮＤゲートの構成を示
す回路図である。

【図１４】従来技術の４入力ＮＡＮＤゲートを用いた４
ビット−１６ビット・デコーダの回路図である。

【符号の説明】

１００〜１０５…入力端子、 １０６，１０７…出力端子、 １０８，１０９…電源電圧端子、 １１１〜１１６…ＰＭＯＳトランジスタ、 １２１〜１２６…ＮＭＯＳトランジスタ、 ２００〜２０５…入力端子、 ２０６，２０７…出力端子、 ２０８，２０９…電源電圧端子、 ２１１〜２１６…ＮＭＯＳトランジスタ、 ２２１〜２２６…ＰＭＯＳトランジスタ、 ９０１…５入力２出力ＮＡＮＤゲート、 Ａ０〜Ａ４…入力信号、 ＮＡ０〜ＮＡ３…入力信号、 Ｓ０〜Ｓ１５…出力信号、 ＶＤＤ…高電位の電源電圧、 ＶＳＳ…低電位の電源電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 英行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１導電型の第１スイッチング素子と第２
   導電型の第２スイッチング素子とが直列接続された第１
   直列回路と、 第１導電型の第３スイッチング素子と第２導電型の第４
   スイッチング素子とが直列接続された第２直列回路と、 第１直列回路に並列接続された第２直列回路の一方の接
   続点と、第１所定電位が印加される第１電源電圧端子と
   の間に設けられた、ｍ個の直列接続された第１導電型の
   スイッチング素子から成るｍ個の制御電極を有する第１
   スイッチング回路と、 第１スイッチング素子と第２スイッチング素子の接続点
   と、第３スイッチング素子と第４スイッチング素子の接
   続点との間に設けられた、ｍ個の並列接続された第２導
   電型のスイッチング素子から成るｍ個の制御電極を有す
   る第２スイッチング回路と、 第１直列回路に並列接続された第２直列回路の他方の接
   続点に接続された第２所定電位が印加される第２電源電
   圧端子と、 第１スイッチング素子と第２スイッチング素子の各制御
   電極に接続された第１入力端子と、 第３スイッチング素子と第４スイッチング素子の各制御
   電極に接続された第２入力端子と、 第１スイッチング素子と第２スイッチング素子との接続
   点に接続された第１出力端子と、 第３スイッチング素子と第４スイッチング素子との接続
   点に接続された第２出力端子と、 前記第１スイッチング回路の各制御電極と第２スイッチ
   ング回路の各制御電極とをそれぞれ接続したｍ個の入力
   端子とから構成され、 第１入力信号を前記第１入力端子に印加し、前記第１入
   力信号と論理否定の関係にある第２入力信号を前記第２
   入力端子に印加することにより、 前記ｍ個の入力端子に入力される各入力信号と第１入力
   信号とのｍ＋１個の入力信号の論理演算結果が前記第１
   出力端子に出力され、 前記ｍ個の入力端子に入力される各入力信号と第２入力
   信号とのｍ＋１個の論理演算結果が前記第２出力端子に
   出力されることを特徴とする論理回路。
2. 【請求項２】第１導電型の第１スイッチング素子と第２
   導電型の第２スイッチング素子とが直列接続された第１
   直列回路と、 第１導電型の第３スイッチング素子と第２導電型の第４
   スイッチング素子とが直列接続された第２直列回路と、 第１直列回路に並列接続された第２直列回路の一方の接
   続点と、第１所定電位が印加される第１電源電圧端子と
   の間に設けられた、ｍ個の直列接続された第１導電型の
   スイッチング素子から成るｍ個の制御電極を有する第１
   スイッチング回路と、 第１スイッチング素子と第２スイッチング素子の接続点
   と、第３スイッチング素子と第４スイッチング素子の接
   続点との間に設けられた、ｍ個の並列接続された第２導
   電型のスイッチング素子から成るｍ個の制御電極を有す
   る第２スイッチング回路と、 第１直列回路に並列接続された第２直列回路の他方の接
   続点に接続された第２所定電位が印加される第２電源電
   圧端子と、 第２スイッチング素子の制御電極に接続された第１入力
   端子と、 第４スイッチング素子の制御電極に接続された第２入力
   端子と、 第１スイッチング素子と第２スイッチング素子との接続
   点に接続されると共に第３スイッチング素子の制御電極
   に接続された第１出力端子と、 第３スイッチング素子と第４スイッチング素子との接続
   点に接続されると共に第１スイッチング素子の制御電極
   に接続された第２出力端子と、 前記第１スイッチング回路の各制御電極と第２スイッチ
   ング回路の各制御電極をそれぞれ接続したｍ個の入力端
   子とから構成され、 第１入力信号を前記第１入力端子に印加し、前記第１入
   力信号と論理否定の関係にある第２入力信号を前記第２
   入力端子に印加することにより、 前記ｍ個の入力端子に入力される各入力信号と第１入力
   信号とのｍ＋１個の入力信号の論理演算結果が前記第１
   出力端子に出力され、 前記ｍ個の入力端子に入力される各入力信号と第２入力
   信号とのｍ＋１個の入力信号の論理演算結果が前記第２
   出力端子に出力されることを特徴とする論理回路。
3. 【請求項３】前記第１導電型はｎチャネル型であり、前
   記第２導電型はｐチャネル型であり、前記スイッチング
   素子は電界効果型トランジスタであり、前記第１所定電
   位は低電位であり、かつ、前記第２所定電位は高電位で
   ある請求項１又は請求項２記載の論理回路。
4. 【請求項４】前記第１導電型はｐチャネル型であり、前
   記第２導電型はｎチャネル型であり、前記スイッチング
   素子は電界効果型トランジスタであり、前記第１所定電
   位は高電位であり、かつ、前記第２所定電位は低電位で
   ある請求項１又は請求項２記載の論理回路。
5. 【請求項５】請求項１〜４のいずれか１項に記載の論理
   回路の少なくとも一つを用いて構成したことを特徴とす
   るデコーダ装置。