JPH035094B2 - - Google Patents
Info
- Publication number
- JPH035094B2 JPH035094B2 JP60176468A JP17646885A JPH035094B2 JP H035094 B2 JPH035094 B2 JP H035094B2 JP 60176468 A JP60176468 A JP 60176468A JP 17646885 A JP17646885 A JP 17646885A JP H035094 B2 JPH035094 B2 JP H035094B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- signal line
- input signal
- mos type
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 9
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明は集積回路の改良に関し、特に組み合わ
せ論理回路の改良に関するものである。 〔従来の技術〕 第２図は従来のデコーダの回路構成例であり、
次頁の表１、表２はそれぞれ通常モード、テスト
モードにおけるデコーダの真理値表である。 第２図において、１，２は入力データａ，ｂを
入力するための入力信号線、３はコントロールデ
ータｔを入力するための入力信号線、４，５，６
は反転入力データ、、を入力するための入
力信号線、Ｉ１〜Ｉ３は入力データａ，ｂとコン
トロールデータｔとを入力して反転入力データ
ａ、、を出力するインバータ、７，８，９，
１０は反転出力データ、、、を出力する
ための出力信号線、１１，１２，１３，１４は出
力データｃ，ｄ，ｅ，ｆを出力するための出力信
号線、Ｉ４〜Ｉ７は反転出力データ、、、
ｆを入力して出力データｃ，ｄ，ｅ，ｆを出力す
るためのインバータ、Ｇは接地、Ｔ１〜Ｔ１０は
プログラム用NMOS型トランジスタ、Ｖは電源、
せ論理回路の改良に関するものである。 〔従来の技術〕 第２図は従来のデコーダの回路構成例であり、
次頁の表１、表２はそれぞれ通常モード、テスト
モードにおけるデコーダの真理値表である。 第２図において、１，２は入力データａ，ｂを
入力するための入力信号線、３はコントロールデ
ータｔを入力するための入力信号線、４，５，６
は反転入力データ、、を入力するための入
力信号線、Ｉ１〜Ｉ３は入力データａ，ｂとコン
トロールデータｔとを入力して反転入力データ
ａ、、を出力するインバータ、７，８，９，
１０は反転出力データ、、、を出力する
ための出力信号線、１１，１２，１３，１４は出
力データｃ，ｄ，ｅ，ｆを出力するための出力信
号線、Ｉ４〜Ｉ７は反転出力データ、、、
ｆを入力して出力データｃ，ｄ，ｅ，ｆを出力す
るためのインバータ、Ｇは接地、Ｔ１〜Ｔ１０は
プログラム用NMOS型トランジスタ、Ｖは電源、
【表】
従来の組み合わせ論理回路は以上のように構成
されているので、たとえば、通常モードとテスト
モードの２つのモードの切り換えによつて異なる
論理機能を実現させたい場合、大規模LSI等では
コントロールデータｔ入力用の入力信号線３やプ
ログラム用NMOS型トランジスタが多数必要と
なり、面積が大きくなるという問題があつた。 本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、コントロールデ
ータ用の入力信号線を必要とせず、面積の増大な
しに、容易にモード切り換えを行え、異なる論理
機能を実現できる組み合わせ論理回路を得ること
にある。 〔問題点を解決するための手段〕 このような目的を達成するために本発明は、入
力信号線と出力信号線との交点に配置された
MOS型トランジスタとして、第１の電位とこの
第１の電位よりも高い第２の電位とのいずれでも
動作する第１のMOS型トランジスタと、第１の
電位では動作せず第２の電位で動作する第２の
MOS型トランジスタとを設けるようにしたもの
である。 〔作用〕 本発明においては、通常の電源電圧は第１の電
位であり、通常のしきい値を持つMOS型トラン
ジスタが動作しているが、電源電圧が第１の電位
より高い第２の電位になると、高いしきい値を持
つMOS型トランジスタが動作を始め、第１の電
位印加時とは異なる論理機能をもつようになる。
また第２の電位を第１の電位にもどすことにより
もとの論理機能にもどる。 〔実施例〕 第１図に本発明に係わる組み合わせ論理回路の
一実施例を示す。第１図において、TH１，TH
２は高いしきい値（この実施例ではその値は6V）
を持つプログラム用NMOS型トランジスタであ
る。第１図において第２図と同一部分又は相当部
分には同一符号が付してある。プログラム用
NMOS型トランジスタＴ１〜Ｔ８は通常のしき
い値（この実施例ではその値は1V）を持ち、そ
のゲートは入力信号線１，２または入力信号線
４，５のいずれかに接続され、そのドレインは出
力信号線７，８，９，１０のいずれかに接続さ
れ、そのソースは接続されている。NMOS型ト
ランジスタTH１，TH２はNMOS型トランジス
タＴ１〜Ｔ８と同様に接続されている。 次にこの組み合わせ論理回路の動作について説
明する。最初、電源Ｖの電圧は第１の電位、すな
わち、通常の電圧（この実施例ではその電圧値は
5V）であり、通常モードであるとする。この時、
入力データａ，ｂおよび反転入力データ，の
電位の変化は「０」から「５」Ｖまでであるの
で、高いしきい値を持つプログラム用NMOS型
トランジスタTH１，TH２は常に非導通状態で
ある。ここで、入力データａ，ｂが共に「Ｌ」に
なると、ゲートが入力信号線１，２に接続された
プログラム用NMOS型トランジスタＴ３，Ｔ４，
Ｔ７，Ｔ８は非導通状態になる。また、インバー
タＩ１，Ｉ２により反転入力データａ，ｂは共に
「Ｈ」になるので、ゲートを入力信号線４，５に
接続されたプログラム用NMOS型トランジスタ
Ｔ１，Ｔ２，Ｔ５，Ｔ６が導通状態になり、貫通
電流が電源Ｖから通常のしきい値を持つプログラ
ム用NMOS型トランジスタＴ１，Ｔ２，Ｔ５，
Ｔ６を通して接地Ｇに流れる。このことにより、
反転出力データ，，は「Ｌ」になり、イン
バータＩ４，Ｉ５，Ｉ７により出力データｃ，
ｄ，ｆは「Ｈ」になる。また、ゲートを入力信号
線１，２に接続され、ドレインを出力信号線９に
接続された通常のしきい値を持つプログラム用
NMOS型トランジスタＴ３，Ｔ８は非導通状態
なので、反転出力データは電源Ｖにより「Ｈ」
になり、出力データｅは「Ｌ」になる。 次に入力データａ，ｂは「Ｌ」のままで、電源
Ｖを第２の電位、すなわち、通常の電位より高い
電位（この実施例ではその値は8V）にしてテス
トモードにする。この時、入力データａ，ｂおよ
び反転入力データ，の電位の変化は「０」か
ら「８」Ｖまでであるので、高いしきい値を持つ
プログラム用NMOS型トランジスタTH１，TH
２が動作可能になる。そのため、ゲートを入力信
号線４，５に接続された高いしきい値を持つプロ
グラム用NMOS型トランジスタTH１，TH２が
新たに導通状態となり、反転出力データ，，
ｅ，は「Ｌ」になり、出力データｃ，ｄ，ｅ，
ｆは「Ｈ」になる。 同様にして入力データａ，ｂのすべての論理値
に対して求まる出力データｃ，ｄ，ｅ，ｆの論理
値を表わす真理値表を次頁の表３、表４に示す。
表３は通常モードの場合であり、表４はテストモ
ードの場合である。入力データｔを除外すれば、
表３は表１と全く同一であり、表４は表２と全く
同一である。すなわち、この組み合わせ論理回路
は従来の組み合わせ論理回路と同一の機能を有す
る。 以上のように、しきい値の異なるNMOS型ト
ランジスタをプログラム素子として用いることに
より、通常の電源電圧印加時とこれより高い電源
電圧印加時とで組み合わせ論理回路に異なる論理
機能をもたせることができる。 なお、上記実施例ではデコーダ回路についての
み述べたが、これをプログラマブルロジツクアレ
イのアンドアレイもしくはオアアレイ又は読み出
し専用メモリのメモリセルアレイに対して用いて
もよく、上記実施例と同様の効果を奏する。
されているので、たとえば、通常モードとテスト
モードの２つのモードの切り換えによつて異なる
論理機能を実現させたい場合、大規模LSI等では
コントロールデータｔ入力用の入力信号線３やプ
ログラム用NMOS型トランジスタが多数必要と
なり、面積が大きくなるという問題があつた。 本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、コントロールデ
ータ用の入力信号線を必要とせず、面積の増大な
しに、容易にモード切り換えを行え、異なる論理
機能を実現できる組み合わせ論理回路を得ること
にある。 〔問題点を解決するための手段〕 このような目的を達成するために本発明は、入
力信号線と出力信号線との交点に配置された
MOS型トランジスタとして、第１の電位とこの
第１の電位よりも高い第２の電位とのいずれでも
動作する第１のMOS型トランジスタと、第１の
電位では動作せず第２の電位で動作する第２の
MOS型トランジスタとを設けるようにしたもの
である。 〔作用〕 本発明においては、通常の電源電圧は第１の電
位であり、通常のしきい値を持つMOS型トラン
ジスタが動作しているが、電源電圧が第１の電位
より高い第２の電位になると、高いしきい値を持
つMOS型トランジスタが動作を始め、第１の電
位印加時とは異なる論理機能をもつようになる。
また第２の電位を第１の電位にもどすことにより
もとの論理機能にもどる。 〔実施例〕 第１図に本発明に係わる組み合わせ論理回路の
一実施例を示す。第１図において、TH１，TH
２は高いしきい値（この実施例ではその値は6V）
を持つプログラム用NMOS型トランジスタであ
る。第１図において第２図と同一部分又は相当部
分には同一符号が付してある。プログラム用
NMOS型トランジスタＴ１〜Ｔ８は通常のしき
い値（この実施例ではその値は1V）を持ち、そ
のゲートは入力信号線１，２または入力信号線
４，５のいずれかに接続され、そのドレインは出
力信号線７，８，９，１０のいずれかに接続さ
れ、そのソースは接続されている。NMOS型ト
ランジスタTH１，TH２はNMOS型トランジス
タＴ１〜Ｔ８と同様に接続されている。 次にこの組み合わせ論理回路の動作について説
明する。最初、電源Ｖの電圧は第１の電位、すな
わち、通常の電圧（この実施例ではその電圧値は
5V）であり、通常モードであるとする。この時、
入力データａ，ｂおよび反転入力データ，の
電位の変化は「０」から「５」Ｖまでであるの
で、高いしきい値を持つプログラム用NMOS型
トランジスタTH１，TH２は常に非導通状態で
ある。ここで、入力データａ，ｂが共に「Ｌ」に
なると、ゲートが入力信号線１，２に接続された
プログラム用NMOS型トランジスタＴ３，Ｔ４，
Ｔ７，Ｔ８は非導通状態になる。また、インバー
タＩ１，Ｉ２により反転入力データａ，ｂは共に
「Ｈ」になるので、ゲートを入力信号線４，５に
接続されたプログラム用NMOS型トランジスタ
Ｔ１，Ｔ２，Ｔ５，Ｔ６が導通状態になり、貫通
電流が電源Ｖから通常のしきい値を持つプログラ
ム用NMOS型トランジスタＴ１，Ｔ２，Ｔ５，
Ｔ６を通して接地Ｇに流れる。このことにより、
反転出力データ，，は「Ｌ」になり、イン
バータＩ４，Ｉ５，Ｉ７により出力データｃ，
ｄ，ｆは「Ｈ」になる。また、ゲートを入力信号
線１，２に接続され、ドレインを出力信号線９に
接続された通常のしきい値を持つプログラム用
NMOS型トランジスタＴ３，Ｔ８は非導通状態
なので、反転出力データは電源Ｖにより「Ｈ」
になり、出力データｅは「Ｌ」になる。 次に入力データａ，ｂは「Ｌ」のままで、電源
Ｖを第２の電位、すなわち、通常の電位より高い
電位（この実施例ではその値は8V）にしてテス
トモードにする。この時、入力データａ，ｂおよ
び反転入力データ，の電位の変化は「０」か
ら「８」Ｖまでであるので、高いしきい値を持つ
プログラム用NMOS型トランジスタTH１，TH
２が動作可能になる。そのため、ゲートを入力信
号線４，５に接続された高いしきい値を持つプロ
グラム用NMOS型トランジスタTH１，TH２が
新たに導通状態となり、反転出力データ，，
ｅ，は「Ｌ」になり、出力データｃ，ｄ，ｅ，
ｆは「Ｈ」になる。 同様にして入力データａ，ｂのすべての論理値
に対して求まる出力データｃ，ｄ，ｅ，ｆの論理
値を表わす真理値表を次頁の表３、表４に示す。
表３は通常モードの場合であり、表４はテストモ
ードの場合である。入力データｔを除外すれば、
表３は表１と全く同一であり、表４は表２と全く
同一である。すなわち、この組み合わせ論理回路
は従来の組み合わせ論理回路と同一の機能を有す
る。 以上のように、しきい値の異なるNMOS型ト
ランジスタをプログラム素子として用いることに
より、通常の電源電圧印加時とこれより高い電源
電圧印加時とで組み合わせ論理回路に異なる論理
機能をもたせることができる。 なお、上記実施例ではデコーダ回路についての
み述べたが、これをプログラマブルロジツクアレ
イのアンドアレイもしくはオアアレイ又は読み出
し専用メモリのメモリセルアレイに対して用いて
もよく、上記実施例と同様の効果を奏する。
【表】
以上説明したように本発明は、入力信号線と出
力信号線との交点に配置されたMOS型トランジ
スタとして、第１の電位とこの第１の電位よりも
高い第２の電位とのいずれでも動作する第１の
MOS型トランジスタと、第１の電位では動作せ
ず第２の電位で動作する第２のMOS型トランジ
スタとを設けることにより、外部から加える電源
電圧を通常モードとテストモードに従つて変化さ
せるだけで、簡単にかつ面積の増大なしに１つの
組み合わせ論理回路で異なる論理機能が得られる
効果がある。
力信号線との交点に配置されたMOS型トランジ
スタとして、第１の電位とこの第１の電位よりも
高い第２の電位とのいずれでも動作する第１の
MOS型トランジスタと、第１の電位では動作せ
ず第２の電位で動作する第２のMOS型トランジ
スタとを設けることにより、外部から加える電源
電圧を通常モードとテストモードに従つて変化さ
せるだけで、簡単にかつ面積の増大なしに１つの
組み合わせ論理回路で異なる論理機能が得られる
効果がある。
第１図は本発明に係わる組み合わせ論理回路の
一実施例を示す回路図、第２図は従来の組み合わ
せ論理回路を示す回路図である。 １，２，４，５……入力信号線、７〜１４……
出力信号線、Ｉ１，Ｉ２，Ｉ４〜Ｉ７……インバ
ータ、Ｔ１〜Ｔ８，TH１，TH２……プログラ
ム用NMOS型トランジスタ、Ｖ……電源、Ｒ…
…負荷素子、Ｇ……接地。
一実施例を示す回路図、第２図は従来の組み合わ
せ論理回路を示す回路図である。 １，２，４，５……入力信号線、７〜１４……
出力信号線、Ｉ１，Ｉ２，Ｉ４〜Ｉ７……インバ
ータ、Ｔ１〜Ｔ８，TH１，TH２……プログラ
ム用NMOS型トランジスタ、Ｖ……電源、Ｒ…
…負荷素子、Ｇ……接地。
Claims (1)
- 【特許請求の範囲】 １ 第１の方向に配置された入力信号線と、第２
の方向に配置された出力信号線と、ゲートが前記
入力信号線に接続されドレインが前記出力信号線
に接続され前記入力信号線と出力信号線との交点
に配置されたMOS型トランジスタとを有し、前
記入力信号線と出力信号線との交点に前記MOS
型トランジスタが有るか否かにより任意のプログ
ラムを実現する組み合わせ論理回路において、前
記MOS型トランジスタは、第１の電位とこの第
１の電位よりも高い第２の電位とのいずれでも動
作する第１のMOS型トランジスタと、前記第１
の電位では動作せず前記第２の電位で動作する第
２のMOS型トランジスタとから構成されたこと
を特徴とする組み合わせ論理回路。 ２ 電源電圧を変化させることにより、第１の
MOS型トランジスタのみが動作可能な状態と、
第１および第２のMOS型トランジスタの両方が
動作可能な状態とに変化させ、それぞれの状態で
論理機能を異なるものとすることを特徴とする特
許請求の範囲第１項記載の組み合わせ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176468A JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176468A JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234420A JPS6234420A (ja) | 1987-02-14 |
| JPH035094B2 true JPH035094B2 (ja) | 1991-01-24 |
Family
ID=16014205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176468A Granted JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44343E1 (en) | 2002-07-24 | 2013-07-09 | Lucas-Milhaupt, Inc. | Flux cored preforms for brazing |
-
1985
- 1985-08-07 JP JP60176468A patent/JPS6234420A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44343E1 (en) | 2002-07-24 | 2013-07-09 | Lucas-Milhaupt, Inc. | Flux cored preforms for brazing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234420A (ja) | 1987-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6023432B2 (ja) | Ｍｏｓメモリ | |
| EP0346898B1 (en) | Power supply switching circuit | |
| JPS6226604B2 (ja) | ||
| KR940003448A (ko) | 반도체 기억장치 | |
| JPH0252460B2 (ja) | ||
| CN107086045B (zh) | 产生施加给非易失性存储单元的电压的电压供应器件 | |
| JPH035094B2 (ja) | ||
| US5157283A (en) | Tree decoder having two bit partitioning | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| KR100218315B1 (ko) | 레벨시프트 회로 | |
| JPH022713A (ja) | 半導体集積回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JPH0727697Y2 (ja) | ゼロクロス検出回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JPH08227584A (ja) | 三状態センス増幅器 | |
| JPH02180426A (ja) | レベルシフト回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JPH04278291A (ja) | メモリセル回路 | |
| JPS63114319A (ja) | 出力回路 | |
| KR960005797Y1 (ko) | 반도체장치의 제어회로(control circuit of semiconductor device) | |
| JP2713517B2 (ja) | 差動増幅回路 | |
| JPS62125712A (ja) | 入出力回路 | |
| JPH0492292A (ja) | 半導体集積記憶回路装置 | |
| JPS61114618A (ja) | 排他的論理和回路 | |
| JPH0832441A (ja) | 論理回路及びこの回路を用いたデコーダ装置 |