JPH0254669B2 - - Google Patents
Info
- Publication number
- JPH0254669B2 JPH0254669B2 JP57133541A JP13354182A JPH0254669B2 JP H0254669 B2 JPH0254669 B2 JP H0254669B2 JP 57133541 A JP57133541 A JP 57133541A JP 13354182 A JP13354182 A JP 13354182A JP H0254669 B2 JPH0254669 B2 JP H0254669B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- mosfet
- input
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電源と信号出力点との間に２個以上
のMOSFETを直列接続した構造を持つ論理回路
に関する。 〔発明の技術的背景とその問題点〕 第１図ａ，ｂは２入力のNANDゲートおよび
NORゲートのシンボルを示す図であり、この両
ゲートをCMOSトランジスタで実現する場合、
従来では第２図ａ，ｂの回路に示すように構成さ
れている。すなわち、従来のNANDゲートは第
２図ａに示すように、正極性の電源電圧VDD印加
点と出力端子１１との間に２個のＰチヤネル
MOSFET１２，１３を並列接続し、また出力端
子１１と基準の電源電圧VSS印加点との間に２個
のＮチヤネルMOSFET１４，１５を直列接続
し、かつ２個のMOSFET１２，１４のゲートに
第１の入力信号IN１を、２個のMOSFET１３，
１５のゲートに第２の入力信号IN２をそれぞれ
供給することによつて構成されている。また従来
のNORゲートは第２図ｂに示すように、上記
NANDゲートの場合とは反対に、VDD印加点と出
力端子２１との間に２個のＰチヤネルMOSFET
２２，２３を直列接続し、また出力端子２１と
VSS印加点との間に２個のＮチヤネルMOSFET
２４，２５を並列接続し、かつ２個のMOSFET
２２，２４のゲートに第１の入力信号IN１を、
２個のMOSFET２３，２５のゲートに第２の入
力信号IN２をそれぞれ供給することによつて構
成されている。 ところで第１図ａ，ｂに示す２入力のNAND
ゲートあるいはNORゲートでは、いずれか一方
の入力信号として常にVDDレベル（“１”レベル
に相当）を供給し、他方に“１”レベルあるいは
“０”レベルの入力信号を供給してインバータと
して使用する場合がある。ところが、このように
従来のNANDゲートあるいはNORゲートを使用
する場合には次のような欠点がある。 たとえばNANDゲートの場合、第３図ａに示
すように一方の入力信号IN１としてVDDレベルを
供給したときと、第３図ｂに示すように他方の入
力信号IN２としてVDDレベルを供給したときを比
較する。第４図ａ，ｂは上記第３図ａ，ｂそれぞ
れに対応する等価回路図である。第４図ａの場
合、前記第２図ａにおけるＰチヤネルMOSFET
１２が常に非導通およびＮチヤネルMOSFET１
４が常に導通するため、この回路はＰチヤネル
MOSFET１３とＮチヤネルMOSFET１５から
なり信号IN２を入力とするCMOSインバータと
みなすことができる。そして出力端子１１と
MOSFET１５との間にはMOSFET１４の導通
抵抗に相当する抵抗３１が挿入され、かつ出力端
子１１には寄生的な容量３２が、また上記抵抗３
１とMOSFET１５との接続点にも寄生的な容量
３３がそれぞれ接続されている。一方、第４図ｂ
の場合には、第２図ａにおけるＰチヤネル
MOSFET１３が常に非導通およびＮチヤネル
MOSFET１５が常に導通するため、この回路は
ＰチヤネルMOSFET１２とＮチヤネル
MOSFET１４からなり信号IN１を入力とする
CMOSインバータとみなすことができる。そし
てMOSFET１４とVSS印加点との間には
MOSFET１５の導通抵抗に相当する抵抗３４が
挿入され、かつ出力端子１１には寄生的な容量３
５が、またMOSFET１４と上記抵抗３４との接
続点にも寄生的な容量３６がそれぞれ接続されて
いる。 ここで第３図ａ，ｂの回路を同一基板上にかつ
対応するFETを同一寸法で形成する場合、抵抗
３１と３４の値、容量３２と３５の値および容量
３３と３６の値はそれぞれ等しいものとなる。い
ま第４図ａ，ｂの等価回路を比較する。出力端子
１１を“１”レベルに設定するような条件のと
き、第４図ａのものではMOSFET１３を介し
て、出力端子１１に接続された容量３２を充電す
る他に抵抗３１とMOSFET１５との接続点に接
続された容量３３も充電する必要がある。これに
対して第４図ｂのものではMOSFET１２を介し
て、出力端子１１に接続された容量３５を充電す
るのみでよい。このため第４図ａのものは第４図
ｂのものに比較しより大きな容量を充電しなけれ
ばならないので、出力端子１１を“１”レベルに
設定する場合のスイツチング速度が遅くなつてし
まう。すなわち、従来回路では、インバータとし
て使用する場合、どちらの入力信号を“１”レベ
ルに設定するかによつてスイツチング速度が異な
つてしまうという、スイツチング速度の入力端子
依存性の欠点がある。 また第４図ａ，ｂの等価回路を比較した場合、
MOSFET１４，１５それぞれの電流駆動能力が
単独で2KNあるとする。そして第４図ｂの場合、
MOSFET１４と抵抗３４との接続点のレベル
は、MOSFET１４が導通している時ほぼVSSと
なるため、第４図ｂの回路に組込まれた
MOSFET１４の電流駆動能力はほぼ2KNに近い
値となる。ところが第４図ａの場合、MOSFET
１５がVSS側にありかつ抵抗３１がVDD側にある
ため、この回路に組込まれたMOSFET１５の電
流駆動能力は抵抗３１の存在により単独の場合よ
りも低下してたとえば1.5KNになる。このため、
第４図ａのものでは第４図ｂのものに比較して回
路閾値電圧Vthcが大きくなり、この結果、第４図
ａ，ｂのものでは互いにノイズマージンが異なつ
てしまう。すなわち、ノイズマージンの入力端子
依存性という欠点がある。 またNANDゲートと同様に従来のNORゲート
でも、どちらの入力信号を“１”レベルに設定す
るかによつてスイツチング速度やノイズマージン
が異なつてしまう。さらにこのことは２入力の場
合ばかりではなく３入力以上のものについても同
様である。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的はスイツチング速度およ
び回路閾値電圧の入力端子依存性の無い論理回路
を提供することにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
２入力のCMOS NANDゲートにおいて基準の電
源電圧印加点と出力端子との間に、２個のＮチヤ
ネルMOSFETを直列接続してなる２個の直列回
路を並列挿入し、異なる直列回路において対応す
る位置に配置されたMOSFETのゲートに互いに
異なる入力信号を供給するようにしている。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第５図はこの発明の一実施例の構成を示す回
路図であり、前記第１図ａのシンボルで示めされ
る２入力のNANDゲートにこの発明を実施した
場合のものである。すなわちこの実施例回路で
は、従来と同様にVDD印加点と出力端子１１との
間に第１の入力信号IN１をゲート入力とするＰ
チヤネルMOSFET１２と第２の入力信号IN２を
ゲート入力とするもう１個のＰチヤネル
MOSFET１３とを並列接続するとともに、出力
端子１１とVSS印加点との間に第１の入力信号IN
１をゲート入力とするＮチヤネルMOSFET１４
と第２の入力信号IN２をゲート入力とするもう
１個のＮチヤネルMOSFET１５とを直列接続し
た上で、さらに出力端子１１とVSS印加点との間
に第２の入力信号IN２をゲート入力とするＮチ
ヤネルMOSFET１６と第１の入力信号IN１をゲ
ート入力とするもう１個のＮチヤネルMOSFET
１７を直列接続するようにしたものである。 すなわち、この実施例回路では、VDD印加点と
出力端子１１との間に２個のＰチヤネル
MOSFET１２，１３を並列接続し、またVSS印
加点と出力端子１１との間には各２個のＮチヤネ
ルMOSFET１４と１５および１６と１７を直列
接続してなる２個の直列回路を並列挿入し、Ｐチ
ヤネルMOSFET１２，１３のゲートには入力信
号IN１，IN２それぞれを供給し、さらに上記２
個の直列回路の対応する位置に配置された２個の
ＮチヤネルMOSFET１４，１６のうち一方の
MOSFET１４のゲートには入力信号IN１を、他
方のMOSFET１６のゲートには入力信号IN２を
それぞれ供給し、上記とは異なる位置に配置され
かつ互いに対応する位置に配置された２個のＮチ
ヤネルMOSFET１５，１７のうち一方の
MOSFET１５のゲートには入力信号IN２を、他
方のMOSFET１７のゲートには入力信号IN１を
それぞれ供給するようにしたものである。 次に上記のような構成でなる２入力のNAND
ゲートを、前記と同様にいずれか一方の入力信号
として常に“１”レベルを供給してインバータと
して使用する場合を説明する。 まず一方の入力信号IN１を常に“１”レベル
にする場合、ＰチヤネルMOSFET１２が常に非
導通になり、２個のＮチヤネルMOSFET１４，
１７が常に導通する。したがつて、この場合の等
価回路図は第６図ａの通りになる。すなわち、
VDD印加点と出力端子１１との間には入力信号IN
２をゲート入力とするＰチヤネルMOSFET１３
が挿入され、出力端子１１とVSS印加点との間に
はMOSFET１４の導通抵抗に相当する抵抗４１
とＮチヤネルMOSFET１５が直列挿入され、さ
らに出力端子１１とVSS印加点との間にはＮチヤ
ネルMOSFET１６と、MOSFET１７の導通抵
抗に相当する抵抗４２が直列挿入されている。さ
らに出力端子１１には寄生的な容量４３が、抵抗
４１とMOSFET１５の接続点には寄生的な容量
４４が、またMOSFET１６と抵抗４２の接続点
には寄生的な容量４５がそれぞれ接続されてい
る。 上記とは反対に他方の入力信号IN２を常に
“１”レベルにする場合、今度はＰチヤネル
MOSFET１３が常に非導通になり、２個のＮチ
ヤネルMOSFET１５，１６が常に導通する。し
たがつて、この場合の等価回路図は第６図ｂの通
りになる。すなわち、VDD印加点と出力端子１１
との間には入力信号IN１をゲート入力とするＰ
チヤネルMOSFET１２が挿入され、出力端子１
１とVSS印加点との間にはMOSFET１４と、
MOSFET１５の導通抵抗に相当する抵抗４６が
直列挿入され、さらに出力端子１１とVSS印加点
との間にはMOSFET１６の導通抵抗に相当する
抵抗４７とMOSFET１７が直列挿入されてい
る。さらに出力端子１１には寄生的な容量４８
が、MOSFET１４と抵抗４６の接続点には寄生
的な容量４９が、また抵抗４７とMOSFET１７
の接続点には寄生的な容量５０がそれぞれ接続さ
れている。 いま第５図の実施例回路において４個のＮチヤ
ネルMOSFET１４〜１７の素子寸法をそれぞれ
等しく設定したとすると、第６図ａ，ｂの等価回
路において、抵抗４１，４２，４６，４７それぞ
れの値、容量４３と４８の値、容量４４と５０の
値および容量４５と４９の値はそれぞれ等しいも
のとなる。そこで次に第６図ａ，ｂの等価回路そ
れぞれにおいて出力端子１１を“１”レベルに設
定するような条件のときを考える。 まず第６図ａのものではMOSFET１３を介し
て、出力端子１１に接続されている容量４３と、
さらに抵抗４１を介してもう１個の容量４４を充
電する必要がある。また第６図ｂのものでは
MOSFET１２を介して、出力端子１１に接続さ
れている容量４８と、さらに抵抗４７を介しても
う１個の容量５０を充電する必要がある。このと
き、４個のMOSFET１４〜１７がそれぞれ等し
い寸法で形成されていれば、上記容量４３と４８
それぞれ、抵抗４１と４７それぞれおよび容量４
４と５０それぞれは等しいため、第６図ａ，ｂの
ものでは同じ速度で出力端子１１を“１”レベル
にスイツチングすることができる。すなわち、ス
イツチング速度の入力端子依存性を無くすことが
できる。 ところで第５図の実施例回路においてＮチヤネ
ル側の電流駆動能力を第２図ａに示す従来回路の
ものと等しく設定する場合、４個の各Ｎチヤネル
MOSFET１４〜１７それぞれの単独の電流駆動
能力は第２図ａ中の２個の各Ｎチヤネル
MOSFET１４，１５それぞれの単独のそれの1/
２にすることができる。このため第５図中の４個
のＮチヤネルMOSトランジスタ１４〜１７の各
素子寸法は第２図ａ中の２個のＮチヤネル
MOSFET１４，１５のものの1/2にすることが
でき、これによつて第６図ａ，ｂ中の容量４３，
４８は第３図ａ，ｂ中の容量３２，３５よりも小
さくなり、同じく容量４４，５０は容量３３より
も小さくなる。そこでスイツチング速度が遅い第
４図ａの等価回路に比較して、第６図ａ，ｂ図回
路では出力端子１１に直接にあるいは抵抗を介し
て接続される容量の値を小さくすることができる
ため、従来よりスイツチング速度を早くすること
ができる。 また第６図ａ，ｂの等価回路は同一の回路構成
になつていて、しかも各値が互いに等しいため、
両回路の回路閾値電圧は等しい。したがつてノイ
ズマージンの入力端子依存性も無くすことができ
る。 第７図はこの発明の他の実施例の構成を示す回
路図であり、第８図のシンボル図で示すように３
入力のCMOS NANDゲートにこの発明を実施し
たものである。すなわち、この回路では、VDD印
加点と出力端子６１との間に３個の入力信号IN
１，IN２，IN３それぞれをゲート入力とする合
計３個のＰチヤネルMOSFET６２，６３，６４
を並列接続する。また出力端子６１とVSS印加点
との間に、第１の入力信号IN１をゲート入力と
するＮチヤネルMOSFET６５、第２の入力信号
IN２をゲート入力とするＮチヤネルMOSFET６
６および第３の入力信号IN３をゲート入力とす
るＮチヤネルMOSFET６７をこの順に直列接続
して第１の直列回路７４を構成する。さらに出力
端子６１とVSS印加点との間に、第３の入力信号
IN３をゲート入力とするＮチヤネルMOSFET６
８、第１の入力信号IN１をゲート入力とするＮ
チヤネルMOSFET６９および第２の入力信号IN
２をゲート入力とするＮチヤネルMOSFET７０
をこの順に直列接続して第２の直列回路７５を構
成する。またさらに出力端子６１とVSS印加点と
の間に、第２の入力信号IN２をゲート入力とす
るＮチヤネルMOSFET７１、第３の入力信号IN
３をゲート入力とするＮチヤネルMOSFET７２
および第１の入力信号IN１をゲート入力とする
ＮチヤネルMOSFET７３をこの順に直列接続し
て第３の直列回路７６を構成する。なお、この実
施例回路でも、合計９個のＮチヤネルMOSFET
６５〜７３の各素子寸法は等しく設定される。 このような構成でなる３入力のNANDゲート
のいずれか２つの入力信号として常に“１”レベ
ルを供給して、インバータとして使用する場合を
説明する。３入力のNANDゲートをインバータ
として使用するには、第９図ａに示すように入力
信号IN１，IN２を常に“１”レベルにする場合
と、第９図ｂに示すように入力信号IN２，IN３
を常に“１”レベルにする場合と、第９図ｃに示
すように入力信号IN１，IN３を常に“１”レベ
ルにする場合の３つの場合がある。 第１０図ａ，ｂ，ｃは第９図ａ，ｂ，ｃそれぞ
れに対応した等価回路図である。またこの第１０
図ａ，ｂ，ｃにおいて、抵抗８１〜８９は各
MOSFET６５〜７３の導通抵抗に相当する抵抗
である。さらに図示しないが前記の同様に出力端
子６１およびＮチヤネルMOSFETと抵抗との各
接続点にはそれぞれ寄生的な容量が接続されてい
る。この第１０図ａ，ｂ，ｃの回路では前記した
理由により、各出力端子６１に付随している容量
の値が等しいため、同じ速度で出力端子６１を
“１”レベルにスイツチングすることができる。 したがつて、この実施例の場合にもスイツチン
グ速度の入力端子依存性を無くすことができ、し
かも３個のＮチヤネルMOSFETを単に出力端子
とVSS印加点との間に直列接続する従来の３入力
NANDゲートにくらべて、出力端子６１に直接
にあるいは抵抗を介して接続される容量の値を小
さくすることができ、これにより従来よりもスイ
ツチング速度を早くすることができる。さらに第
１０図ａ，ｂ，ｃの等価回路は同一の回路構成で
ありしかも抵抗、図示しない容量の値が等しいた
め、各回路の回路閾値電圧は等しい。したがつて
ノイズマージンの入力端子依存性も無くすことが
できる。 第１１図はこの発明をｎ入力のCMOS NAND
ゲートあるいはNORゲートに実施した場合のＮ
チヤネル側あるいはＰチヤネル側の構成を示す回
路図である。一般にｎ個の入力信号が与えられる
場合には、出力端子OUTとVDD印加点（あるいは
VSS印加点）との間に、それぞれｎ個の
MOSFETを直列接続して構成される直列回路を
ｎ個並列接続し、各直列回路において対応する位
置に配置されたｎ個のMOSFETのゲートには互
いに異なる入力信号を供給するように構成する。
なお、第１１図において丸印はMOSFETを表わ
し、その丸印の中に記入した数字は入力信号の種
類を表わしている。 このような構成とすることによつて、出力端子
とVDD印加点（あるいはVSS印加点）との間にｎ
個のMOSFETを単に直列接続したものとくらべ
て、ｎ−１個の入力信号として常に“１”レベル
を供給してインバータとして使用する場合には前
記と同様にスイツチング速度および回路閾値電圧
の入力端子依存性を無くすことができる。 第１２図ないし第１６図はそれぞれこの発明の
応用例の構成を示すものである。第１２図ａは、
ＰチヤネルMOSFET１０１，１０２およびＮチ
ヤネルMOSFET１０３〜１０６からなるこの発
明に係る２入力CMOS NANDゲート１０７の出
力端に、ＰチヤネルMOSFET１０８，１０９そ
れぞれおよびＮチヤネルMOSFET１１０，１１
１それぞれからなる２段のCMOSインバータ１
１２，１１３を縦列接続して、出力駆動能力を高
めるようにしたものである。そしてこの回路をシ
ンボルを用いて表わすと第１２図ｂのシンボル構
成図のようになる。 第１３図ａは、ＰチヤネルMOSFET１０１，
１０２およびＮチヤネルMOSFET１０３〜１０
６からなるこの発明に係る２入力CMOS NAND
ゲート１０７の２つの入力端および出力端に、Ｐ
チヤネルMOSFET１１４，１１５，１１６それ
ぞれおよびＮチヤネルMOSFET１１７，１１
８，１１９それぞれからなる各CMOSインバー
タ１２０，１２１，１２２それぞれを設けるよう
にしたものであり、この回路のシンボル構成図は
第１３図ｂのように２入力のNOR回路となる。 この第１３図回路の場合、２つの入力信号IN
１，IN２をいつたんインバータ１２０，１２１
で受けるため、CMOS NANDゲート１０７自体
のノイズマージンの入力端子依存性は無いが、ス
イツチング速度の入力端子依存性は４個のＮチヤ
ネルMOSFET１０３〜１０６を設けることによ
つて解決されている。 第１４図ａは、それぞれＰチヤネルMOSFET
１０１，１０２およびＮチヤネルMOSFET１０
３〜１０６からなるこの発明に係る２個の２入力
NANDゲート１２３，１２４と、Ｐチヤネル
MOSFET１２５〜１２８およびＮチヤネル
MOSFET１２９，１３０からなるこの発明に係
る２入力NORゲート１３１と、Ｐチヤネル
MOSFET１３２およびＮチヤネルMOSFET１
３３からなるCMOSインバータ１３４とを組合
せて、第１４図ｂのシンボル構成図で表わされる
４入力のNAND回路を構成するようにしたもの
である。 第１５図ａは、ＰチヤネルMOSFET１２５〜
１２８およびＮチヤネルMOSFET１２９，１３
０からなるこの発明に係る２入力のNORゲート
１３１の出力端に、ＰチヤネルMOSFET１３２
およびＮチヤネルMOSFET１３３からなる
CMOSインバータ１３４を接続して、第１５図
ｂのシンボル構成図で表わされる２入力のOR回
路を構成するようにしたものである。 第１６図ａは、ＰチヤネルMOSFET１３５〜
１３７およびＮチヤネルMOSFET１３８〜１４
６からなるこの発明に係る３入力のCMOS
NANDゲート１４７の出力端に、Ｐチヤネル
MOSFET１４８およびＮチヤネルMOSFET１
４９からなるCMOSインバータ１５０を接続し
て、第１６図ｂのシンボル構成図で表わされる３
入力のAND回路を構成するようにしたものであ
る。 ところで、前記第２図ａに示すような構成の、
従来の２入力CMOS NANDゲートを実際に集積
化する場合、個々のMOSFETは素子寸法の小さ
なMOSFETをいくつか集合して構成されてい
る。これは１つの大きなMOSFETをシリコンゲ
ートプロセスで形成する場合、ゲート配線が長く
なつてその抵抗が与える影響が無視できなくなる
からである。したがつて従来では、前記第２図ａ
中の直列接続された２個のＮチヤネルMOSFET
１４，１５部分は、たとえば第１７図に示すよう
に、出力端子１１とVSS印加点との間に直列接続
されたそれぞれＮチヤネルMOSFET１４のチヤ
ネル幅の1/4の幅を持つ４個の各Ｎチヤネル
MOSFET１４Ａ〜１４Ｄと、それぞれＮチヤネ
ルMOSFET１５のチヤネル幅の1/4の幅を持つ
４個の各ＮチヤネルMOSFET１５Ａ〜１５Ｄと
からなる４個の直列回路１８Ａ〜１８Ｄによつて
構成されている。なお各MOSFET１４，１４Ａ
〜１４Ｄ，１５，１５Ａ〜１５Ｄのチヤネル長は
すべて等しいとする。 第１８図は第１７図回路を実際に集積化した場
合の一部分のパターン平面図である。図において
２００はＮ型の半導体基板上に形成されたＰ型の
ウエル領域である。このウエル領域２００上に
は、所定の間隔を保つて複数のN+型半導体領域
２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０
１Ｅ，…が一列に配列形成されている。このう
ち、図中の最も上方に配置されているN+型半導
体領域２０１Ａは、第１７図中のMOSFET１５
Ａのソース領域に対応している。上記半導体領域
２０１Ａに隣接して配置されているN+型半導体
領域２０１Ｂは、第１７図中のMOSFET１５Ａ
のドレインおよびMOSFET１４Ａのソース領域
に対応している。同様にN+型半導体領域２０１
Ｃは、MOSFET１５Ａのドレインおよび
MOSFET１４Ｂのドレイン領域に対応してい
る。N+型半導体領域２０１Ｄは、MOSFET１４
ＢのソースおよびMOSFET１５Ｂのドレイン領
域に対応している。さらにN+型半導体領域２０
１Ｅは、MOSFET１５Ｂのソースおよび
MOSFET１５Ｃのソース領域に対応している。 また上記一対のN+型半導体領域２０１Ａ，２
０１Ｂ相互間の表面上にはポリシリコンゲート配
線２０２Ａが、一対のN+型半導体領域２０１Ｂ，
２０１Ｃ相互間の表面上にはポリシリコンゲート
配線２０２Ｂが、一対のN+型半導体領域２０１
Ｃ，２０１Ｄ相互間の表面上にはポリシリコンゲ
ート配線２０２Ｃが、また一対のN+型半導体領
域２０１Ｄ，２０１Ｅ相互間の表面上にはポリシ
リコンゲート配線２０２Ｄがそれぞれ形成されて
いる。 さらに上記ウエル領域２００表面上には、絶縁
膜を介して、上記N+型半導体領域２０１の配列
方向に沿つて、アルミニウムからなる４本の配線
２０３Ａ〜２０３Ｄが並行して配列形成される。
このうち１本の配線２０３Ａには前記第２の入力
信号IN２が与えられていて、この配線２０３Ａ
には前記ポリシリコンゲート配線２０２Ａ，２０
２Ｄが接続されている。上記配線２０３Ｂには前
記第１の入力信号IN１が与えられていて、この
配線２０３Ｂには前記ポリシリコンゲート配線２
０２Ｂ，２０２Ｃが接続されている。 上記配線２０３Ｃには前記基準の電源電圧VSS
が与えられていて、この配線２０３Ｃには前記
N+型半導体領域２０１Ａ，２０１Ｅが接続され
ている。上記配線２０３Ｄは前記出力端子１１に
接続されているものであり、配線２０３Ｄには前
記N+型半導体領域２０１Ｃが接続されている。 第１９図は第１８図中のＸ−X′線に沿つた拡
大断面図である。図示するように第１８図のパタ
ーン平面図では第１７図中の４個のMOSFET１
５Ａ，１４Ａ，１４Ｂ，１５Ｂが示されている。 第１８図あるいは第１９図に示すように、N+
型半導体領域２０１の配列のうち配線２０３Ｄに
接続されたN+型半導体領域２０１Ｃを中心にし
て、この領域２０１Ｃとこれの両側に位置してい
る一対のN+型半導体領域２０１Ａ，２０１Ｅそ
れぞれとの間に存在しているゲート配線２０２
Ａ，２０２Ｂと２０２Ｃ，２０２Ｄのうち、半導
体領域２０１Ｃを中心にして互いに対応する位置
に存在する一対のゲート配線２０２Ｂと２０２Ｃ
には、配線２０３Ｂの信号IN１が共通に供給さ
れている。これと同様に半導体領域２０１Ｃを中
心にして互いに対応する位置に存在する一対のゲ
ート配線２０２Ａと２０２Ｄには、配線２０３Ａ
の信号IN２が共通に供給されている。 このような前提において、前記第５図に示すよ
うなこの発明の回路構成を得るには、４個の直列
回路のうち、２個の直列回路１８Ａ，１８Ｃでは
図示の通りに一方のMOSFET１４Ａ，１４Ｃの
ゲートに第１の入力信号IN１を供給しかつ他方
のMOSFET１５Ａ，１５Ｃのゲートに第２の入
力信号IN２を供給し、また残りの２個の直列回
路１８Ｂ，１８Ｄでは図示とは異なり一方の
MOSFET１４Ｂ，１４Ｄのゲートに第２の入力
信号IN２を供給し、他方のMOSFET１５Ｂ，１
５Ｄのゲートには第１の入力信号IN１を供給す
れば実現できる。そしてこのようにして第５図回
路を実現した場合の、第１８図に対応するパター
ン平面図が第２０図である。 第２０図が第１８図と異なるところは、前記
MOSFET１４Ｂのゲート配線２０２Ｃを配線２
０３Ｂに接続する代りに配線２０３Ａに接続し、
前記MOSFET１５Ｂのゲート配線２０２Ｄを配
線２０３Ａに接続する代りに配線２０３Ｂに接続
したところにある。また図示していないが、これ
と同様に前記MOSFET１４Ｄ，１５Ｄのゲート
配線の接続も第１７図に対して変更されている。
すなわち、この第２０図のものでは、配線２０３
Ｄに接続されているN+型半導体領域２０１Ｃを
中心にして、互いに対応する位置に存在している
一対のゲート配線２０２Ｂと２０２Ｃには互いに
異なる信号を供給し、これと同様にN+型半導体
領域２０１Ｃを中心にして互いに対応する位置に
存在する一対のゲート配線２０２Ａと２０２Ｄに
も互いに異なる信号を供給するようにしたもので
ある。 このように従来のパターンに対して配線をわず
かに変更するだけでこの発明回路を実現すること
ができ、面積増加もほとんど伴わない。 第２１図は前記第７図に示す３入力のCMOS
NANDゲートを実際に集積化した場合の、Ｎチ
ヤネル側の一部分のパターン平面図である。第２
１図において第７図中の９個の各Ｎチヤネル
MOSFET６５〜７３は、たとえば第１７図の場
合と同様にそれぞれ素子寸法の小さな４個の
MOSFETを集合して構成され、第２１図ではそ
のうちそれぞれ１個ずつのMOSFETが示されて
いる。 第２１図において３００はＰ型のウエル領域で
あり、このＰウエル領域３００上には所定間隔を
保つて10箇所のN+型半導体領域３０１Ａ〜３０
１Ｊが一列に配列形成されている。これらのN+
型半導体領域３０１は前記と同様にＮチヤネル
MOSFETのソース、ドレイン領域となるもので
ある。また各一対の上記N+型半導体領域３０１
Ａ，３０１Ｂ相互間、３０１Ｂ，３０１Ｃ相互
間、…３０１Ｉ，３０１Ｊ相互間の表面上には、
各ＮチヤネルMOSFETのポリシリコンゲート配
線３０２Ａ〜３０２Ｉが形成されている。さらに
上記Ｐウエル領域３００の表面上には、絶縁膜を
介して、上記N+型半導体領域３０１の配列方向
に沿つてアルミニウムからなる５本の配線３０３
Ａ〜３０３Ｅが並行して形成される。このうち３
本の各配線３０３Ｃ，３０３Ｂ，３０３Ａには第
１ないし第３の入力信号IN１〜IN３のそれぞれ
が与えられている。そして上記配線３０３Ａには
前記ポリシリコンゲート配線３０２Ａ，３０２
Ｅ，３０２Ｉが、上記配線３０３Ｂには前記ポリ
シリコンゲート配線３０２Ｂ，３０２Ｄ，３０２
Ｊが、上記配線３０３Ｃには前記ポリシリコンゲ
ート配線３０２Ｃ，３０２Ｆ，３０２Ｈがそれぞ
れ接続されている。また上記１本の配線３０３Ｄ
には前記基準の電源電圧VSSが与えられていて、
この配線３０３Ｄには前記N+型半導体領域３０
１Ａ，３０１Ｇが接続されている。上記配線３０
３Ｅは前記出力端子６１に接続されているもので
あり、この配線３０３Ｅには前記N+型半導体領
域３０１Ｄ，３０１Ｊが接続されている。 すなわち、３入力のCMOS NANDゲートの場
合でも、出力信号を得るための配線３０３Ｅが接
続されたN+型半導体領域３０１Ｄ，３０１Ｊそ
れぞれを中心にして、その両側に位置し電圧VSS
が与えられているN+型半導体領域３０１Ａ，３
０１Ｇそれぞれと領域３０１Ｄあるいは３０１Ｊ
との間に存在しているそれぞれ３本のポリシリコ
ンゲート配線３０２Ａ，３０２Ｂ，３０２Ｃと３
０２Ｄ，３０２Ｅ，３０２Ｆと３０２Ｇ，３０２
Ｈ，３０２Ｉのうち、上記領域３０１Ｄ，３０１
Ｊそれぞれを中心にして互いに対応する位置に存
在している各３本のポリシリコンゲート配線３０
２Ｃと３０２Ｄと３０２Ｉ，３０２Ｂと３０２Ｅ
と３０２Ｈ，３０２Ａと３０２Ｆと３０２Ｊそれ
ぞれには互いに異なる入力信号が供給されてい
る。 第２２図は前記第１１図に示すｎ入力の
CMOS NANDゲートあるいはCMOS NORゲー
トを実際に集積化した場合のＮチヤネル側あるい
はＰチヤネル側の一部分のパターン平面図であ
る。このパターンで示される回路がたとえば
NANDゲートである場合には、４００はＰ型の
ウエル領域となる。また４０１は各Ｎチヤネル
MOSFETのソース、ドレイン領域となるN+型半
導体領域であり、４０２はポリシリコンゲート配
線である。さらに４０３は第１ないし第ｎの入力
信号IN１〜INnのそれぞれが与えられるもの、
電圧VSSが与えられるものおよび出力端子OUTに
接続されているものとがあるアルミニウムからな
る配線である。この場合にも、出力信号を得るた
めの配線４０３のうちの１本が接続されたN+型
半導体領域４０１を中心にして、その両側に位置
し電圧VSSが与えられている各N+型半導体領域４
０１それぞれと上記配線４０３のうちの１本が接
続されたN+型半導体領域４０１との間に存在し
ている各ｎ本のポリシリコンゲート配線のうち、
配線４０３のうちの１本が接続されたN+型半導
体領域４０１を中心にして互いに対応する各ｎ本
のポリシリコンゲート配線４０２それぞれには互
いに異なる入力信号が供給されている。そしてこ
の第２２図に示すパターンあるいは第２１図に示
すパターンによつて３入力あるいはｎ入力の回路
を構成すれば、従来のパターンに対して配線をわ
ずかに変更するだけで各実施例回路を実現するこ
とができ、面積増加もほとんど伴わない。 〔発明の効果〕 以上説明したようにこの発明によれば、スイツ
チング速度および回路閾値電圧の入力端子依存性
の無い論理回路を提供することができる。
のMOSFETを直列接続した構造を持つ論理回路
に関する。 〔発明の技術的背景とその問題点〕 第１図ａ，ｂは２入力のNANDゲートおよび
NORゲートのシンボルを示す図であり、この両
ゲートをCMOSトランジスタで実現する場合、
従来では第２図ａ，ｂの回路に示すように構成さ
れている。すなわち、従来のNANDゲートは第
２図ａに示すように、正極性の電源電圧VDD印加
点と出力端子１１との間に２個のＰチヤネル
MOSFET１２，１３を並列接続し、また出力端
子１１と基準の電源電圧VSS印加点との間に２個
のＮチヤネルMOSFET１４，１５を直列接続
し、かつ２個のMOSFET１２，１４のゲートに
第１の入力信号IN１を、２個のMOSFET１３，
１５のゲートに第２の入力信号IN２をそれぞれ
供給することによつて構成されている。また従来
のNORゲートは第２図ｂに示すように、上記
NANDゲートの場合とは反対に、VDD印加点と出
力端子２１との間に２個のＰチヤネルMOSFET
２２，２３を直列接続し、また出力端子２１と
VSS印加点との間に２個のＮチヤネルMOSFET
２４，２５を並列接続し、かつ２個のMOSFET
２２，２４のゲートに第１の入力信号IN１を、
２個のMOSFET２３，２５のゲートに第２の入
力信号IN２をそれぞれ供給することによつて構
成されている。 ところで第１図ａ，ｂに示す２入力のNAND
ゲートあるいはNORゲートでは、いずれか一方
の入力信号として常にVDDレベル（“１”レベル
に相当）を供給し、他方に“１”レベルあるいは
“０”レベルの入力信号を供給してインバータと
して使用する場合がある。ところが、このように
従来のNANDゲートあるいはNORゲートを使用
する場合には次のような欠点がある。 たとえばNANDゲートの場合、第３図ａに示
すように一方の入力信号IN１としてVDDレベルを
供給したときと、第３図ｂに示すように他方の入
力信号IN２としてVDDレベルを供給したときを比
較する。第４図ａ，ｂは上記第３図ａ，ｂそれぞ
れに対応する等価回路図である。第４図ａの場
合、前記第２図ａにおけるＰチヤネルMOSFET
１２が常に非導通およびＮチヤネルMOSFET１
４が常に導通するため、この回路はＰチヤネル
MOSFET１３とＮチヤネルMOSFET１５から
なり信号IN２を入力とするCMOSインバータと
みなすことができる。そして出力端子１１と
MOSFET１５との間にはMOSFET１４の導通
抵抗に相当する抵抗３１が挿入され、かつ出力端
子１１には寄生的な容量３２が、また上記抵抗３
１とMOSFET１５との接続点にも寄生的な容量
３３がそれぞれ接続されている。一方、第４図ｂ
の場合には、第２図ａにおけるＰチヤネル
MOSFET１３が常に非導通およびＮチヤネル
MOSFET１５が常に導通するため、この回路は
ＰチヤネルMOSFET１２とＮチヤネル
MOSFET１４からなり信号IN１を入力とする
CMOSインバータとみなすことができる。そし
てMOSFET１４とVSS印加点との間には
MOSFET１５の導通抵抗に相当する抵抗３４が
挿入され、かつ出力端子１１には寄生的な容量３
５が、またMOSFET１４と上記抵抗３４との接
続点にも寄生的な容量３６がそれぞれ接続されて
いる。 ここで第３図ａ，ｂの回路を同一基板上にかつ
対応するFETを同一寸法で形成する場合、抵抗
３１と３４の値、容量３２と３５の値および容量
３３と３６の値はそれぞれ等しいものとなる。い
ま第４図ａ，ｂの等価回路を比較する。出力端子
１１を“１”レベルに設定するような条件のと
き、第４図ａのものではMOSFET１３を介し
て、出力端子１１に接続された容量３２を充電す
る他に抵抗３１とMOSFET１５との接続点に接
続された容量３３も充電する必要がある。これに
対して第４図ｂのものではMOSFET１２を介し
て、出力端子１１に接続された容量３５を充電す
るのみでよい。このため第４図ａのものは第４図
ｂのものに比較しより大きな容量を充電しなけれ
ばならないので、出力端子１１を“１”レベルに
設定する場合のスイツチング速度が遅くなつてし
まう。すなわち、従来回路では、インバータとし
て使用する場合、どちらの入力信号を“１”レベ
ルに設定するかによつてスイツチング速度が異な
つてしまうという、スイツチング速度の入力端子
依存性の欠点がある。 また第４図ａ，ｂの等価回路を比較した場合、
MOSFET１４，１５それぞれの電流駆動能力が
単独で2KNあるとする。そして第４図ｂの場合、
MOSFET１４と抵抗３４との接続点のレベル
は、MOSFET１４が導通している時ほぼVSSと
なるため、第４図ｂの回路に組込まれた
MOSFET１４の電流駆動能力はほぼ2KNに近い
値となる。ところが第４図ａの場合、MOSFET
１５がVSS側にありかつ抵抗３１がVDD側にある
ため、この回路に組込まれたMOSFET１５の電
流駆動能力は抵抗３１の存在により単独の場合よ
りも低下してたとえば1.5KNになる。このため、
第４図ａのものでは第４図ｂのものに比較して回
路閾値電圧Vthcが大きくなり、この結果、第４図
ａ，ｂのものでは互いにノイズマージンが異なつ
てしまう。すなわち、ノイズマージンの入力端子
依存性という欠点がある。 またNANDゲートと同様に従来のNORゲート
でも、どちらの入力信号を“１”レベルに設定す
るかによつてスイツチング速度やノイズマージン
が異なつてしまう。さらにこのことは２入力の場
合ばかりではなく３入力以上のものについても同
様である。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的はスイツチング速度およ
び回路閾値電圧の入力端子依存性の無い論理回路
を提供することにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
２入力のCMOS NANDゲートにおいて基準の電
源電圧印加点と出力端子との間に、２個のＮチヤ
ネルMOSFETを直列接続してなる２個の直列回
路を並列挿入し、異なる直列回路において対応す
る位置に配置されたMOSFETのゲートに互いに
異なる入力信号を供給するようにしている。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第５図はこの発明の一実施例の構成を示す回
路図であり、前記第１図ａのシンボルで示めされ
る２入力のNANDゲートにこの発明を実施した
場合のものである。すなわちこの実施例回路で
は、従来と同様にVDD印加点と出力端子１１との
間に第１の入力信号IN１をゲート入力とするＰ
チヤネルMOSFET１２と第２の入力信号IN２を
ゲート入力とするもう１個のＰチヤネル
MOSFET１３とを並列接続するとともに、出力
端子１１とVSS印加点との間に第１の入力信号IN
１をゲート入力とするＮチヤネルMOSFET１４
と第２の入力信号IN２をゲート入力とするもう
１個のＮチヤネルMOSFET１５とを直列接続し
た上で、さらに出力端子１１とVSS印加点との間
に第２の入力信号IN２をゲート入力とするＮチ
ヤネルMOSFET１６と第１の入力信号IN１をゲ
ート入力とするもう１個のＮチヤネルMOSFET
１７を直列接続するようにしたものである。 すなわち、この実施例回路では、VDD印加点と
出力端子１１との間に２個のＰチヤネル
MOSFET１２，１３を並列接続し、またVSS印
加点と出力端子１１との間には各２個のＮチヤネ
ルMOSFET１４と１５および１６と１７を直列
接続してなる２個の直列回路を並列挿入し、Ｐチ
ヤネルMOSFET１２，１３のゲートには入力信
号IN１，IN２それぞれを供給し、さらに上記２
個の直列回路の対応する位置に配置された２個の
ＮチヤネルMOSFET１４，１６のうち一方の
MOSFET１４のゲートには入力信号IN１を、他
方のMOSFET１６のゲートには入力信号IN２を
それぞれ供給し、上記とは異なる位置に配置され
かつ互いに対応する位置に配置された２個のＮチ
ヤネルMOSFET１５，１７のうち一方の
MOSFET１５のゲートには入力信号IN２を、他
方のMOSFET１７のゲートには入力信号IN１を
それぞれ供給するようにしたものである。 次に上記のような構成でなる２入力のNAND
ゲートを、前記と同様にいずれか一方の入力信号
として常に“１”レベルを供給してインバータと
して使用する場合を説明する。 まず一方の入力信号IN１を常に“１”レベル
にする場合、ＰチヤネルMOSFET１２が常に非
導通になり、２個のＮチヤネルMOSFET１４，
１７が常に導通する。したがつて、この場合の等
価回路図は第６図ａの通りになる。すなわち、
VDD印加点と出力端子１１との間には入力信号IN
２をゲート入力とするＰチヤネルMOSFET１３
が挿入され、出力端子１１とVSS印加点との間に
はMOSFET１４の導通抵抗に相当する抵抗４１
とＮチヤネルMOSFET１５が直列挿入され、さ
らに出力端子１１とVSS印加点との間にはＮチヤ
ネルMOSFET１６と、MOSFET１７の導通抵
抗に相当する抵抗４２が直列挿入されている。さ
らに出力端子１１には寄生的な容量４３が、抵抗
４１とMOSFET１５の接続点には寄生的な容量
４４が、またMOSFET１６と抵抗４２の接続点
には寄生的な容量４５がそれぞれ接続されてい
る。 上記とは反対に他方の入力信号IN２を常に
“１”レベルにする場合、今度はＰチヤネル
MOSFET１３が常に非導通になり、２個のＮチ
ヤネルMOSFET１５，１６が常に導通する。し
たがつて、この場合の等価回路図は第６図ｂの通
りになる。すなわち、VDD印加点と出力端子１１
との間には入力信号IN１をゲート入力とするＰ
チヤネルMOSFET１２が挿入され、出力端子１
１とVSS印加点との間にはMOSFET１４と、
MOSFET１５の導通抵抗に相当する抵抗４６が
直列挿入され、さらに出力端子１１とVSS印加点
との間にはMOSFET１６の導通抵抗に相当する
抵抗４７とMOSFET１７が直列挿入されてい
る。さらに出力端子１１には寄生的な容量４８
が、MOSFET１４と抵抗４６の接続点には寄生
的な容量４９が、また抵抗４７とMOSFET１７
の接続点には寄生的な容量５０がそれぞれ接続さ
れている。 いま第５図の実施例回路において４個のＮチヤ
ネルMOSFET１４〜１７の素子寸法をそれぞれ
等しく設定したとすると、第６図ａ，ｂの等価回
路において、抵抗４１，４２，４６，４７それぞ
れの値、容量４３と４８の値、容量４４と５０の
値および容量４５と４９の値はそれぞれ等しいも
のとなる。そこで次に第６図ａ，ｂの等価回路そ
れぞれにおいて出力端子１１を“１”レベルに設
定するような条件のときを考える。 まず第６図ａのものではMOSFET１３を介し
て、出力端子１１に接続されている容量４３と、
さらに抵抗４１を介してもう１個の容量４４を充
電する必要がある。また第６図ｂのものでは
MOSFET１２を介して、出力端子１１に接続さ
れている容量４８と、さらに抵抗４７を介しても
う１個の容量５０を充電する必要がある。このと
き、４個のMOSFET１４〜１７がそれぞれ等し
い寸法で形成されていれば、上記容量４３と４８
それぞれ、抵抗４１と４７それぞれおよび容量４
４と５０それぞれは等しいため、第６図ａ，ｂの
ものでは同じ速度で出力端子１１を“１”レベル
にスイツチングすることができる。すなわち、ス
イツチング速度の入力端子依存性を無くすことが
できる。 ところで第５図の実施例回路においてＮチヤネ
ル側の電流駆動能力を第２図ａに示す従来回路の
ものと等しく設定する場合、４個の各Ｎチヤネル
MOSFET１４〜１７それぞれの単独の電流駆動
能力は第２図ａ中の２個の各Ｎチヤネル
MOSFET１４，１５それぞれの単独のそれの1/
２にすることができる。このため第５図中の４個
のＮチヤネルMOSトランジスタ１４〜１７の各
素子寸法は第２図ａ中の２個のＮチヤネル
MOSFET１４，１５のものの1/2にすることが
でき、これによつて第６図ａ，ｂ中の容量４３，
４８は第３図ａ，ｂ中の容量３２，３５よりも小
さくなり、同じく容量４４，５０は容量３３より
も小さくなる。そこでスイツチング速度が遅い第
４図ａの等価回路に比較して、第６図ａ，ｂ図回
路では出力端子１１に直接にあるいは抵抗を介し
て接続される容量の値を小さくすることができる
ため、従来よりスイツチング速度を早くすること
ができる。 また第６図ａ，ｂの等価回路は同一の回路構成
になつていて、しかも各値が互いに等しいため、
両回路の回路閾値電圧は等しい。したがつてノイ
ズマージンの入力端子依存性も無くすことができ
る。 第７図はこの発明の他の実施例の構成を示す回
路図であり、第８図のシンボル図で示すように３
入力のCMOS NANDゲートにこの発明を実施し
たものである。すなわち、この回路では、VDD印
加点と出力端子６１との間に３個の入力信号IN
１，IN２，IN３それぞれをゲート入力とする合
計３個のＰチヤネルMOSFET６２，６３，６４
を並列接続する。また出力端子６１とVSS印加点
との間に、第１の入力信号IN１をゲート入力と
するＮチヤネルMOSFET６５、第２の入力信号
IN２をゲート入力とするＮチヤネルMOSFET６
６および第３の入力信号IN３をゲート入力とす
るＮチヤネルMOSFET６７をこの順に直列接続
して第１の直列回路７４を構成する。さらに出力
端子６１とVSS印加点との間に、第３の入力信号
IN３をゲート入力とするＮチヤネルMOSFET６
８、第１の入力信号IN１をゲート入力とするＮ
チヤネルMOSFET６９および第２の入力信号IN
２をゲート入力とするＮチヤネルMOSFET７０
をこの順に直列接続して第２の直列回路７５を構
成する。またさらに出力端子６１とVSS印加点と
の間に、第２の入力信号IN２をゲート入力とす
るＮチヤネルMOSFET７１、第３の入力信号IN
３をゲート入力とするＮチヤネルMOSFET７２
および第１の入力信号IN１をゲート入力とする
ＮチヤネルMOSFET７３をこの順に直列接続し
て第３の直列回路７６を構成する。なお、この実
施例回路でも、合計９個のＮチヤネルMOSFET
６５〜７３の各素子寸法は等しく設定される。 このような構成でなる３入力のNANDゲート
のいずれか２つの入力信号として常に“１”レベ
ルを供給して、インバータとして使用する場合を
説明する。３入力のNANDゲートをインバータ
として使用するには、第９図ａに示すように入力
信号IN１，IN２を常に“１”レベルにする場合
と、第９図ｂに示すように入力信号IN２，IN３
を常に“１”レベルにする場合と、第９図ｃに示
すように入力信号IN１，IN３を常に“１”レベ
ルにする場合の３つの場合がある。 第１０図ａ，ｂ，ｃは第９図ａ，ｂ，ｃそれぞ
れに対応した等価回路図である。またこの第１０
図ａ，ｂ，ｃにおいて、抵抗８１〜８９は各
MOSFET６５〜７３の導通抵抗に相当する抵抗
である。さらに図示しないが前記の同様に出力端
子６１およびＮチヤネルMOSFETと抵抗との各
接続点にはそれぞれ寄生的な容量が接続されてい
る。この第１０図ａ，ｂ，ｃの回路では前記した
理由により、各出力端子６１に付随している容量
の値が等しいため、同じ速度で出力端子６１を
“１”レベルにスイツチングすることができる。 したがつて、この実施例の場合にもスイツチン
グ速度の入力端子依存性を無くすことができ、し
かも３個のＮチヤネルMOSFETを単に出力端子
とVSS印加点との間に直列接続する従来の３入力
NANDゲートにくらべて、出力端子６１に直接
にあるいは抵抗を介して接続される容量の値を小
さくすることができ、これにより従来よりもスイ
ツチング速度を早くすることができる。さらに第
１０図ａ，ｂ，ｃの等価回路は同一の回路構成で
ありしかも抵抗、図示しない容量の値が等しいた
め、各回路の回路閾値電圧は等しい。したがつて
ノイズマージンの入力端子依存性も無くすことが
できる。 第１１図はこの発明をｎ入力のCMOS NAND
ゲートあるいはNORゲートに実施した場合のＮ
チヤネル側あるいはＰチヤネル側の構成を示す回
路図である。一般にｎ個の入力信号が与えられる
場合には、出力端子OUTとVDD印加点（あるいは
VSS印加点）との間に、それぞれｎ個の
MOSFETを直列接続して構成される直列回路を
ｎ個並列接続し、各直列回路において対応する位
置に配置されたｎ個のMOSFETのゲートには互
いに異なる入力信号を供給するように構成する。
なお、第１１図において丸印はMOSFETを表わ
し、その丸印の中に記入した数字は入力信号の種
類を表わしている。 このような構成とすることによつて、出力端子
とVDD印加点（あるいはVSS印加点）との間にｎ
個のMOSFETを単に直列接続したものとくらべ
て、ｎ−１個の入力信号として常に“１”レベル
を供給してインバータとして使用する場合には前
記と同様にスイツチング速度および回路閾値電圧
の入力端子依存性を無くすことができる。 第１２図ないし第１６図はそれぞれこの発明の
応用例の構成を示すものである。第１２図ａは、
ＰチヤネルMOSFET１０１，１０２およびＮチ
ヤネルMOSFET１０３〜１０６からなるこの発
明に係る２入力CMOS NANDゲート１０７の出
力端に、ＰチヤネルMOSFET１０８，１０９そ
れぞれおよびＮチヤネルMOSFET１１０，１１
１それぞれからなる２段のCMOSインバータ１
１２，１１３を縦列接続して、出力駆動能力を高
めるようにしたものである。そしてこの回路をシ
ンボルを用いて表わすと第１２図ｂのシンボル構
成図のようになる。 第１３図ａは、ＰチヤネルMOSFET１０１，
１０２およびＮチヤネルMOSFET１０３〜１０
６からなるこの発明に係る２入力CMOS NAND
ゲート１０７の２つの入力端および出力端に、Ｐ
チヤネルMOSFET１１４，１１５，１１６それ
ぞれおよびＮチヤネルMOSFET１１７，１１
８，１１９それぞれからなる各CMOSインバー
タ１２０，１２１，１２２それぞれを設けるよう
にしたものであり、この回路のシンボル構成図は
第１３図ｂのように２入力のNOR回路となる。 この第１３図回路の場合、２つの入力信号IN
１，IN２をいつたんインバータ１２０，１２１
で受けるため、CMOS NANDゲート１０７自体
のノイズマージンの入力端子依存性は無いが、ス
イツチング速度の入力端子依存性は４個のＮチヤ
ネルMOSFET１０３〜１０６を設けることによ
つて解決されている。 第１４図ａは、それぞれＰチヤネルMOSFET
１０１，１０２およびＮチヤネルMOSFET１０
３〜１０６からなるこの発明に係る２個の２入力
NANDゲート１２３，１２４と、Ｐチヤネル
MOSFET１２５〜１２８およびＮチヤネル
MOSFET１２９，１３０からなるこの発明に係
る２入力NORゲート１３１と、Ｐチヤネル
MOSFET１３２およびＮチヤネルMOSFET１
３３からなるCMOSインバータ１３４とを組合
せて、第１４図ｂのシンボル構成図で表わされる
４入力のNAND回路を構成するようにしたもの
である。 第１５図ａは、ＰチヤネルMOSFET１２５〜
１２８およびＮチヤネルMOSFET１２９，１３
０からなるこの発明に係る２入力のNORゲート
１３１の出力端に、ＰチヤネルMOSFET１３２
およびＮチヤネルMOSFET１３３からなる
CMOSインバータ１３４を接続して、第１５図
ｂのシンボル構成図で表わされる２入力のOR回
路を構成するようにしたものである。 第１６図ａは、ＰチヤネルMOSFET１３５〜
１３７およびＮチヤネルMOSFET１３８〜１４
６からなるこの発明に係る３入力のCMOS
NANDゲート１４７の出力端に、Ｐチヤネル
MOSFET１４８およびＮチヤネルMOSFET１
４９からなるCMOSインバータ１５０を接続し
て、第１６図ｂのシンボル構成図で表わされる３
入力のAND回路を構成するようにしたものであ
る。 ところで、前記第２図ａに示すような構成の、
従来の２入力CMOS NANDゲートを実際に集積
化する場合、個々のMOSFETは素子寸法の小さ
なMOSFETをいくつか集合して構成されてい
る。これは１つの大きなMOSFETをシリコンゲ
ートプロセスで形成する場合、ゲート配線が長く
なつてその抵抗が与える影響が無視できなくなる
からである。したがつて従来では、前記第２図ａ
中の直列接続された２個のＮチヤネルMOSFET
１４，１５部分は、たとえば第１７図に示すよう
に、出力端子１１とVSS印加点との間に直列接続
されたそれぞれＮチヤネルMOSFET１４のチヤ
ネル幅の1/4の幅を持つ４個の各Ｎチヤネル
MOSFET１４Ａ〜１４Ｄと、それぞれＮチヤネ
ルMOSFET１５のチヤネル幅の1/4の幅を持つ
４個の各ＮチヤネルMOSFET１５Ａ〜１５Ｄと
からなる４個の直列回路１８Ａ〜１８Ｄによつて
構成されている。なお各MOSFET１４，１４Ａ
〜１４Ｄ，１５，１５Ａ〜１５Ｄのチヤネル長は
すべて等しいとする。 第１８図は第１７図回路を実際に集積化した場
合の一部分のパターン平面図である。図において
２００はＮ型の半導体基板上に形成されたＰ型の
ウエル領域である。このウエル領域２００上に
は、所定の間隔を保つて複数のN+型半導体領域
２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０
１Ｅ，…が一列に配列形成されている。このう
ち、図中の最も上方に配置されているN+型半導
体領域２０１Ａは、第１７図中のMOSFET１５
Ａのソース領域に対応している。上記半導体領域
２０１Ａに隣接して配置されているN+型半導体
領域２０１Ｂは、第１７図中のMOSFET１５Ａ
のドレインおよびMOSFET１４Ａのソース領域
に対応している。同様にN+型半導体領域２０１
Ｃは、MOSFET１５Ａのドレインおよび
MOSFET１４Ｂのドレイン領域に対応してい
る。N+型半導体領域２０１Ｄは、MOSFET１４
ＢのソースおよびMOSFET１５Ｂのドレイン領
域に対応している。さらにN+型半導体領域２０
１Ｅは、MOSFET１５Ｂのソースおよび
MOSFET１５Ｃのソース領域に対応している。 また上記一対のN+型半導体領域２０１Ａ，２
０１Ｂ相互間の表面上にはポリシリコンゲート配
線２０２Ａが、一対のN+型半導体領域２０１Ｂ，
２０１Ｃ相互間の表面上にはポリシリコンゲート
配線２０２Ｂが、一対のN+型半導体領域２０１
Ｃ，２０１Ｄ相互間の表面上にはポリシリコンゲ
ート配線２０２Ｃが、また一対のN+型半導体領
域２０１Ｄ，２０１Ｅ相互間の表面上にはポリシ
リコンゲート配線２０２Ｄがそれぞれ形成されて
いる。 さらに上記ウエル領域２００表面上には、絶縁
膜を介して、上記N+型半導体領域２０１の配列
方向に沿つて、アルミニウムからなる４本の配線
２０３Ａ〜２０３Ｄが並行して配列形成される。
このうち１本の配線２０３Ａには前記第２の入力
信号IN２が与えられていて、この配線２０３Ａ
には前記ポリシリコンゲート配線２０２Ａ，２０
２Ｄが接続されている。上記配線２０３Ｂには前
記第１の入力信号IN１が与えられていて、この
配線２０３Ｂには前記ポリシリコンゲート配線２
０２Ｂ，２０２Ｃが接続されている。 上記配線２０３Ｃには前記基準の電源電圧VSS
が与えられていて、この配線２０３Ｃには前記
N+型半導体領域２０１Ａ，２０１Ｅが接続され
ている。上記配線２０３Ｄは前記出力端子１１に
接続されているものであり、配線２０３Ｄには前
記N+型半導体領域２０１Ｃが接続されている。 第１９図は第１８図中のＸ−X′線に沿つた拡
大断面図である。図示するように第１８図のパタ
ーン平面図では第１７図中の４個のMOSFET１
５Ａ，１４Ａ，１４Ｂ，１５Ｂが示されている。 第１８図あるいは第１９図に示すように、N+
型半導体領域２０１の配列のうち配線２０３Ｄに
接続されたN+型半導体領域２０１Ｃを中心にし
て、この領域２０１Ｃとこれの両側に位置してい
る一対のN+型半導体領域２０１Ａ，２０１Ｅそ
れぞれとの間に存在しているゲート配線２０２
Ａ，２０２Ｂと２０２Ｃ，２０２Ｄのうち、半導
体領域２０１Ｃを中心にして互いに対応する位置
に存在する一対のゲート配線２０２Ｂと２０２Ｃ
には、配線２０３Ｂの信号IN１が共通に供給さ
れている。これと同様に半導体領域２０１Ｃを中
心にして互いに対応する位置に存在する一対のゲ
ート配線２０２Ａと２０２Ｄには、配線２０３Ａ
の信号IN２が共通に供給されている。 このような前提において、前記第５図に示すよ
うなこの発明の回路構成を得るには、４個の直列
回路のうち、２個の直列回路１８Ａ，１８Ｃでは
図示の通りに一方のMOSFET１４Ａ，１４Ｃの
ゲートに第１の入力信号IN１を供給しかつ他方
のMOSFET１５Ａ，１５Ｃのゲートに第２の入
力信号IN２を供給し、また残りの２個の直列回
路１８Ｂ，１８Ｄでは図示とは異なり一方の
MOSFET１４Ｂ，１４Ｄのゲートに第２の入力
信号IN２を供給し、他方のMOSFET１５Ｂ，１
５Ｄのゲートには第１の入力信号IN１を供給す
れば実現できる。そしてこのようにして第５図回
路を実現した場合の、第１８図に対応するパター
ン平面図が第２０図である。 第２０図が第１８図と異なるところは、前記
MOSFET１４Ｂのゲート配線２０２Ｃを配線２
０３Ｂに接続する代りに配線２０３Ａに接続し、
前記MOSFET１５Ｂのゲート配線２０２Ｄを配
線２０３Ａに接続する代りに配線２０３Ｂに接続
したところにある。また図示していないが、これ
と同様に前記MOSFET１４Ｄ，１５Ｄのゲート
配線の接続も第１７図に対して変更されている。
すなわち、この第２０図のものでは、配線２０３
Ｄに接続されているN+型半導体領域２０１Ｃを
中心にして、互いに対応する位置に存在している
一対のゲート配線２０２Ｂと２０２Ｃには互いに
異なる信号を供給し、これと同様にN+型半導体
領域２０１Ｃを中心にして互いに対応する位置に
存在する一対のゲート配線２０２Ａと２０２Ｄに
も互いに異なる信号を供給するようにしたもので
ある。 このように従来のパターンに対して配線をわず
かに変更するだけでこの発明回路を実現すること
ができ、面積増加もほとんど伴わない。 第２１図は前記第７図に示す３入力のCMOS
NANDゲートを実際に集積化した場合の、Ｎチ
ヤネル側の一部分のパターン平面図である。第２
１図において第７図中の９個の各Ｎチヤネル
MOSFET６５〜７３は、たとえば第１７図の場
合と同様にそれぞれ素子寸法の小さな４個の
MOSFETを集合して構成され、第２１図ではそ
のうちそれぞれ１個ずつのMOSFETが示されて
いる。 第２１図において３００はＰ型のウエル領域で
あり、このＰウエル領域３００上には所定間隔を
保つて10箇所のN+型半導体領域３０１Ａ〜３０
１Ｊが一列に配列形成されている。これらのN+
型半導体領域３０１は前記と同様にＮチヤネル
MOSFETのソース、ドレイン領域となるもので
ある。また各一対の上記N+型半導体領域３０１
Ａ，３０１Ｂ相互間、３０１Ｂ，３０１Ｃ相互
間、…３０１Ｉ，３０１Ｊ相互間の表面上には、
各ＮチヤネルMOSFETのポリシリコンゲート配
線３０２Ａ〜３０２Ｉが形成されている。さらに
上記Ｐウエル領域３００の表面上には、絶縁膜を
介して、上記N+型半導体領域３０１の配列方向
に沿つてアルミニウムからなる５本の配線３０３
Ａ〜３０３Ｅが並行して形成される。このうち３
本の各配線３０３Ｃ，３０３Ｂ，３０３Ａには第
１ないし第３の入力信号IN１〜IN３のそれぞれ
が与えられている。そして上記配線３０３Ａには
前記ポリシリコンゲート配線３０２Ａ，３０２
Ｅ，３０２Ｉが、上記配線３０３Ｂには前記ポリ
シリコンゲート配線３０２Ｂ，３０２Ｄ，３０２
Ｊが、上記配線３０３Ｃには前記ポリシリコンゲ
ート配線３０２Ｃ，３０２Ｆ，３０２Ｈがそれぞ
れ接続されている。また上記１本の配線３０３Ｄ
には前記基準の電源電圧VSSが与えられていて、
この配線３０３Ｄには前記N+型半導体領域３０
１Ａ，３０１Ｇが接続されている。上記配線３０
３Ｅは前記出力端子６１に接続されているもので
あり、この配線３０３Ｅには前記N+型半導体領
域３０１Ｄ，３０１Ｊが接続されている。 すなわち、３入力のCMOS NANDゲートの場
合でも、出力信号を得るための配線３０３Ｅが接
続されたN+型半導体領域３０１Ｄ，３０１Ｊそ
れぞれを中心にして、その両側に位置し電圧VSS
が与えられているN+型半導体領域３０１Ａ，３
０１Ｇそれぞれと領域３０１Ｄあるいは３０１Ｊ
との間に存在しているそれぞれ３本のポリシリコ
ンゲート配線３０２Ａ，３０２Ｂ，３０２Ｃと３
０２Ｄ，３０２Ｅ，３０２Ｆと３０２Ｇ，３０２
Ｈ，３０２Ｉのうち、上記領域３０１Ｄ，３０１
Ｊそれぞれを中心にして互いに対応する位置に存
在している各３本のポリシリコンゲート配線３０
２Ｃと３０２Ｄと３０２Ｉ，３０２Ｂと３０２Ｅ
と３０２Ｈ，３０２Ａと３０２Ｆと３０２Ｊそれ
ぞれには互いに異なる入力信号が供給されてい
る。 第２２図は前記第１１図に示すｎ入力の
CMOS NANDゲートあるいはCMOS NORゲー
トを実際に集積化した場合のＮチヤネル側あるい
はＰチヤネル側の一部分のパターン平面図であ
る。このパターンで示される回路がたとえば
NANDゲートである場合には、４００はＰ型の
ウエル領域となる。また４０１は各Ｎチヤネル
MOSFETのソース、ドレイン領域となるN+型半
導体領域であり、４０２はポリシリコンゲート配
線である。さらに４０３は第１ないし第ｎの入力
信号IN１〜INnのそれぞれが与えられるもの、
電圧VSSが与えられるものおよび出力端子OUTに
接続されているものとがあるアルミニウムからな
る配線である。この場合にも、出力信号を得るた
めの配線４０３のうちの１本が接続されたN+型
半導体領域４０１を中心にして、その両側に位置
し電圧VSSが与えられている各N+型半導体領域４
０１それぞれと上記配線４０３のうちの１本が接
続されたN+型半導体領域４０１との間に存在し
ている各ｎ本のポリシリコンゲート配線のうち、
配線４０３のうちの１本が接続されたN+型半導
体領域４０１を中心にして互いに対応する各ｎ本
のポリシリコンゲート配線４０２それぞれには互
いに異なる入力信号が供給されている。そしてこ
の第２２図に示すパターンあるいは第２１図に示
すパターンによつて３入力あるいはｎ入力の回路
を構成すれば、従来のパターンに対して配線をわ
ずかに変更するだけで各実施例回路を実現するこ
とができ、面積増加もほとんど伴わない。 〔発明の効果〕 以上説明したようにこの発明によれば、スイツ
チング速度および回路閾値電圧の入力端子依存性
の無い論理回路を提供することができる。
第１図ａ，ｂは２入力のNANDゲートおよび
NORゲートのシンボル図、第２図ａ，ｂは第１
図ａ，ｂの各ゲートの回路図、第３図ａ，ｂは第
１図ａに示す２入力NANDゲートの異なる使用
例を示すシンボル図、第４図ａ，ｂは第３図ａ，
ｂに対応した等価回路図、第５図はこの発明の一
実施例の回路図、第６図ａ，ｂは第５図回路の等
価回路図、第７図はこの発明の他の実施例の回路
図、第８図は第７図回路のシンボル図、第９図
ａ，ｂ，ｃは第８図に示す回路の異なる使用例を
示すシンボル図、第１０図ａ，ｂ，ｃは第９図
ａ，ｂ，ｃに対応した等価回路図、第１１図はこ
の発明のさらに他の実施例の回路図、第１２図な
いし第１６図はそれぞれこの発明の応用例の構成
を示し、第１２図ａ、第１３図ａ、第１４図ａ、
第１５図ａおよび第１６図ａはそれぞれ回路図、
第１２図ｂ、第１３図ｂ、第１４図ｂ、第１５図
ｂおよび第１６図ｂはそれぞれシンボル構成図、
第１７図は前記第２図ａ回路を集積化する場合の
実際の回路図、第１８図は第１７図回路のパター
ン平面図、第１９図は第１８図中のＸ−X′線に
沿つた拡大断面図、第２０図は前記第５図回路の
パターン平面図、第２１図は前記第７図回路のパ
ターン平面図、第２２図は前記第１１図回路のパ
ターン平面図である。 １１，６１……出力端子、１２，１３，６２，
６３，６４……ＰチヤネルMOSFET、１４〜１
７，６５〜７３……ＮチヤネルMOSFET、４
１，４２，４６，４７，８１〜８９……抵抗、４
３，４４，４５，４８，４９，５０……寄生的な
容量、７４，７５，７６……直列回路、２００，
３００，４００……Ｐ型のウエル領域、２０１，
３０１，４０１……N+型半導体領域、２０２，
３０２，４０２……ポリシリコンゲート配線、２
０３，３０３，４０３……アルミニウムによる配
線。
NORゲートのシンボル図、第２図ａ，ｂは第１
図ａ，ｂの各ゲートの回路図、第３図ａ，ｂは第
１図ａに示す２入力NANDゲートの異なる使用
例を示すシンボル図、第４図ａ，ｂは第３図ａ，
ｂに対応した等価回路図、第５図はこの発明の一
実施例の回路図、第６図ａ，ｂは第５図回路の等
価回路図、第７図はこの発明の他の実施例の回路
図、第８図は第７図回路のシンボル図、第９図
ａ，ｂ，ｃは第８図に示す回路の異なる使用例を
示すシンボル図、第１０図ａ，ｂ，ｃは第９図
ａ，ｂ，ｃに対応した等価回路図、第１１図はこ
の発明のさらに他の実施例の回路図、第１２図な
いし第１６図はそれぞれこの発明の応用例の構成
を示し、第１２図ａ、第１３図ａ、第１４図ａ、
第１５図ａおよび第１６図ａはそれぞれ回路図、
第１２図ｂ、第１３図ｂ、第１４図ｂ、第１５図
ｂおよび第１６図ｂはそれぞれシンボル構成図、
第１７図は前記第２図ａ回路を集積化する場合の
実際の回路図、第１８図は第１７図回路のパター
ン平面図、第１９図は第１８図中のＸ−X′線に
沿つた拡大断面図、第２０図は前記第５図回路の
パターン平面図、第２１図は前記第７図回路のパ
ターン平面図、第２２図は前記第１１図回路のパ
ターン平面図である。 １１，６１……出力端子、１２，１３，６２，
６３，６４……ＰチヤネルMOSFET、１４〜１
７，６５〜７３……ＮチヤネルMOSFET、４
１，４２，４６，４７，８１〜８９……抵抗、４
３，４４，４５，４８，４９，５０……寄生的な
容量、７４，７５，７６……直列回路、２００，
３００，４００……Ｐ型のウエル領域、２０１，
３０１，４０１……N+型半導体領域、２０２，
３０２，４０２……ポリシリコンゲート配線、２
０３，３０３，４０３……アルミニウムによる配
線。
Claims (1)
- １ 一方導電型の半導体基体と、上記基体上に、
互いに分離しかつ所定方向に配列して形成される
複数の他方導電型の半導体領域と、互いに隣接す
る各一対の上記半導体領域相互間の上記基体表面
上に形成される複数のゲート配線と、上記半導体
領域のうちその配列の任意の位置に存在する第１
半導体領域に接続するように設けられここから出
力信号を得る第１配線と、上記第１半導体領域を
中心にしてその両側に配置される第２、第３半導
体領域に共通に接続するように設けられ所定電位
が与えられる第２配線と、上記第１、第２半導体
領域相互間および第１、第３半導体領域相互間に
存在するそれぞれ同数の上記ゲート配線のうち、
第１半導体領域を中心にして互いに対応する位置
に存在するゲート配線に互いに異なる入力信号を
供給する複数の第３配線とを具備したことを特徴
とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133541A JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
| DE8383107169T DE3376721D1 (de) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| EP83107169A EP0101896B1 (en) | 1982-07-30 | 1983-07-21 | Mos logic circuit |
| US06/518,751 US4716308A (en) | 1982-07-30 | 1983-07-29 | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133541A JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923924A JPS5923924A (ja) | 1984-02-07 |
| JPH0254669B2 true JPH0254669B2 (ja) | 1990-11-22 |
Family
ID=15107220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133541A Granted JPS5923924A (ja) | 1982-07-30 | 1982-07-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923924A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309815A (ja) * | 1989-05-25 | 1990-12-25 | Nec Corp | 多入力ｃｍｏｓゲート回路 |
| JP2897507B2 (ja) * | 1992-01-23 | 1999-05-31 | 三菱電機株式会社 | 半導体論理回路 |
| JP2016139390A (ja) * | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
-
1982
- 1982-07-30 JP JP57133541A patent/JPS5923924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923924A (ja) | 1984-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4716308A (en) | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers | |
| KR930000968B1 (ko) | 반도체 집적회로 | |
| JP2564787B2 (ja) | ゲートアレー大規模集積回路装置及びその製造方法 | |
| US4635088A (en) | High speed-low power consuming IGFET integrated circuit | |
| US4701642A (en) | BICMOS binary logic circuits | |
| JPH06501813A (ja) | ＢｉＣＭＯＳゲートアレイの基本セル | |
| KR890003147B1 (ko) | 게이트 에레이 | |
| JPH0697684B2 (ja) | プッシュプル出力バッファ | |
| US5378941A (en) | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device | |
| US6545892B2 (en) | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout | |
| US5404035A (en) | Multi-voltage-level master-slice integrated circuit | |
| JPH0254669B2 (ja) | ||
| US5066996A (en) | Channelless gate array with a shared bipolar transistor | |
| US5391943A (en) | Gate array cell with predefined connection patterns | |
| US5528061A (en) | Semiconductor integrated circuit device having multi-contact wiring structure | |
| JPH056351B2 (ja) | ||
| JPS5923925A (ja) | 論理回路 | |
| US5428255A (en) | Gate array base cell with multiple P-channel transistors | |
| JPH07193193A (ja) | 半導体装置 | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| JP3060311B2 (ja) | 半導体集積回路 | |
| US4980745A (en) | Substrate potential detecting circuit | |
| US4870471A (en) | Complementary metal-oxide semiconductor integrated circuit device with isolation | |
| JPH1187665A (ja) | 半導体集積回路 | |
| JPH0832441A (ja) | 論理回路及びこの回路を用いたデコーダ装置 |