JPH06501813A - ＢｉＣＭＯＳゲートアレイの基本セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｂ１ＣＭＯＳゲートアレイの基本セル １１上囚皿朋公１ 本発明は集積回路に関し、特にプログラマブルゲートアレイを有する特定用途向 は集積回路（ＡＳＩＣ）に関する。

ｌ見弦泗 １億個以上のトランジスタを有することのあるプログラマブルゲートアレイは、 経済的な特定用途向は集積回路（ＡＳＩＣ）を作るために用いられる。プログラ マブルゲートアレイは、金属マスクプログラマブル、電気プログラマブルまたは レーザプログラマブルである。マスクプログラマブルゲートアレイでは、連結さ れていないトランジスタを有するシリコンダイは、マスクスライスまたはマスク イメージと呼ばれる。マスクスライスをカスタマイズする内のトランジスタを選 択的に連結するために、よく知られたソフトウェアプログラム及びマクロセルラ イブラリ内の予め定義された論理回路構成（マクロセル）を用いる。

金属マスクプログラマブルゲートアレイのあるタイプでは、セルのアレイはチッ プ上に形成さね、各セルは、複数の連結されていない構成要素から成る。ある一 般的な配置では、各セル内に様々なタイプの構成要素が存在し、マクロセルの設 計者が各セル内にまたはセルの組合せを用いることによって多種の論理回路を設 計することができる。理想的には、各セルは最適な数及び種類の構成要素を有し 、最短の接続ワイヤ長によって、最少量のダイ領域を用い、かつ各マクロセルが 高い性能を得るための他の技術を用いることによって、設計者が幅広い種類のマ クロセルを設計することができることが望ましい。

プログラマブルゲートアレイ構造では、ＣＭＯＳデバイスの低い電力消費のため に、ＣＭＯＳトランジスタがセルの構成要素を形成し、Ｎチャネル及びＰチャネ ルＭＯ８ＦＥＴが、電源端子及びグランドとの間に直列に接続されている。これ らのＣＭＯＳトランジスタのゲートは共通に形成されているので、一方のトラン ジスタがオフの時他のトランジスタはオンであり、従って電源端子とグランドと の間の低インピーダンスパスを回避することができる。これらのＣＭＯＳ）ラン ジスタは、多種のマクロセルを形成するための“建築用ブロック”として用いる ことができる。

ダイ領域には限界があるので、ＣＭＯＳトランジスタを小型にする事か望ましく 、その結果ＣＭＯＳトランジスタは概ね適度な電流処理能力を有することになる 。ＣＭＯＳトランジスタの出力を１個または複数の次のステージに連結する導体 または構成要素の過度の寄生容量、インダクタンス及び抵抗の効果を打ち消すた めの大きな出力電流を得るために、複数のＣＭＯＳトランジスタかソースまたは シンクに並列に接続されなければならないか、または大電流ドライバが集積回路 に連結されても良い。ドライバは、セル内のＣＭＯＳトランジスタの小さい電流 出力を増幅するために各セル内に配置されるか、またはチップの選択された領域 内にのみ配置される。

速いスイッチング速度と高い出力駆動電流のためにますます一般的になった１つ のタイプの半導体技術は、ＢｉＣＭＯ３技術と呼ばれる。同じサイズのＭＯＳＦ ＥＴに比ベスイッチング速度が非常に速いために、Ｂ１ＣＭＯＳ回路では、バイ ポーラトランジスタがドライバとして用いられる。

従来技術のＢ　ｉ　ＣＭＯＳゲートアレイのセルでは、複数のＣＭＯＳトランジ スタが、ドライバとして用いられる２個のバイポーラデバイスに沿って各セル内 に含まれている。

２個のバイポーラトランジスタを含む従来技術のセルは、ウォング（Ｗｏｎｇ） 等による、刊行物”Ａ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｂ１Ｃ０Ｍ５　Ｄｉｒｅｃ ｔ　Ｄｒｉｖｅ　Ａｒｒａｙ、−、Ｉ　Ｅ　Ｅ　Ｅ　、　１９９８年　ＣＩＣＣ に記述されている。この刊行物は、各セル内に概ねバイポーラドライバステージ を含む従来のＢ１ＣＭＯＳゲートアレイの改良を記述している。従って、この刊 行物に基づけば、ドライバは各マクロセルに対して必要ではなく、バイポーラト ランジスタを含むセルは、０ＭＯ８論理ゲートの中心コアの円周の周りにのみ配 置される。この従来技術のデバイスでは、各Ｂ１ＣＭＯＳブロックは、２個の０ ＭＯ８論理ゲート、４個の更なるＮチャネルＭＯ３ＦＥＴ及び２個のＮＰＮバイ ポーラトランジスタから構成される。

この従来技術のＢ１ＣＭＯＳブロックは、高速で大電流の回路を形成するために 用いられる。とはいえ、中心にあるＣＭＯＳセルか周辺のバイポーラトランジス タトライバを必要とするとき、長い接続ラインが必要とされ、それによってスイ ッチング遅れか生ずる。

従って、上述された刊行物及び従来技術を改良したものから明らかなように、従 来技術の　Ｂ１ＣＭＯＳプログラマブルゲートアレイのデザインは、多数のＢ１ ＣＭＯＳセル（各々か２個のバイポーラトランジスタを有する）、またはチップ の周辺に沿って並べられた限定された数のＢｉＣＭ　ＯＳセルの何れかを有する 。

これらの従来技術のＢ　ｉ　ＣＭＯＳに含まれたＣＭＯ８構成要素及び標準的な ＣＭＯＳセルは、バイポーラドライバを用いることなしに、例えば０．４ｐＦの 負荷をドライブするためにかなり大きく作られている。また、従来の　ＢｉＣＭ Ｏ５回路は、２個のバイポーラトランジスタをドライバとして用いる時、高い電 圧（例えば５Ｖ）の入力信号が直接Ｎ′ＰＮプルダウントランジスタのベースに 印加され、大きなベース電流が流れることを避けるために、プルダウンＮＰＮバ イポーラトランジスタのベースに連結された複数のＭＯＳＦＥＴを必要とする。

即ち、これらの従来技術のＢ１ＣＭＯＳセル及び標準のＣＭＯＳセルでは、１個 または複数の次のステージを充分にドライブするためのセルの必要条件のために 、ダイ領域あたりのセルの計算能力はかなり低くなる。従って、ＢｉＣＭＯ８及 びＣ０Ｍ５プログラマブルゲートアレイは、かなり非能率的にダイ領域を使用し ている。

更に、バイポーラトランジスタドライバが１個またはそれ以上の次のステージを 駆動するために用いられず、ＡＳＩＣで実際に用いられるほとんどのマクロセル 内のバイポーラトランジスタドライバが、結局連結されないために、そのバイポ ーラトランジスタドライバに与えられたダイ領域のかなり大きな部分が浪費され る。更に、容量性負荷を緩和するために論理低の信号をドライブするためにドラ イバを用いることは好ましくない。その理由は、ＣＭＯＳトランジスタはそれ自 身、容量性負荷を駆動するために充分であり、バイポーラトランジスタドライバ は、不必要なスイッチング遅れをもたらすことになるからである。人力／出力（ Ｉｌｏ）　ドライバとして８ｉＣＭＯＳセルを含むことは一般的なことであり、 各ＢｉＣＭＯ８Ｉ１０セルは、チップのピンに連結されている。しかし、これら のＢ１ＣＭＯＳセルは、概ね内部駆動素子として用いられることはない。従って 、プログラマブルゲートアレイの分野で必要とされることは、ＣＭＯ３及びＢ１ ＣＭＯＳゲートアレイよりもダイ領域あたりのより高い計算能力を獲得するため ばかりではなく、従来のＢ１ＣＭＯＳゲートアレイと同様かまたはより高い性能 を獲得するためのセルである。

λ肌立皿迩 本出願は、Ａｂｂａｓ　ＥＩ　Ｇａｍａｌによる１９９０年５月１５日に出願さ れた出願番号第０７１５２４，２０７号明細書“ＢｉｃＭｏｓ　Ｄｉｇｉｔａｌ 　Ｄｒｉｖｅｒ　Ｃ１ｒｃｕｉｔ、”に関連し、その記載内容の全てを参照する 。

多数ゲート型のゲートアレイのような金属マスクプログラマブルゲートアレイで 用いられる高性能のセル構造がここで開示されている。基本的なセルでは、本発 明の実施例に基づいて、共通拡散領域を通して共通に形成された１つの電流処理 端子を有する２個の中間のサイズのＰチャネルトランジスタと、プルアップトラ ンジスタとして動作するために中間のサイズのＰチャネルトランジスタの共通ノ ードに連結された電流処理端子を有する１個の小さいサイズのＰチャネルトラン ジスタと、共通拡散領域を通して共通に形成された１個の電流処理端子を有する ２個の中間のサイズのＮチャネルトランジスタと、共通拡散領域を通して共通に 形成された１個の電流処理端子を有する２個の小さいサイズのＮチャネルトラン ジスタとを有する、セルの第１計算区域である。この第１計算区域は、セル内の 第２計算区域と同じ形をしている。セルの更なる計算区域は、他の実施例で加え ることもできる。駆動区域が各セル内に編入され、高速プルアップデバイスとし て動作するＮＰＮバイポーラトランジスタと、高速プルダウンデバイスとして動 作する大きいサイズのＮチャネルトランジスタと、ドライバの出力を電源電圧に プルアップする１個の小さいサイズのＰチャネルトランジスタとを有する。

この基本的なセルでは、１個のバイポーラトランジスタがプルアップデバイスと して各セル内に編入されている。

ＮＰＮバイポーラトランジスタの、コレクタが電源端子に連結され、エミッタが 大きいサイズのＮチャネルトランジスタのドレインに連結され、Ｎチャネルトラ ンジスタのソースかグランドに連結されているならば、このＮＰＮバイポーラト ランジスタとＮチャネルトランジスタは、各セルでドライバとして使用できる。

この実施例では、上述されたセルを用いて形成された多くのマクロセルが、バイ ポーラ／ＮＭＯＳトランジスタドライバを含むので、各セルの計算区域内のＣＭ ＯＳトランジスタは、従来技術のセルの０ＭＯ３）ランジスタよりもより小型に 形成されることが可能であり、その理由は、従来技術のセルのこれらの比較的大 きいＣ０Ｍ５トランジスタが、ドライバを用いることなしに直接容量性負荷を論 理低に駆動することを目的としているからである。

以下により詳しく述べられるように、好適なセル内の特定の区域及びセル内のそ れらの配置は、今日知られているような任意の従来技術のセルよりも有効なマス クプログラマブルゲートアレイ構造内で用いるための改良されたセルを提供する ために選択される。

図面の簡単な説明 第１図は、マスクプログラマブル多数ゲート構造の好適実施例のセルのための基 本セルの模式図である。

第２図は、第１図に示された基本セル構造のための好適なレイアウトである。

第３図から第１４図は、第１図及び第２図に示されたセル構造によって実施され る様々な論理回路またはマクロセルである。

第１５図は、第１図及び第２図のマスクプログラマブル多数ゲート構造のセルの 好適なタイリングである。

第１６図は、第１図及び第２図の複数のセルを有するアレイ部分を有するＡＳＩ Ｃである。

Ｂの詳細な脱Ｂ 第１図は、多数ゲート型のゲートアレイのような金属マスクプログラマブルゲー トアレイで用いるための好適な実施例のセルの模式図である。第１図に示された セルの主な利点は、単一のセル内の構成要素のみを用いることによって２個のス タティックＲＡＭ　（ＳＲＡＭ）メモリセルを形成可能なことである。この利点 によって、第１図のセルを編入するプログラマブルゲートアレイが、スタティッ クメモリアレイとして容易に構成されることができる。第１図のセルによって形 成される他の論理回路は、第３図から第１４図を参照して記述される。

第１図のセル２０は概ね３つの区域からなる。計算区域２２及び２４は同一の構 造であり、それらはマスター／スレーブ型フリップフロップ及び他の順序型論理 回路または同期型論理回路を作ることを助ける。駆動区域２６は、小電流出力の 計算区域が大多数の負荷を駆動するために大電流のソース／シンクドライバを形 成するために用いられる。

様々なマクロセルを構成するための区域２２、区域２４及び駆動区域２６の特定 された接続は、第３図から第１４図を参照して記述される。

計算区域２２では、６．８μｍの公称チャネル幅と０゜８μｍの公称チャネル長 を有する２個の中間のサイズのＰチャネルトランジスタ３３及び３２が、Ｐ型不 純物拡散領域を共有することによって共通の電流端子を有するように形成されて いる。２．４μｍの公称チャネル幅及び０．　８μｍの公称チャネル長を有する 小さいサイズのＰチャネルトランジスタ３４は、上述されたＰ型不純物拡散領域 を共有することによってトランジスタ３０及び３２と共通のノードを有する。

更に計算区域２２では、６．８μｍの公称チャネル幅及び０．　８μｍの公称チ ャネル長を有する中間のサイズのＮチャネルトランジスタ３６及び３８が形成さ れる。Ｎ型不純物拡散領域を共有することによって、トランジスタ３６及び３８ の１つの端子が共通に形成される。第１図に示された好適実施例では、Ｐチャネ ルトランジスタ３０のゲートとＮチャネルトランジスタ３６のゲートが共通であ り、Ｐチャネルトランジスタ３２のゲートとＮチャネルトランジスタ３８のゲー トが共通である。

小さいサイズのＮチャネルトランジスタ４０及び４２もまた計算区域２２に含ま れており、３．４μｍの公称チャネル幅及び０．　８μｍの公称チャネル長を有 する。トランジスタ４０及び４２は、Ｎ型不純物拡散領域を共有することによっ て、共通の端子を有するように形成されている。

計算区域２４は計算区域２２と等しい。計算区域２４は、中間のサイズのＰチャ ネルトランジスタ４４及び４６、小さいサイズのＰチャネルトランジスタ４８、 中間のサイズのＮチャネルトランジスタ５０及び５２、及び小さいサイズのＮチ ャネルトランジスタ５４及び５６を有する。

駆動区域２６は、ＮＰＮバイポーラトランジスタ５８、小さいサイズのＰチャネ ルトランジスタ６０、及び大きいサイズのＮチャネルトランジスタ６２を有する 。Ｐチャネルトランジスタ６０は、２．０μｍの公称チャネル幅及び０．８μｍ の公称チャネル長を有する。プルダウントランジスタとして用いられる大きいサ イズのＮチャネルトランジスタ６２は、１６．０μｍの公称チャネル幅及び０． 　８μｍの公称チャネル長を有する。バイポーラトランジスタ５８は、プルアッ プデバイスとして用いられ、小さいサイズのＰチャネルトランジスタ６０は、ド ライバの入力とドライバの出力との間の任意の閾値電圧効果を打消すためにトラ ンジスタ５８のペースエミッタ間に並列に接続される。

即ち、バイポーラブルアンブトランンスタ５８が、駆動区域２６の出力に連結さ れた１個または複数の次のステージを充電するために必要な電流を供給した後、 小さいサイズのＰチャネルトランジスタ６０は、トランジスタ５８のエミッタの 電圧を上昇させるように動作し、トランジスタ５８のエミッタに連結された次の ステージ＼必要な過渡的な電流を供給する。

更に、第１図では、Ｐチャネルトランジスタ３２及び４４は互いに絶縁されてい て、これらのトランジスタはトランジスタ３２と４４との間に直列に更なるＰチ ャネルトランジスタを配置することによって電気的に接続されることができる。

この更なるトランジスタに適切なゲート電圧を加えることによって、トランジス タ３２及び４４は電気的に接続された状態または電気的に接続されていない状態 となることができる。同様に、更なるＮチャネルトランジスタが、Ｎチャネルト ランジスタ３８と５０との間に直列に配置され、トランジスタ３８と５０との電 気的な接続及び非接続を制御する。

上述されたトランジスタの絶対的なサイズは、本発明では重要ではない。小さ７ いサイズのＰ及びＮチャネルトランジスタの上述されたサイズは、それらのトラ ンジスタのソース及びドレイン領域が電極との接触のために十分な大きさを有す るように選定されている。中間のサイズのＮチャネルトランジスタのサイズは小 さいサイズのＮチャネルトランジスタのサイズ（例えばチャネル幅）のおよそ２ 倍のサイズに選定されており、およそ２倍の電流駆動能力を有する。中間のサイ ズのＰチャネルトランジスタのサイズは、できる限り大きく選定されるが、しか し、小さいサイズのＮチャネルトランジスタの電流駆動能力が、中間のサイズの Ｐチャネルトランジスタの電流駆動能力よりも大きくなるようなサイズでなけれ ばならない。　（この相対的な比率の理由は、第７図のＳＲＡＭセルを理解する ことにょ明らかになる。）大きいサイズのＮチャネルプルダウントランジスタは 、残りのセル領域を与える範囲内でできるだけ大きく形成される。

マクロセルのドライバトランジスタ５８及び６２の接続及び動作は次のようであ る。本発明のドライバの実施例では、第１人力位号はＮＰＮバイポーラトランジ スタ５８のベースに加えられ、そのトランジスタのコレクタは概ね正の電源電圧 に連結されている。第１人力位号と反対の極性を有する第２人力位号は、大きい サイズのＮチャネルトランジスタ６２のゲートに連結され、トランジスタ６２は 、バイポーラトランジスタ５８のエミッタに連結されたトレイン及びグランドに 連結されたソースを有する。バイポーラトランジスタ５８とＮチャネルトランジ スタ６２の共通ノードは、ドライバの出力信号を提供する。従って、バイポーラ トランジスタ５８とＮチャネルトランジスタ６２は、電源端子からグランドへバ イポーラトランジスタ５８及びＮチャネルトランジスタ６２を通して流れる非常 に小さい漏れ電流を伴なった論理高または論理低の出力信号を提供するため相反 する状態になるように構成されている。

このトライバは、より少ない数のトランジスタを必要とするので、従来技術のＢ 　ｉ　ＣＭＯＳドライバよりも小型であり、その性能は標準のＢ　ｉ　ＣＭＯＳ ドライバに匹敵する。

本発明のドライブ回路の更なる利点は、同時出願されその内容を必要に応じて参 照される、　”Ｂ１ＣＭＯＳ　Ｄｉｇｉｔａｌ　Ｄｒｉｖｅｒ　Ｃ１ｒｃｕｉｔ 、”という特許出願に記述されている。このタイプのドライバを用いたセルは、 Ｂ１ＮＭＯＳセルと呼ばれる。

第２図は、第１図のセルのレイアウトの実施例を示し、ポリシリコンゲートは、 太線で表わされ、Ｎ型不純物拡散領域は狭い斜め線で表わされ、Ｐ型不純物拡散 領域は、広い間隔の斜め線で表わされる。第２図では、計算区域２２．２４及び 駆動区域２６は、垂直に配置されている。計算区域２２と２４は等しい。

第１図に示されたＰチャネルトランジスタ３０及び３２が、第２図では計算区域 ２２内に示されている。Ｐチャネルトランジスタ３０及び３２は、Ｐ型不純物拡 散領域７０．７２及び７４から構成されていて、ポリシリコンゲート７６及び７ ８は、領域８０を貫通して延在するように概ね描かれている低濃度に添加された Ｎ型ウェル内のチャネル領域を覆いかつチャネル領域から絶縁されている。

第１図で示された小さいサイズのＰチャネルトランジスタ３４は、第２図ではＰ 型不純物拡散領域７２、Ｐ型不純物拡散領域８２及びゲート８４を有するように 示されている。トランジスタ３４のチャネルは、ゲート８４の下に存在する低濃 度に添加されたＮウェル８０の一部分によって形成される。

第１図に示された中間のサイズのＮチャネルトランジスタ３６及び３８は、第２ 図では低濃度に添加されたＰウェル領域９６を覆うゲート９２及び９４を伴なっ た高濃度に添加されたＮ領域８６．８８及び９０によって形成されるように示さ れている。

第１図に示された小さいサイズのＮチャネルトランジスタ４０及び４２は、第２ 図では低濃度に添加されたＰウェル９６を覆い、Ｐウェル９６から絶縁されたゲ ート１０４及び１０６を伴なった高濃度に添加されたＮ型不純物拡散領域９８． １００及び１０２によって構成されるように示されている。第１図に示された計 算区域２４内の様々な構成要素は、第２図では計算区域２２に関して述べられた 種々の構成要素の配置と同様の方法で配置されている。

第１図で示されたＮＰＮバイポーラトランジスタ５８は、第２図ではＰ型ベース 領域１０８内に形成されたＮ型拡散エミッタ領域（図示されていない）に接続さ れているポリンリコンエミソタ接合部１１０を伴なった連続なＰ型不純物拡散領 域によって形成されることが示されている。ベース領域１０８はコレクタ１１２ の中に形成され、低濃度に添加されたＰウェル領域８０を有する。エミッタ接合 部１１０及びエミッタ領域（図示されていない）は、ＮＰＮバイポーラトランジ スタ５８の電流駆動能力を増加させるために並列に形成される。

ＮＰＮバイポーラトランジスタ５８は、プルダウンデバイスとして用いられるよ うに意図されているので、バイポーラトランジスタ５８は、ダイ領域を維持する ためにセル内の全てのＰチャネルトランジスタと同様に等しいＰウニ〜ル８ｏ内 に含まれる。更に実施例に於ては、バイポーラトランジスタは、Ｐチャネルトラ ンジスタとＮウェルを共有し、もし必要であれば、バイポーラトランジスタは分 離したＮウェル内に配置され、非常に大きい容量性負荷（例えば２ｐＦ以上）を プルダウンするためのプルダウントランジスタとして用いられるか、または他の 任意の目的のために用いられる。

高濃度に添加されたＮ型不純物拡散領域１１４は、Ｎウェル８０に対する接合領 域として動作する。

第１図に示された小さいサイズのＰチャネルトランジスタ６０は、第２図では、 トランジスタ６０のチャネル領域を覆いかつチャネル領域から絶縁されたゲート １２０を伴なったＰ型不純物拡散領域１１６及び１１８を有する。

第１図に示された大きいサイズのＮチャネルトランジスタ６２は、第２図では、 チャネル領域を覆いかつチャネル領域から絶縁されたゲート１２６を伴なう高濃 度に添加されたＮ型不純物拡散領域１２２及び１２４を有する。

第２図のＢ１ＮＭＯＳセルの電位をプルダウンする能力を増加するために、ゲー ト１３０は、拡散領域１２４と１２８との間にあるチャネル領域を覆うセル内に 形成され、ここでＮ型不純物拡散領域１２８は、隣接するセルの一部である。従 って、３個の大きいサイズのＮチャネルトランジスタか２個″の隣接するセル内 に形成される。このように、ドライバの電位をプルダウンする能力を増加するた めに、　゛大きいサイズの更なるＮチャネルトランジスタか、他のプルダウンの ためのＮチャネルトランジスタに対して並列に形成されることが可能であり、一 方、この更なるＮチャネルトランジスタはもし必要であれば他の大きいサイズの Ｎチャネルトランジスタに対して直列に形成されることも可能である。

高濃度に添加されたＰ型拡散領域１３４．１３６及び１３８は、各々領域２６． ２４及び２２内にＰウェルに対する接合領域を有する。

第２図に示されるセルの面積はおよそ１３００Ｉ１ｍ”である。

第２図のセルの不純物濃度及び他のパラメータは、セルに要求される特別な条件 に依存し、当業者が決定できる。

第３図から第１３図には、第１図及び第２図の１つのセルを使用することによっ て形成できる様々な論理回路またはマクロセルの例が示されている。幾つかの場 合（例えば第１３図）、マクロセルは、１つの計算区域と駆動区域のみを用いて 形成されている。第１４図は、２つのセルを用いて形成できるマクロセルの例を 示している。

第３図から第１４図の模式図は、当業者によって容易に理解することができ、こ れらの種々の論理回路の動作は、これらの模式図を見ることによって当業者によ って容易に理解される。

第３図から第１４図の模式図の種々の構成要素のシンボ゛ルの大きさは、第１図 に示された構成要素の何れが使用されているかを表わし、第１図に示された小さ いサイズのＰチャネルトランジスタ３４．４８及び６０は、第３図から第１４図 では他のトランジスタよりもより小さく表わされている。同様に、小さいサイズ のＮチャネルトランジスタ４０．４２．５４及び５６は、最も小さいＮチャネル トランジスタとして表わされている。中間のサイズのＰ及びＮチャネルトランジ スタ３０．３２．３６．３８．４４．４６．５０及び５２は、小さいサイズのト ランジスタよりも僅かに大きく表わされているが、大きいサイズのＮチャネルト ランジスタ６２よりは小さく表わされている。第３図から第１４図でインバータ のシンボルによって表わされたインバータは、概ね共通のゲートを有する中間の サイズのＰチャネル及びＮチャネルトランジスタによって形成され、標準のＣＭ 　ＯＳインバータのように電源端子とグランド端子との間に直列に接続されてい る。

第３図から第１４図では、入力信号は文字Ａ及びＢによって表わされ、出力信号 は概ね文字Ｚによって表わされる。

特別な回路をより良く理解するために必要な出力信号及び入力信号のより特別な 符号は、模式図の中で与えられている。

特に、第３図は２人力ＡＮＤゲートを示し、もし入力Ａ及びＢか論理高ならば、 出力Ｚもまた論理高である。

第４図には、クロックされたラッチが示されていて、論゛理高の入力信号りか人 力され、かつ論理高のＣ１ｋ信号か入力された時、出力には論理高の出力信号Ｚ か出力される。

出力信号Ｚは、論理高のＣ１ｋ信号（信号Ｃ１ｋの補数の信号）か発生すること によって形成されるフィードバックパスによって入力信号のレベルにラッチされ ることになる。

第５図は、入力Ａ１　人力Ｂ及び出力Ｚを有する２人力エクスクルーシブＯＲゲ ートであり、第３図及び第４図の論理回路と同様に、第１図及び第２図に示され たセル内の１つの構成要素のみを用いて形成されている。

第６図は、マスター／スレーブ型Ｄフリップフロップを表わし、１つのセル内の 全ての構成要素を使用しており、入力りを有する。

第７図は、２つのスタティックＲＡＭ　（ＳＲＡＭ）メモリセルを示し、各メモ リセルは６個のトランジスタを有し、第１図及び第２図の１つのセルのみを用い ることによって形成される。各ＳＲＡＭメモリセルの状態が、ＳＲＡＭのビット ラインに連結された高感度差動センス回路によって決定されるため、これらのＳ ＲＡＭメモリセルは、第１図及び第２図のセルの駆動区域を使用しない。このセ ンス増幅器は他のセルを用いることによって容易に形成される。

重要なことは、第７図のＳＲＡＭメモリセルで、ワードラインによって制御され た小さいサイズのＮチャネルトランジスタは、ＣＭＯＳインバータで用いられる 中間の大きさのＰチャネルトランジスタの電流駆動能力よりも大きい電流駆動能 力を有するということである。これは、ＳＲＡＭセルの確かな書込み動作を確実 にするために必要なことである。

第８図は、第１図及び第２図に示されたセルの１つの構成要素を用いることによ って形成されるデュアルポートＳＲＡＭを示す。第８図では、アクセストランジ スタはより小さいサイズのＮチャネルトランジスタであり、両ボートからの確か な同時の読出しを確実にするべく、インバータは並列接続された中間のサイズの Ｎチャネルトランジスタ及びＰチャネルトランジスタから構成されている。

第９ａ図は、１つのセル内の構成要素によって形成されたＮＡＮＤゲートであり 、このゲートは比較的高い寄生容量を有する出力に対して有利である。第９ａ図 に示されたインバータは、中間のサイズのＮチャネル及びＰチャネルトランジス タによって構成され、一方Ｎ　Ａ　Ｎ　Ｄゲート２００は、小さいサイズのＮチ ャネルトランジスタ及び中間のサイズのＰチャネルトランジスタを用いた第９ｂ 図に示された回路を用いることによって構成される。大きいサイズのＮチャネル トランジスタ２０１は、プルダウンデバイスとして用いられる。任意の小さいサ イズのＰチャネルトランジスタ２０２は、バイポーラトランジスタ２０３のへ一 スとエミッタとの間に連結され、Ｐチャネルトランジスタ２０２のケートは、ト ランジスタ２０１のゲートまたはグランド電位に連結されている。Ｐチャネルト ランジスタ２０２は、出力信号Ｚか論理高の時、トランジスタ２０３の電圧降下 ＶＢＥを除去する。

第１０図は、１つのセル内の構成要素によって形成されたＮ　Ａ　Ｎ　Ｄケート であり、中程度の大きさの容量性負荷を駆動するために有利であり、ＮＡＮＤゲ ートのスイッチング遅れは、出力信号Ｚをプルダウンすることよって回避される 。２個のＮチャネルプルダウントランジスタが用いられていることか注目される 。これら２個の大きいサイズのＸチャネルトランジスタは、第２図の拡散領域１ ２２．１２４及び１２８を用いることによって第２図のセルの配置内で利用可能 となる。任意の小さいサイズのＰチャネルトランジスタ２０２は、第９ａ図に示 すようにそのゲートがグランド電位に連結されている。

第１１図は、１つのセルのみを用いて形成されたＮＡＮＤゲートであり、非常に 少数のトランジスタを用いている。

従って、同じセル内の他の構成要素は、他の回路のために利用可能である。しか しながら、第１１図のＮ　Ａ　Ｎ　Ｄゲートは、小さい容量性負荷を駆動するた めにのみ用いられる。

任意の小さいサイズのＰチャネルトランジスタ２０２は、第９ａ図でトランジス タ２０２のゲートかグランド電位に連結されるのと同様にそのゲートはグランド 電位に連結されている。

第１２図は、１つのセルのみを用いて形成された３状態デバイスであり、論理高 及び論理低または高インピーダンス状態に駆動可能な出力を有する。高インピー ダンス状態は、バイポーラプルダウントランジスタのベース及び大きいサイズの Ｎチャネルプルダウントランジスタのゲートへ論理低の信号を加えることによっ て得られる。ＡＮＤゲート２０４及び２０６は、等しい論理を用いることによっ て形成される。

第１３図は、１つのセルを用いた反転出力を伴なう二対１のマルチプレクサであ り、小さいサイズのＰチャネルトランジスタ２０８は、インバータ２１０の出力 が論理低の時、インバータ２１０の入力を電源電圧にプルアップするために用い られる。従って、インバータ２１０の出力が論理低の時、Ｎチャネルトランジス タ２１２のゲートに印加される電圧は電源電圧であり、バイポーラトランジスタ ２１１のベースに印加される電圧はグランド電位である。従って、インバータ２ １０の入力に安定した電圧を提供することより、小さいサイズのＰチャネルトラ ンジスタ２０８は第１３図の回路のノイズ余裕を増加させるように動作す任意の 小さいサイズのＰチャネルトランジスタ２１３は、出力Ｚが論理高の時、バイポ ーラトランジスタ２１１の電圧降下ＶＢＥを消去する。トランジスタ２１３のゲ ートは、グランド電位またはトランジスタ２１１のゲートに連結さ第１３図のマ ルチプレクサは、セルの１つの計算区域及び駆動区域を用いることによって形成 される。

第１４図は、クリア、イネーブル及びクロック（Ｃｌ　ｋ）制御入力端子を有す るＤフリップフロップであり、２個のセルを必要とする。プルダウンドライバト ランジスタを除く、図示された全てのＮチャネルトランジスタは、小さいサイズ のトランジスタであり、一方インバータは中間のサイズのＰ及びＮチャネルトラ ンジスタから構成されている。

任意の小さいサイズのＰチャネルトランジスタ２５０は、出力信号Ｚか論理高の 時、トランジスタ２５１の電圧降下ＶＢＥを消去する。トランジスタ２５０のゲ ートは、グランド電位またはトランジスタ２５２のゲートに連結されている。

第３図乃至第６図及び第９図乃至第１４図に示されたマクロセルは、第１図に示 されたバイポーラトランジスタ５８及びトランジスタ６２のような１個または複 数の大きいサイズのＮチャネルトランジスタを有する駆動区域を使用している。

第７図及び第８図のＳＲＡＭは、その出力が差動センス増幅器によって決定され るために、駆動回路を必要としない。結果として、計算区域内のＣＭＯ８構成要 素は、次のステージを駆動するために十分な電流を提供することを意図されてい ないので、従来技術のＣＭＯ３構成要素よりも小型に形成されることができる。

従って、計算区域２２及び２４内のダイ領域が節約され、一方、Ｎチャネ　−ル ブルダウントランジスタかＮＰＮバイポーラプルダウントランジスタ及び付随の バッファＭＯ８ＦＥＴの代わりに用いられるので、駆動区域２６でもダイ領域が 節約される。

Ｂ１ＮＭＯＳセルを用いることによって、プルダウンバイポーラトランジスタを 通してグランドに流れる大きな電流を避けるためにバイポーラプルダウントラン ジスタのベースに連結されたＭＯＳＦＥＴが必要でなくなる。

更に、第１図のセルの計算区域内の構成要素は、真及び補数の出力を伴なった２ 人力論理ゲートの実施を可能にする。第３図、第５図及び第９図の論理回路から 駆動回路を除いた回路は、実施可能な論理ゲートのほんの一部である。

更に、第１図のＰチャネルトランジスタ４８または３４の何れかを用いた第５図 のＰチャネルトランジスタＱ１は、論理高及び論理低のレベルを確実にするため に用いられている。

各計算区域内の構成要素の特定な組合わせは、様々な利点をもたらす。もし第１ 図のセルの駆動区域か消去され、より大きい負荷を駆動するためにトランジスタ がより太きく作られたとしても、結果としてのセルは依然として非常に有益であ る。

第１５図は、第１図及び第２図に示されたセル構造の好ましいタイリングを示し 、ここでセルはミラーイメージ型の構成に配置されていて、大きなファンアウト 要求のためるために２．３または４個の駆動区域が連結されている。

更に、第１５図のタイリングを用いることによって、複数のセル内の計算区域は 、より複雑なマクロセルを形成するためにたくわえられる。

駆動区域と同様に更なる計算区域が、本発明の他の実施例の各セル内に追加され ることも可能である。従って、各駆動区域では１個のバイポーラトランジスタの みが存在するにも拘らず、１つのセル内に１個以上のバイポーラプルアップトラ ンジスタが存在することも可能である。更に、セルのアレイ内で、あるセルは他 のセルと異なった計算区域の数を有することも可能である。

第１図及び第２図の１つのセル構造が様々な種類のマクロセルを構成するため用 いられ、その幾つかの例が第３図から第１３図に示されている。より複雑なマク ロセルを形成するためには２個またはそれ以上のセルが用いら渋　その１つの例 が第１４図に示されている。バイポーラプルダウントランジスタのベースをバッ ファするためのセルの計算区域内のＭＯＳＦＥＴを必要とせず、従ってそのＭＯ ＳＦＥＴを用いることの不利益を負うことなく、かつセルの計算区域内のＣＭＯ ３の必要なサイズを減少させることなく、各セルに新しい計算区域を提供するこ との利点に加え、第１図及び第２図に示されたセルを有する特別な構成要素を選 択することは、非常に大きな利益をもたらす。例えば、第７図に示された２個の ＳＲＡＭメモリセルは、１３００μｍ２の１つのセルを用いることによって形成 される。従来技術のセルでは、多数ゲート型のゲートアレイの１３００μｍ：の 領域内で２個のＳ　ＲＡ　Ｍメモリセルを構成することはできない。一方、１９ ８８年のＩ　ＥＥＥのカスタム集積回路会議での、５ｕｅｈｉｒｏらによる論文 ″Ａ　１２０に−Ｇａｔｅ　Ｕｓａｂｌｅ　ＣＭＯ３Ｓｅａ　ｏｆ　Ｇａｔｅｓ 　Ｐａｃｋｉｎｇ　１．３Ｍ　Ｔｒａｎｓｉｓｔｏｒｓ、”　は、高密度のＳＲ ＡＭを形成するための改良された多数ゲート型のＣＭＯ８を開示している。この 論文で記述された基本的なセルの大きさは、１０４２μｍ２であるが、各セルが 単一のＳＲＡＭのみを実施することができる。従って、本出願の新しいセルは、 改良された駆動区域を含むのみならず上述された論文で述べられた多数ゲート型 のデバイスと比較して単位ダイ領域当りおよそ２倍の数のＳＲＡＭメモリセルを 実施することが可能である。

各セルで計算区域の数を増加させることによって、未使用の駆動区域のダイ領域 に対する割合が減少するので、増加したＳＲＡＭメモリセル密度を得ることがで きる。とはいえ、ドライバを他のマイクロセル内で用いることも可能である。

第１図及び第２図の本発明のセルを用いた各マクロセルのための改良されたダイ 領域の効率の様々な他の例を、同様に示すことができる。

第１６図は、第１図及び第２図のセルのようなりｉＮＭｏＳセルから構成された アレイ３００を含むＡＳＩＣ２９。

Ｏを示し、ＡＳＩＣ２９０は金属化されてもされなくても良い。このＡＳＩＣで は、アレイ３００の外側のチップ領域は、アレイ３００と相互に連結された他の 回路を有する。

ＡＳＩＣ２９０もまた、複数のアレイ３００を有する。

以上のように本発明の特定の実施例について記述したか、当業者にとって明らか なように、本発明の技術的視点を逸脱することなしに変形、変更が可能であり、 従って、種々の変更、変形は請求項によってのみ限定される。

口 へ ＦＩＧ、　２ ＦＩＧ、　４ ＦＩＧ、１１ 日０．１２ ＦＩＧ、１５ ＦＩＧ、１６ 補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成４年１１月１２日

Claims (22)

【特許請求の範囲】
1. １．プログラマブルゲートアレイ内で用いるためのＢｉＣＭＯＳセルであって、 前記ＢｉＣＭＯＳセルが、 複数のＰチャネルトランジスタと、 複数のＮチャネルトランジスタと、 １個または複数のバイポーラトランジスタとを有し、前記バイポーラトランジス タがプルアップデバイスとしてのみ用いられるように、前記１個または複数のバ イポーラトランジスタが、前記ＰチャネルトランジスタとＮウェルを共有するこ とを特徴とする前記ＢｉＣＭＯＳセル。
2. ２．前記１個または複数のバイポーラトランジスタが１個のバイポーラトランジ スタのみから成ることを特徴とする請求項１に記載のＢｉＣＭＯＳセル。
3. ３．前記複数のＰチャネルトランジスタが２種類以上のサイズのＰチャネルトラ ンジスタから成り、前記複数のＮチャネルトランジスタが３種類以上のサイズの Ｎチャネルトランジスタから成り、ここでサイズはチャネル幅を表すことを特徴 とする請求項１に記載のＢｉＣＭＯＳセル。
4. ４．前記Ｐチャネルトランジスタが、少なくとも１個の中間のサイズのＰチャネ ルトランジスタと、少なくとも１個の小さいサイズのＰチャネルトランジスタと から成り、前記小さいサイズのＰチャネルトランジスタが、前記中間のサイズの Ｐチャネルトランジスタよりも小さく、前記Ｎチャネルトランジスタが、少なく とも１個の小さいサイズのＮチャネルトランジスタと、少なくとも１個の中間の サイズのＮチャネルトランジスタと、少なくとも１個の大きいサイズのＮチャネ ルトランジスタとから成り、前記小さいサイズのＮチャネルトランジスタが、少 なくとも１個の中間のサイズのＰチャネルトランジスタよりも高い電流駆動能力 を有し、 前記中間のサイズのＮチャネルトランジスタが前記小さいサイズのＮチャネルト ランジスタよりも大きく、前記大きいサイズのＮチャネルトランジスタが前記中 間のサイズのＮチャネルトランジスタよりも大きいことを特徴とする請求項３に 記載のＢｉＣＭＯＳセル。
5. ５．前記１個または複数のバイポーラトランジスタが、１個のバイポーラトラン ジスタのみから成ることを特徴とする請求項４に記載のＢｉＣＭＯＳセル。
6. ６．プログラムされたＢｉＣＭＯＳゲートアレイに於て、プルアップデバイスと して用いられる１個または複数のバイポーラトランジスタを有し、かつプルダウ ンデバイスとして用いられるバイポーラトランジスタを有さないことを特徴とす る１個または複数のマクロセル。
7. ７．１個または複数の前記バイポーラトランジスタに連結された１個または複数 のＮチャネルトランジスタを有し、前記１個または複数のＮチャネルトランジス タがプルダウンデバイスとして用いられることを特徴とする請求項６に記載の１ 個または複数のマクロセル。
8. ８．前記１個または複数のバイポーラトランジスタが１個のバイポーラトランジ スタからなることを特徴とする請求項７に記載の１個または複数のマクロセル。
9. ９．プログラマブルゲートアレイ内で用いられるＢｉＣＭＯＳセルであって、 各セルが、１個または複数の概ね長方形の計算区域と、前記計算区域内の構成要 素とは異なった構成要素を有する駆動区域とを有し、 各セルが、プログラム可能に連結される複数の構成要素を含み、 前記各計算区域が２入力ＮＡＮＤゲート及び２対１マルチプレクサを構成するべ く連結可能な構成要素を有し、前記マルチプレクサが真の出力と反転出力とを有 し、前記真の出力が電源電圧に連結され、 前記反転出力がアースされていることを特徴とするＢｉＣＭＯＳセル。
10. １０．各前記計算区域が、Ｄ入力端子と、クロック入力端子と、反転クロック入 力端子とを有するＤラッチを形成するべく連結される構成要素を有し、 前記クロック入力端子に加えられたクロック信号が論理高で、前記ラッチの出力 が、前記ラッチの前記Ｄ入力端子に加えられたＤ入力信号に応答し、かつ前記ク ロック信号が論理低の時、前記ラッチの前記出力が変化しないことを特徴とする 請求項９に記載のＢｉＣＭＯＳセル。
11. １１．２個の前記計算区域が、デュアルポートＳＲＡＭセルを形成するべく連結 される構成要素を有することを特徴とする請求項９に記載のＢｉＣＭＯＳセル。
12. １２．２個の前記計算区域が、Ｄ入力端子、クロック入力端子及び反転クロック 入力端子を有するマスタースレーブＤフリップフロップを形成するべく連結され る構成要素を有することを特徴とする請求項９に記載のＢｉＣＭＯＳセル。
13. １３．２個の前記計算区域が、真の出力と反転出力を有する任意の２入力論理ゲ ートを形成するべく連結される構成要素を有し、前記真の出力が電源電圧に等し い電位であり、前記反転出力がグランド電位に等しい電位であることを特徴とす る請求項９に記載のＢｉＣＭＯＳセル。
14. １４．２個の前記計算区域が、２個のＳＲＡＭメモリセルを形成するべく連結さ れる構成要素を有することを特徴とする請求項９に記載のＢｉＣＭＯＳセル。
15. １５．前記ＢｉＣＭＯＳセル内の各前記駆動区域が、マクロセル内でプルアップ ドライバとして用いられる１個のバイポーラトランジスタと、 マクロセル内で１個または複数のプルダウンドライバとして用いられる１個また は複数のＮチャネルトランジスタとを有することを特徴とする請求項９に記載の ＢｉＣＭＯＳセル。
16. １６．前記セル内の前記計算区域が互いに等しいことを特徴とする請求項９に記 載のＢｉＣＭＯＳセル。
17. １７．プログラマブルゲートアレイ内で用いられるセルであって、 前記セルが、 ２種類以上のサイズのＰチャネルトランジスタと、２種類以上のサイズのＮチャ ネルトランジスタとを有し、ここでサイズはチャネル幅を表し、 前記Ｐチャネルトランジスタが、 少なくとも１個の中間のサイズのＰチャネルトランジスタと、 少なくとも１個の小さいサイズのＰチャネルトランジスタとから成り、 前記小さいサイズのＰチャネルトランジスタが、前記中間のサイズのＰチャネル トランジスタよりも小さく、前記Ｎチャネルトランジスタが、 少なくとも１個の小さいサイズのＮチャネルトランジスタと、 少なくとも１個の中間のサイズのＮチャネルトランジスタとから成り、 前記小さいサイズのＮチャネルトランジスタが、前記少なくとも１個の中間のサ イズのＰチャネルトランジスタよりも高い電流駆動能力を有し、 前記中間のサイズのＮチャネルトランジスタが、前記小さいサイズのＮチャネル トランジスタよりも大きいことを特徴とする前記ＢＩＣＭＯＳセル。
18. １８．前記少なくとも１個の中間のサイズのＮチャネルトランジスタが、前記少 なくとも１個の小さいサイズのＮチャネルトランジスタのおよそ２倍の大きさで あることを特徴とする請求項１７に記載のＢｉＣＭＯＳセル。
19. １９．２個の前記中間のサイズのＰチャネルトランジスタと、 １個の前記小さいサイズのＰチャネルトランジスタと、２個の前記中間のサイズ のＮチャネルトランジスタと、２個の前記小さいサイズのＮチャネルトランジス タとを有することを特徴とする請求項１８に記載のＢｉＣＭＯＳセル。
20. ２０．１個または複数のセルのアレイと、前記アレイと通信するための他の回路 とを有する特定用途向け集積回路（ＡＳＩＣ）であって、 前記セルのアレイ内の前記セルが、１個または複数の論理回路マクロセルを形成 するべくプログラムされ、前記１個または複数のマクロセルが、プルダウンデバ イスとして用いられる１個または複数のバイポーラトランジスタを有し、かつプ ルダウンデバイスとして用いられるバイポーラトランジスタを有さないことを特 徴とする特定用途向け無形集積回路（ＡＳＩＣ）。
21. ２１．１個または複数の前記バイポーラトランジスタに連結されている１個また は複数のＮチャネルトランジスタを更に有し、 前記１個または複数のＮチャネルトランジスタがプルダウンデバイスとして用い られることを特徴とする請求項２０に記載の１個または複数のマクロセル。
22. ２２．前記１個または複数のバイポーラトランジスタが１個のバイポーラトラン ジスタから成ることを特徴とする請求項２１に記載の１個または複数のマクロセ ル。