JPH0669142B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0669142B2 JPH0669142B2 JP58067470A JP6747083A JPH0669142B2 JP H0669142 B2 JPH0669142 B2 JP H0669142B2 JP 58067470 A JP58067470 A JP 58067470A JP 6747083 A JP6747083 A JP 6747083A JP H0669142 B2 JPH0669142 B2 JP H0669142B2
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- 230000000295 complement effect Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特に、MOSトランジス
タ及びバイポーラトランジスタから成る高速で低消費電
力の半導体集積回路装置に関する。
タ及びバイポーラトランジスタから成る高速で低消費電
力の半導体集積回路装置に関する。
半導体集積回路装置の一つであるゲートアレイLSIと
は、LSIを製造する時に用いる10数枚のホトマスクのう
ちで配線に相当するマスクのみを開発品種に応じて作成
して所望の電気回路動作を有するLSIを製造するもので
ある。このマスタスライス方式の概念は1960年代からあ
ると言われている。
は、LSIを製造する時に用いる10数枚のホトマスクのう
ちで配線に相当するマスクのみを開発品種に応じて作成
して所望の電気回路動作を有するLSIを製造するもので
ある。このマスタスライス方式の概念は1960年代からあ
ると言われている。
ゲートアレイLSIの構成を第１図に示す。半導体基板10
はその外周にボンデイングパツド及び入出力回路領域14
を持ち、内部にはトランジスタ等の素子から成る基本セ
ル11をｘ方向に配列した基本セル列12を配線領域13を挾
んでｙ方向に繰り返し配置した構成を採つている。所望
の電気回路動作を得るために、隣接した基本セル11を１
個あるいは数個結線してNANDゲートやフリツプフロツプ
等の内部回路を形成する。そして複数個の基本セル11で
形成した各種論理ゲート間を論理図に従つて配線するこ
とによつて１つのLSIを構成する。ここで入出力回路は
入力回路，出力回路が独立して形成されるもの、入力回
路と出力回路とが混在して形成されるもの等がある。
はその外周にボンデイングパツド及び入出力回路領域14
を持ち、内部にはトランジスタ等の素子から成る基本セ
ル11をｘ方向に配列した基本セル列12を配線領域13を挾
んでｙ方向に繰り返し配置した構成を採つている。所望
の電気回路動作を得るために、隣接した基本セル11を１
個あるいは数個結線してNANDゲートやフリツプフロツプ
等の内部回路を形成する。そして複数個の基本セル11で
形成した各種論理ゲート間を論理図に従つて配線するこ
とによつて１つのLSIを構成する。ここで入出力回路は
入力回路，出力回路が独立して形成されるもの、入力回
路と出力回路とが混在して形成されるもの等がある。
従来のCMOSゲートアレイLSIでは、基本セル11はCMOSト
ランジスタから構成されている。CMOSトランジスタで構
成される内部回路は消費電力が小さいという特長を有し
ているが、MOSトランジスタの相互コンダクタンスが小
さいため、負荷容量が大きいとその充放電に時間がかか
り、スピードが遅くなる欠点があつた。
ランジスタから構成されている。CMOSトランジスタで構
成される内部回路は消費電力が小さいという特長を有し
ているが、MOSトランジスタの相互コンダクタンスが小
さいため、負荷容量が大きいとその充放電に時間がかか
り、スピードが遅くなる欠点があつた。
また、従来のバイポーラゲートアレイLSIでは、基本セ
ル11はバイポーラトランジスタ及び抵抗などから構成さ
れている。バイポーラトランジスタで構成される内部回
路は、バイポーラトランジスタの相互コンダクタンスが
MOSトランジスタに比して大きいために、負荷容量が大
きくなつてもスピードが落ちにくいという特長を有して
いるが、大電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きいという欠点
があつた。
ル11はバイポーラトランジスタ及び抵抗などから構成さ
れている。バイポーラトランジスタで構成される内部回
路は、バイポーラトランジスタの相互コンダクタンスが
MOSトランジスタに比して大きいために、負荷容量が大
きくなつてもスピードが落ちにくいという特長を有して
いるが、大電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きいという欠点
があつた。
本発明の目的は以上述べてきた従来の欠点を補い、高速
で低消費電力の半導体集積回路装置を提供することにあ
る。
で低消費電力の半導体集積回路装置を提供することにあ
る。
上記目的を達成する本発明半導体集積回路装置の特徴と
するところは、内部回路は主としてバイポーラトランジ
スタとMOSトランジスタとから構成され、上記入力回路
及び上記出力回路のうち少なくとも一方は、主としてバ
イポーラトランジスタから構成されることにある。
するところは、内部回路は主としてバイポーラトランジ
スタとMOSトランジスタとから構成され、上記入力回路
及び上記出力回路のうち少なくとも一方は、主としてバ
イポーラトランジスタから構成されることにある。
以下、本発明を実施例により詳細に説明する。
第18図に本発明によるゲートアレイLSIの実施例を示
す。
す。
300は半導体基板である。半導体基板300はその周辺に配
置された入出力回路301と後述する様な回路で構成され
た基本セル302をｘ方向に複数個配列した複数の基本セ
ル列303と基本セル列303間に設けられた配線領域304と
から構成されている。LSIとしての所望の電気回路を得
るために隣接した基本セル302を１個または複数個結線
して各種ゲート回路やフリツプフロツプ回路等の内部回
路を構成する。そしてこれらの内部回路および内部回路
と入出力回路間を電算機を使つた自動配線により相互接
続することにより所望のLSIを構成する。
置された入出力回路301と後述する様な回路で構成され
た基本セル302をｘ方向に複数個配列した複数の基本セ
ル列303と基本セル列303間に設けられた配線領域304と
から構成されている。LSIとしての所望の電気回路を得
るために隣接した基本セル302を１個または複数個結線
して各種ゲート回路やフリツプフロツプ回路等の内部回
路を構成する。そしてこれらの内部回路および内部回路
と入出力回路間を電算機を使つた自動配線により相互接
続することにより所望のLSIを構成する。
こゝで、本発明の実施例における入出力回路としては高
速，高負荷駆動能力の点からバイポーラトランジスタを
含む回路が好適である。
速，高負荷駆動能力の点からバイポーラトランジスタを
含む回路が好適である。
第19図はTTL出力回路の代表的な例を示している。図に
おいて、310は電源端子、311は入力端子、312は出力端
子、313〜315は抵抗、316〜319はNPNバイポーラトラン
ジスタである。この回路はTTLインバータ回路として周
知の回路であり、動作の説明は省略する。また、この回
路を公知のECL回路を用いても良い。
おいて、310は電源端子、311は入力端子、312は出力端
子、313〜315は抵抗、316〜319はNPNバイポーラトラン
ジスタである。この回路はTTLインバータ回路として周
知の回路であり、動作の説明は省略する。また、この回
路を公知のECL回路を用いても良い。
尚、入力回路として第９図と同様の回路を用いることも
できる。
できる。
第２図に本発明の実施例に用いられる内部回路を構成す
る基本セルの一例となるトーテムポール出力形２入力NA
ND回路を示す。
る基本セルの一例となるトーテムポール出力形２入力NA
ND回路を示す。
第２図に於いて、20は、コレクタが電源端子203に、エ
ミツタが出力端子202に接続される第１のNPNトランジス
タ（以下NPNと略す）、21は、コレクタが出力端子202
に、エミツタが接地電位GNDである固定電位端子に接続
される第２のNPN、201は２個の入力端子、22及び23は、
各ゲートがそれぞれ異なる入力端子201に、各ソース及
び各ドレインが、第１のNPN20のコレクタとベースとの
間に並列にそれぞれ接続されるPMOS、26及び27は、各ゲ
ートがそれぞれ異なる入力端子201に、各ドレイン及び
各ソースが第２のNPN21のコレクタとベースとの間に直
列にそれぞれ接続されるNMOS、210及び211は、第１及び
第２のNPN20及び21のベースとエミツタとの間に設けら
れる抵抗である。
ミツタが出力端子202に接続される第１のNPNトランジス
タ（以下NPNと略す）、21は、コレクタが出力端子202
に、エミツタが接地電位GNDである固定電位端子に接続
される第２のNPN、201は２個の入力端子、22及び23は、
各ゲートがそれぞれ異なる入力端子201に、各ソース及
び各ドレインが、第１のNPN20のコレクタとベースとの
間に並列にそれぞれ接続されるPMOS、26及び27は、各ゲ
ートがそれぞれ異なる入力端子201に、各ドレイン及び
各ソースが第２のNPN21のコレクタとベースとの間に直
列にそれぞれ接続されるNMOS、210及び211は、第１及び
第２のNPN20及び21のベースとエミツタとの間に設けら
れる抵抗である。
表１は本実施例の論理動作を示すものである。
まず入力201のどちらかが“0"レベルの時、PMOS22,23の
どちらかがオンとなり、NMOS26,27のどちらかがオフと
なる。したがつて第１のNPN20のベース電位が上昇し、
第１のNPN20はオンとなり、第２のNPN21は抵抗211を介
してベース，エミツタ間が短絡されオフとなるので第１
のNPN20のエミツタ電流は負荷を充電し出力202は“1"レ
ベルとなる。
どちらかがオンとなり、NMOS26,27のどちらかがオフと
なる。したがつて第１のNPN20のベース電位が上昇し、
第１のNPN20はオンとなり、第２のNPN21は抵抗211を介
してベース，エミツタ間が短絡されオフとなるので第１
のNPN20のエミツタ電流は負荷を充電し出力202は“1"レ
ベルとなる。
入力201の両方が“0"レベルの時、PMOS22,23の両方がオ
ンとなり、NMOS26,27の両方がオフとなる。したがつて
動作は上記と同じで出力202は“1"となる。
ンとなり、NMOS26,27の両方がオフとなる。したがつて
動作は上記と同じで出力202は“1"となる。
一方入力201の両方が“1"レベルの時、PMOS22,23の両方
がオフとなり、NMOS26,27の両方がオンとなる。したが
つて第１のNPN20はベース，エミツタ間が抵抗210を介し
て短絡されオフとなり、第２のNPN21のベース，コレク
タ間はNMOS26,27を介して短絡されるので、第２のNPN21
のベースには出力202から電流が供給され、第２のNPN21
はオンとなり、出力202は“0"レベルとなる。抵抗210,2
11はNPNトランジスタがオンになる時には、ベース電流
を分流するが、NPNトランジスタがオフに切換つた時に
ベースの蓄積電荷を放電する働きをする。
がオフとなり、NMOS26,27の両方がオンとなる。したが
つて第１のNPN20はベース，エミツタ間が抵抗210を介し
て短絡されオフとなり、第２のNPN21のベース，コレク
タ間はNMOS26,27を介して短絡されるので、第２のNPN21
のベースには出力202から電流が供給され、第２のNPN21
はオンとなり、出力202は“0"レベルとなる。抵抗210,2
11はNPNトランジスタがオンになる時には、ベース電流
を分流するが、NPNトランジスタがオフに切換つた時に
ベースの蓄積電荷を放電する働きをする。
本実施例によれば、CMOSと、バイポーラトランジスタの
最小構成で２入力NAND回路が実現できる。また、本実施
例によれば、高周波特性のすぐれたNPNバイポーラトラ
ンジスタを使用するので、超高速動作が可能である。
最小構成で２入力NAND回路が実現できる。また、本実施
例によれば、高周波特性のすぐれたNPNバイポーラトラ
ンジスタを使用するので、超高速動作が可能である。
また、本実施例によれば、高入力インピーダンス，低出
力インピーダンス回路を実現でき、電源203から接地ま
でに直流パスを作ることはないので低消費電力特性を実
現できる。
力インピーダンス回路を実現でき、電源203から接地ま
でに直流パスを作ることはないので低消費電力特性を実
現できる。
このバイポーラ・CMOS複合回路を好適に構成できるレイ
アウトパターンを第３図に示し、理解を助けるために断
面図を第４図に示す。第４図はインバータ回路を示す
が、共通概念は第３図と同じ符号で表わす。
アウトパターンを第３図に示し、理解を助けるために断
面図を第４図に示す。第４図はインバータ回路を示す
が、共通概念は第３図と同じ符号で表わす。
第３図には簡潔のため第４図の埋込層227のパターン等
は省略している。アイソレーシヨン212内にPMOS22,23、
NPN20、抵抗210,211及びNMOS26,27を構成し、アイソレ
ーシヨン213内にNPN21を構成する。第３図のゲート電極
220,221上に第２図と対応したMOSトランジスタの番号を
示す。P+領域219とゲート電極220,221からPMOS22,23が
構成され、Ｐウエル214内のN+領域223とゲート電極221,
220からNMOS26,27が構成される。NPN20はＰ領域217をベ
ースとし、Ｐ領域217内のN+領域218をエミツタとし、N+
領域215をコレクタとしている。抵抗210,211はそれぞれ
Ｐ領域216,222から構成される。NPN21はアイソレーシヨ
ン213内にあるＰ領域225をベースとし、Ｐ領域225内のN
+領域226をエミツタとし、N+領域224をコレクタとして
いる。
は省略している。アイソレーシヨン212内にPMOS22,23、
NPN20、抵抗210,211及びNMOS26,27を構成し、アイソレ
ーシヨン213内にNPN21を構成する。第３図のゲート電極
220,221上に第２図と対応したMOSトランジスタの番号を
示す。P+領域219とゲート電極220,221からPMOS22,23が
構成され、Ｐウエル214内のN+領域223とゲート電極221,
220からNMOS26,27が構成される。NPN20はＰ領域217をベ
ースとし、Ｐ領域217内のN+領域218をエミツタとし、N+
領域215をコレクタとしている。抵抗210,211はそれぞれ
Ｐ領域216,222から構成される。NPN21はアイソレーシヨ
ン213内にあるＰ領域225をベースとし、Ｐ領域225内のN
+領域226をエミツタとし、N+領域224をコレクタとして
いる。
次に各素子間の結線について説明する。NPN20のコレク
タ215とPMOS22,23のソースはAL配線42によつて電源に接
続される。
タ215とPMOS22,23のソースはAL配線42によつて電源に接
続される。
はAL配線と各素子とのコンタクトを示す。PMOS22,23の
ドレインとNPN20のベースと抵抗210の一端はAL配線228
によつて各々接続される。抵抗210の他の一端とNPN20の
エミツタ218はAL配線229によつて接続される。NPN21の
エミツタ226と抵抗211の一端とＰウエル214はAL配線43
によつて接地電位に接続される。抵抗211の他の一端とN
MOS27のソースとNPN21のベースはAL配線230によつて各
々接続される。NMOS26のドレインとNPN21のコレクタ224
はAL配線231によつて接続される。図示していないが、N
PN20のエミツタ218とNPN21のコレクタ224は２層目のAL
配線によつて接続する。
ドレインとNPN20のベースと抵抗210の一端はAL配線228
によつて各々接続される。抵抗210の他の一端とNPN20の
エミツタ218はAL配線229によつて接続される。NPN21の
エミツタ226と抵抗211の一端とＰウエル214はAL配線43
によつて接地電位に接続される。抵抗211の他の一端とN
MOS27のソースとNPN21のベースはAL配線230によつて各
々接続される。NMOS26のドレインとNPN21のコレクタ224
はAL配線231によつて接続される。図示していないが、N
PN20のエミツタ218とNPN21のコレクタ224は２層目のAL
配線によつて接続する。
第３図に示したレイアウトパターンからAL配線とコンタ
クトを除いたパターンを第５図に示す。つまり、第５図
のパターンに第３図のAL配線とコンタクトを施せば２入
力NAND回路になり、他のAL配線とコンタクトを施せばイ
ンバータや２入力NOR回路を構成することができる。更
にフリツプフロツプ等を構成する場合には第５図のパタ
ーンを必要数横に並べて用いれば良い。したがつて、第
５図を基本セルとして第１図のように配置すれば、ゲー
トアレイの基本セル列を構成することができる。本実施
例によれば、バイポーラ・CMOS複合論理回路を構成でき
る基本セルを有するゲートアレイLSIを実現できるの
で、高速，低消費電力のゲートアレイLSIを得ることが
できる。
クトを除いたパターンを第５図に示す。つまり、第５図
のパターンに第３図のAL配線とコンタクトを施せば２入
力NAND回路になり、他のAL配線とコンタクトを施せばイ
ンバータや２入力NOR回路を構成することができる。更
にフリツプフロツプ等を構成する場合には第５図のパタ
ーンを必要数横に並べて用いれば良い。したがつて、第
５図を基本セルとして第１図のように配置すれば、ゲー
トアレイの基本セル列を構成することができる。本実施
例によれば、バイポーラ・CMOS複合論理回路を構成でき
る基本セルを有するゲートアレイLSIを実現できるの
で、高速，低消費電力のゲートアレイLSIを得ることが
できる。
第６図はトーテムポール出力形２入力NAND回路の他の実
施例を示す。第２図の実施例に於ける抵抗210をNMOS240
とPMOS242に、抵抗211をNMOS241に置き換えた実施例で
ある。NMOS240のゲートは電源端子203に、ドレイン及び
ソースはそれぞれNPN20のベースとエミツタに接続され
る。NMOS241のゲートは電源端子203に、ドレイン及びソ
ースはそれぞれNPN21のベースとエミツタに接続され
る。PMOS242のゲートは接地電位に、ドレイン及びソー
スはそれぞれNPN20のエミツタとベースに接続される。
第２図と同じ部品は同じ番号で示す。第２図とほぼ同じ
動作である。NMOS241は非飽和領域で常に動作し、抵抗2
11の代用をしている。PMOS242は入力201のどちらかが
“0"レベルの時に、出力202を電源電圧まで上げる働き
をし、NMOS240は出力202が“0"レベルの時、NPN20のベ
ース，エミツタ間を短絡し、NPN20をオフにして、電源
端子203からNPN20,21を通つて接地に流れる貫通電流を
なくし、消費電力を減少させる働きをする。本実施例に
よれば、抵抗の代わりに小さなチヤネル幅を有するMOS
トランジスタを用いるので更に集積度の向上を図ること
ができる。
施例を示す。第２図の実施例に於ける抵抗210をNMOS240
とPMOS242に、抵抗211をNMOS241に置き換えた実施例で
ある。NMOS240のゲートは電源端子203に、ドレイン及び
ソースはそれぞれNPN20のベースとエミツタに接続され
る。NMOS241のゲートは電源端子203に、ドレイン及びソ
ースはそれぞれNPN21のベースとエミツタに接続され
る。PMOS242のゲートは接地電位に、ドレイン及びソー
スはそれぞれNPN20のエミツタとベースに接続される。
第２図と同じ部品は同じ番号で示す。第２図とほぼ同じ
動作である。NMOS241は非飽和領域で常に動作し、抵抗2
11の代用をしている。PMOS242は入力201のどちらかが
“0"レベルの時に、出力202を電源電圧まで上げる働き
をし、NMOS240は出力202が“0"レベルの時、NPN20のベ
ース，エミツタ間を短絡し、NPN20をオフにして、電源
端子203からNPN20,21を通つて接地に流れる貫通電流を
なくし、消費電力を減少させる働きをする。本実施例に
よれば、抵抗の代わりに小さなチヤネル幅を有するMOS
トランジスタを用いるので更に集積度の向上を図ること
ができる。
このバイポーラ・CMOS複合回路を好適に構成できるレイ
アウトパターンを第７図に示す。第７図には簡潔のため
埋込層のパターン等は省略している。アイソレーシヨン
243内にPMOS22,23,242、NPN20及びNMOS26,27,240,241を
構成し、アイソレーシヨン244内にNPN21を構成する。ゲ
ート電極253,254,255,256上に第６図と対応したMOSトラ
ンジスタの番号を示す。P+領域249とゲート電極253,25
4,255からPMOS242,23,22が構成され、Ｐウエル245内のN
+領域250とゲート電極254,255からNMOS26,27が構成され
る。また、Ｐウエル245内のN+領域251,252とゲート電極
256からNMOS240,241が構成される。NPN20はＰ領域247を
ベースとし、Ｐ領域247内のN+領域248をエミツタとし、
N+領域246をコレクタとしている。NPN21はアイソレーシ
ヨン244内にあるＰ領域258をベースとし、Ｐ領域258内
のN+領域259をエミツタとし、N+領域257をコレクタとし
ている。
アウトパターンを第７図に示す。第７図には簡潔のため
埋込層のパターン等は省略している。アイソレーシヨン
243内にPMOS22,23,242、NPN20及びNMOS26,27,240,241を
構成し、アイソレーシヨン244内にNPN21を構成する。ゲ
ート電極253,254,255,256上に第６図と対応したMOSトラ
ンジスタの番号を示す。P+領域249とゲート電極253,25
4,255からPMOS242,23,22が構成され、Ｐウエル245内のN
+領域250とゲート電極254,255からNMOS26,27が構成され
る。また、Ｐウエル245内のN+領域251,252とゲート電極
256からNMOS240,241が構成される。NPN20はＰ領域247を
ベースとし、Ｐ領域247内のN+領域248をエミツタとし、
N+領域246をコレクタとしている。NPN21はアイソレーシ
ヨン244内にあるＰ領域258をベースとし、Ｐ領域258内
のN+領域259をエミツタとし、N+領域257をコレクタとし
ている。
次に各素子間の結線について説明する。NPN20のコレク
タ246とPMOS22,23のソースとNMOS240,241のゲート256は
AL配線42によつて電源に接続される。図中 はAL配線と各素子とのコンタクトを示す。PMOS22,23の
ドレインとNPN20のベース247とPMOS242のソースはAL配
線260によつて各々接続される。NPN20のエミツタ248とP
MOS242のドレインはAL配線261によつて接続される。PMO
S242のドレインとNMOS26のドレインとNMOS240のソース
はAL配線262によつて接続される。NMOS26のドレインとN
PN21のコレクタ257はAL配線263によつて接続される。NM
OS27のソースとNMOS241のドレインとNPN21のベース258
はAL配線264によつて各々接続される。NPN21のエミツタ
259とNMOS241のソースとPMOS242のゲート253とＰウエル
245はAL配線43によつて接地電位に接続される。
タ246とPMOS22,23のソースとNMOS240,241のゲート256は
AL配線42によつて電源に接続される。図中 はAL配線と各素子とのコンタクトを示す。PMOS22,23の
ドレインとNPN20のベース247とPMOS242のソースはAL配
線260によつて各々接続される。NPN20のエミツタ248とP
MOS242のドレインはAL配線261によつて接続される。PMO
S242のドレインとNMOS26のドレインとNMOS240のソース
はAL配線262によつて接続される。NMOS26のドレインとN
PN21のコレクタ257はAL配線263によつて接続される。NM
OS27のソースとNMOS241のドレインとNPN21のベース258
はAL配線264によつて各々接続される。NPN21のエミツタ
259とNMOS241のソースとPMOS242のゲート253とＰウエル
245はAL配線43によつて接地電位に接続される。
第７図に示したレイアウトパターンからAL配線とコンタ
クトを除いたパターンを第８図に示す。つまり、第８図
のパターンに第７図のAL配線とコンタクトを施せば、２
入力NAND回路になり、他のAL配線とコンタクトを施せば
インバータや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第８図のパ
ターンを必要数横に並べて用いれば良い。したがつて、
第８図を基本セルとして第１図のように配置すれば、ゲ
ートアレイの基本セル列を構成することができる。本実
施例によれば、抵抗の代わりに小さなチヤネル幅を有す
るMOSトランジスタを用いるので、更に高集積のゲート
アレイLSIを得ることができる。
クトを除いたパターンを第８図に示す。つまり、第８図
のパターンに第７図のAL配線とコンタクトを施せば、２
入力NAND回路になり、他のAL配線とコンタクトを施せば
インバータや２入力NOR回路を構成することができる。
更にフリツプフロツプ等を構成する場合には第８図のパ
ターンを必要数横に並べて用いれば良い。したがつて、
第８図を基本セルとして第１図のように配置すれば、ゲ
ートアレイの基本セル列を構成することができる。本実
施例によれば、抵抗の代わりに小さなチヤネル幅を有す
るMOSトランジスタを用いるので、更に高集積のゲート
アレイLSIを得ることができる。
第６図の実施例においてはNPN20のベース，エミツタ間
にPMOS242を設置したが、このPMOS242を設けなくても実
動作には問題ない。これによつて更に高集積のゲートア
レイLSIを得ることができる。
にPMOS242を設置したが、このPMOS242を設けなくても実
動作には問題ない。これによつて更に高集積のゲートア
レイLSIを得ることができる。
第９図はトーテムポール形出力段を持つ２入力NAND回路
の他の実施例を示す。本NAND回路はNPN20,21、PMOS22,2
3、デプレシヨン形NMOSトランジスタ（以下DNMOSと略
す）24,25、NMOS26,27、デプレシヨン形PMOSトランジス
タ（以下DPMOSと略す）28,29から成る。動作を説明す
る。まず入力201のどちらかが“0"レベルの時、PMOS22,
23のどちらかがオンとなり、NMOS26,27のどちらかがオ
フとなり、DPMOS28,29のどちらかのオン抵抗が小さくな
る。したがつてNPN20のベース電位が上昇し、NPN20はオ
ンとなり、NPN21はDPMOS28か29を介してベース，エミツ
タ間が短絡されオフとなるのでNPN20のエミツタ電流は
負荷を充電し出力202は“1"レベルとなる。入力201の両
方が“0"レベルの時、PMOS22,23の両方がオンとなり、N
MOS26,27の両方がオフとなり、DPMOS28,29のオン抵抗が
小さくなる。したがつて動作は上記と同じで出力202は
“1"レベルとなる。一方入力201の両方が“1"レベルの
時、PMOS22,23の両方がオフとなり、NMOS26,27の両方が
オンとなり、DNMOS24,25のオン抵抗が小さくなり、DPMO
S28,29のオン抵抗が大きくなる。したがつてNPN20はベ
ース，エミツタ間がDNMOS24,25を介して短絡されオフと
なり、NPN21のベース，コレクタ間はNMOS2,27を介して
短絡されるので、NPN21のベースには出力202から電流が
供給され、NPN21はオンとなり、出力202は“0"レベルと
なる。
の他の実施例を示す。本NAND回路はNPN20,21、PMOS22,2
3、デプレシヨン形NMOSトランジスタ（以下DNMOSと略
す）24,25、NMOS26,27、デプレシヨン形PMOSトランジス
タ（以下DPMOSと略す）28,29から成る。動作を説明す
る。まず入力201のどちらかが“0"レベルの時、PMOS22,
23のどちらかがオンとなり、NMOS26,27のどちらかがオ
フとなり、DPMOS28,29のどちらかのオン抵抗が小さくな
る。したがつてNPN20のベース電位が上昇し、NPN20はオ
ンとなり、NPN21はDPMOS28か29を介してベース，エミツ
タ間が短絡されオフとなるのでNPN20のエミツタ電流は
負荷を充電し出力202は“1"レベルとなる。入力201の両
方が“0"レベルの時、PMOS22,23の両方がオンとなり、N
MOS26,27の両方がオフとなり、DPMOS28,29のオン抵抗が
小さくなる。したがつて動作は上記と同じで出力202は
“1"レベルとなる。一方入力201の両方が“1"レベルの
時、PMOS22,23の両方がオフとなり、NMOS26,27の両方が
オンとなり、DNMOS24,25のオン抵抗が小さくなり、DPMO
S28,29のオン抵抗が大きくなる。したがつてNPN20はベ
ース，エミツタ間がDNMOS24,25を介して短絡されオフと
なり、NPN21のベース，コレクタ間はNMOS2,27を介して
短絡されるので、NPN21のベースには出力202から電流が
供給され、NPN21はオンとなり、出力202は“0"レベルと
なる。
本実施例によればNPNをオフにするときには、そのNPNの
ベース，エミツタ間のMOSのオン抵抗が小さくなり蓄積
電荷を高速に放電し、NPNがオンになる時にはそのベー
ス，エミツタ間のMOSのオン抵抗が大きくなり、ベース
電流が分流しないので高速にオンとなる。したがつてよ
り高速動作が可能となる。
ベース，エミツタ間のMOSのオン抵抗が小さくなり蓄積
電荷を高速に放電し、NPNがオンになる時にはそのベー
ス，エミツタ間のMOSのオン抵抗が大きくなり、ベース
電流が分流しないので高速にオンとなる。したがつてよ
り高速動作が可能となる。
このバイポーラ・CMOS複合回路を好適に構成できるレイ
アウトパターンを第10図に示し、理解を助けるために断
面図を第11図に示す。第11図はインバータ回路を示す
が、共通概念は第10図と同じ符号で表わす。第10図には
簡潔のために第11図の埋込層50パターン等は省略してい
る。アイソレーシヨン30内にPMOS2,23、DNMOS24,25、及
びNPN20を構成し、アイソレーシヨン44内にNMOS26,27、
DPMOS28,29及びNPN21を構成する。第10図のゲート電極3
7,38上に第９図と対応したMOSトランジスタの番号を示
す。P+領域34とゲート電極38,37からPMOS22,23が構成さ
れ、N+領域35とゲート電極38,37からNMOS26,27が構成さ
れ、それらの外側のPMOS側にN+領域33とゲート電極37,3
8からDNMOS24,25が構成され、NMOS側にP+領域36とゲー
ト電極37,38からDPMOS28,29が構成されている。NPN20は
アイソレーシヨン30内にあるN+領域39をコレクタとし
て、Ｐウエル31をベースとし、DNMOS25のソース（第10
図のコンタクト孔41がある所）をエミツタとしている。
Ｐウエル31内にはDNMOS24,25が含まれているがPMOS22,2
3のドレイン領域の一部も含まれている。これはNPN20の
ベースとPMOS22,23のドレイン間をAL配線を用いずに内
部接続するためである。NPN21はアイソレーシヨン44内
にあるN+領域40をエミツタとし、Ｐウエル32をベースと
し、NMOS26のドレインのＰウエル32の外側45をコレクタ
としている。Ｐウエル32はDPMOS28,29のソースの一部を
含んでいる。これはNPN21のベースとDPMOS28,29のソー
ス間をAL配線を用いずに内部接続するためである。また
Ｐウエル32はNMOS26のドレインの一部を含んでいない。
これはNPN21のコレクタとNMOS26のドレイン間をAL配線
を用いずに内部接続するためである。NPN20のコレクタ3
9とPMOS22,23のソースはVCC電源線42によつて電源に接
続される。NPN20のベースとDNMOS24のドレインはAL配線
46で接続される。NPN21のエミツタ40とDPMOS28,29のド
レインはGND電源線43によつてGNDに接続される。NPN21
のベースとNMOS27のソースはAL配線47で接続される。NP
N20のエミツタ（コンタクト孔41の箇所）とNPN21のコレ
クタ（コンタクト孔48の箇所）を２層目のAL（図示せ
ず）で結線すればそこが出力202となる。入力201はゲー
ト電極37,38である。
アウトパターンを第10図に示し、理解を助けるために断
面図を第11図に示す。第11図はインバータ回路を示す
が、共通概念は第10図と同じ符号で表わす。第10図には
簡潔のために第11図の埋込層50パターン等は省略してい
る。アイソレーシヨン30内にPMOS2,23、DNMOS24,25、及
びNPN20を構成し、アイソレーシヨン44内にNMOS26,27、
DPMOS28,29及びNPN21を構成する。第10図のゲート電極3
7,38上に第９図と対応したMOSトランジスタの番号を示
す。P+領域34とゲート電極38,37からPMOS22,23が構成さ
れ、N+領域35とゲート電極38,37からNMOS26,27が構成さ
れ、それらの外側のPMOS側にN+領域33とゲート電極37,3
8からDNMOS24,25が構成され、NMOS側にP+領域36とゲー
ト電極37,38からDPMOS28,29が構成されている。NPN20は
アイソレーシヨン30内にあるN+領域39をコレクタとし
て、Ｐウエル31をベースとし、DNMOS25のソース（第10
図のコンタクト孔41がある所）をエミツタとしている。
Ｐウエル31内にはDNMOS24,25が含まれているがPMOS22,2
3のドレイン領域の一部も含まれている。これはNPN20の
ベースとPMOS22,23のドレイン間をAL配線を用いずに内
部接続するためである。NPN21はアイソレーシヨン44内
にあるN+領域40をエミツタとし、Ｐウエル32をベースと
し、NMOS26のドレインのＰウエル32の外側45をコレクタ
としている。Ｐウエル32はDPMOS28,29のソースの一部を
含んでいる。これはNPN21のベースとDPMOS28,29のソー
ス間をAL配線を用いずに内部接続するためである。また
Ｐウエル32はNMOS26のドレインの一部を含んでいない。
これはNPN21のコレクタとNMOS26のドレイン間をAL配線
を用いずに内部接続するためである。NPN20のコレクタ3
9とPMOS22,23のソースはVCC電源線42によつて電源に接
続される。NPN20のベースとDNMOS24のドレインはAL配線
46で接続される。NPN21のエミツタ40とDPMOS28,29のド
レインはGND電源線43によつてGNDに接続される。NPN21
のベースとNMOS27のソースはAL配線47で接続される。NP
N20のエミツタ（コンタクト孔41の箇所）とNPN21のコレ
クタ（コンタクト孔48の箇所）を２層目のAL（図示せ
ず）で結線すればそこが出力202となる。入力201はゲー
ト電極37,38である。
第10図示したレイアウトパターンを必要数用いてAL配線
層及びコンタクト層を論理ゲート毎に変えれば、インバ
ータやNAND回路を構成することができる。したがつて第
10図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すれば、ゲートアレイ
の基本セル列となる。また、DNMOS24,25のソース，ドレ
イン領域とAL配線を接続するコンタクト孔と、DPMOS28,
29のソース，ドレイン領域とAL配線を接続するコンタク
ト孔が、基本セルの中心寄りに存在できるので、DNMOS2
4,25とDPMOS28,29のソース，ドレイン領域の外側の上を
AL配線領域として用いることができる。このことは配線
領域の下に素子を埋め込んでいることに相当し、面積効
率が良くなる。本実施例によれば、バイポーラ・CMOS複
合論理回路を高密度に構成できるので、高速，低消費電
力及び高集積のバイポーラ・CMOS複合のゲートアレイLS
Iを得ることができる。
層及びコンタクト層を論理ゲート毎に変えれば、インバ
ータやNAND回路を構成することができる。したがつて第
10図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すれば、ゲートアレイ
の基本セル列となる。また、DNMOS24,25のソース，ドレ
イン領域とAL配線を接続するコンタクト孔と、DPMOS28,
29のソース，ドレイン領域とAL配線を接続するコンタク
ト孔が、基本セルの中心寄りに存在できるので、DNMOS2
4,25とDPMOS28,29のソース，ドレイン領域の外側の上を
AL配線領域として用いることができる。このことは配線
領域の下に素子を埋め込んでいることに相当し、面積効
率が良くなる。本実施例によれば、バイポーラ・CMOS複
合論理回路を高密度に構成できるので、高速，低消費電
力及び高集積のバイポーラ・CMOS複合のゲートアレイLS
Iを得ることができる。
本発明の他の実施例を図面により説明する。第12図は相
補形出力段を持つ２入力NAND回路を示す。本NAND回路は
PNPトランジスタ（以下PNPと略す）51,NPN21,PMOS22,2
3,DNMOS24,25,NMOS26,27,DPMOS28,29から成る。第２図
と同じ部品は同じ符号で示してある。次に動作を説明す
る。まず入力52のどちらかが“0"レベルの時、PMOS22,2
3のどちらかがオンとなり、NMOS26,27のどちらかがオフ
となり、 DPMOS28,29のどちらかのオン抵抗が小さくなる。したが
つてPNP51のベース電位が下がり、PNP51はオンとなり、
NPN21はDPMOS28か29を介してベース，エミツタ間が短絡
されオフとなるのでPNP51のコレクタ電流は負荷を充電
し出力53は“1"レベルとなる。次に入力52の両方が“0"
レベルの時、PMOS22,23の両方がオンとなり、NMOS26,27
の両方がオフとなり、DPMOS28,29のオン抵抗が小さくな
る。したがつて動作は上記と同じで出力53は“1"レベル
となる。一方入力52の両方が“1"レベルの時、PMOS22,2
3の両方がオフとなり、NMOS26,27の両方がオンとなり、
DNMOS24,25のオン抵抗が小さくなり、DPMOS28,29のオン
抵抗が大きくなる。したがつてPNP51はベース，エミツ
タ間がDNMOS24,25を介して短絡されオフとなり、NPN21
のベース，コレクタ間はNMOS26,27を介して短絡される
ので、NPN21のベースには出力53から電流が供給され、N
PN21はオンとなり、出力53は“0"レベルとなる。
補形出力段を持つ２入力NAND回路を示す。本NAND回路は
PNPトランジスタ（以下PNPと略す）51,NPN21,PMOS22,2
3,DNMOS24,25,NMOS26,27,DPMOS28,29から成る。第２図
と同じ部品は同じ符号で示してある。次に動作を説明す
る。まず入力52のどちらかが“0"レベルの時、PMOS22,2
3のどちらかがオンとなり、NMOS26,27のどちらかがオフ
となり、 DPMOS28,29のどちらかのオン抵抗が小さくなる。したが
つてPNP51のベース電位が下がり、PNP51はオンとなり、
NPN21はDPMOS28か29を介してベース，エミツタ間が短絡
されオフとなるのでPNP51のコレクタ電流は負荷を充電
し出力53は“1"レベルとなる。次に入力52の両方が“0"
レベルの時、PMOS22,23の両方がオンとなり、NMOS26,27
の両方がオフとなり、DPMOS28,29のオン抵抗が小さくな
る。したがつて動作は上記と同じで出力53は“1"レベル
となる。一方入力52の両方が“1"レベルの時、PMOS22,2
3の両方がオフとなり、NMOS26,27の両方がオンとなり、
DNMOS24,25のオン抵抗が小さくなり、DPMOS28,29のオン
抵抗が大きくなる。したがつてPNP51はベース，エミツ
タ間がDNMOS24,25を介して短絡されオフとなり、NPN21
のベース，コレクタ間はNMOS26,27を介して短絡される
ので、NPN21のベースには出力53から電流が供給され、N
PN21はオンとなり、出力53は“0"レベルとなる。
このバイポーラ・CMOS複合回路を好適に構成できるレイ
アウトパターンを第13図に示し、理解を助けるために断
面図を第14図に示す。第14図はインバータ回路を示す
が、共通概念は第13図と同じ符号で示す。第13図は簡単
のため、第14図の埋込層50のパターン等は省略してい
る。本例においてはPNPトランジスタ51は横形が用いら
れている。ゲート電極37,38の上に第12図と対応したMOS
トランジスタの番号を示す。MOSトランジスタ及びNPN21
の構成は第10図と同じである。PNP20は横形で、P+領域6
2をエミツタとし、アイソレーシヨン60内のＮ領域をベ
ースとし、PMOS22のドレイン（コンタクト孔63がある箇
所）をコレクタとしている。Ｐウエル61はDNMOS24のソ
ースの一部を含んでいない。これはPNP51のベースとDNM
OS24のソース間をAL配線を用いずに内部接続するためで
ある。PNP51のエミツタ62とDNMOS25のドレインはVCC電
源線42によつて電源に接続される。DNMOS24のソースとP
MOS22,23のソースはAL配線64によつて接続される。NMOS
26,27、DPMOS28,29、NPN21の接続は第10図と同じである
ので説明を省略する。PNP51のコレクタ（コンタクト孔6
3の箇所）とNPN21のコレクタ（コンタクト孔48の箇所）
を２層目のAL（図示せず）で結線すればそこが出力53と
なる。入力52はゲート電極37,38である。
アウトパターンを第13図に示し、理解を助けるために断
面図を第14図に示す。第14図はインバータ回路を示す
が、共通概念は第13図と同じ符号で示す。第13図は簡単
のため、第14図の埋込層50のパターン等は省略してい
る。本例においてはPNPトランジスタ51は横形が用いら
れている。ゲート電極37,38の上に第12図と対応したMOS
トランジスタの番号を示す。MOSトランジスタ及びNPN21
の構成は第10図と同じである。PNP20は横形で、P+領域6
2をエミツタとし、アイソレーシヨン60内のＮ領域をベ
ースとし、PMOS22のドレイン（コンタクト孔63がある箇
所）をコレクタとしている。Ｐウエル61はDNMOS24のソ
ースの一部を含んでいない。これはPNP51のベースとDNM
OS24のソース間をAL配線を用いずに内部接続するためで
ある。PNP51のエミツタ62とDNMOS25のドレインはVCC電
源線42によつて電源に接続される。DNMOS24のソースとP
MOS22,23のソースはAL配線64によつて接続される。NMOS
26,27、DPMOS28,29、NPN21の接続は第10図と同じである
ので説明を省略する。PNP51のコレクタ（コンタクト孔6
3の箇所）とNPN21のコレクタ（コンタクト孔48の箇所）
を２層目のAL（図示せず）で結線すればそこが出力53と
なる。入力52はゲート電極37,38である。
第13図に示したレイアウトパターンを必要数用いてAL配
線層及びコンタクト層を論理ゲート毎に変えればインバ
ータやNAND回路を構成することができる。したがつて第
13図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によつても、高速，低消費
電力及び高集積のバイポーラ・CMOS複合のゲートアレイ
LSIを得ることができる。
線層及びコンタクト層を論理ゲート毎に変えればインバ
ータやNAND回路を構成することができる。したがつて第
13図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によつても、高速，低消費
電力及び高集積のバイポーラ・CMOS複合のゲートアレイ
LSIを得ることができる。
第15図に示した相補形出力段を持つ２入力NAND回路を好
適に構成できる本発明の他の実施例を第16図に示し、理
解を助けるために断面図を第17図に示す。まず第15図の
動作を説明する。まず入力86のどちらかが“0"レベルの
時、PMOS82,83のどちらがオンとなり、NMOS84,85のどち
らかがオフとなる。したがつてNPN80とPNP81のベース電
位が上がりNPN80はオンになり、PNP81はオフになるので
NPN80のエミツタ電流は負荷を充電し出力87は“1"レベ
ルとなる。次に入力86の両方が“0"レベルの時、PMOS8
2,83の両方がオンとなり、NMOS84,85の両方がオフとな
る。したがつて動作は上記と同じで出力87は“1"レベル
となる。一方、入力86の両方が“1"レベルの時、PMOS8
2,83の両方がオフとなり、NMOS84,85の両方がオンとな
る。したがつてNPN80とPNP81のベース電位が下がり、NP
N80はオフとなり、PNP81はオンとなるので、出力87は
“0"レベルとなる。第16図は第15図を好適に構成できる
レイアウトパターンを示し、第17図はその縦構造であ
る。第17図はインバータ回路を示すが、共通概念は第16
図と同じ符号で表わす。第16図のゲート電極93,94上に
第15図と対応したMOSトランジスタの番号を示す。P+領
域91とゲート電極93,94からPMOS83,82が構成され、N+領
域92をゲート電極93,94からNMOS84,85が構成される。NP
N80はN+領域96をエミツタとし、Ｐ領域95をベースと
し、N+領域99をコレクタとしている。またPNP81はP+領
域98をエミツタとし、Ｎ領域97をベースとし、P+領域10
0をコレクタとしている。PMOS82,83のソースとNPN80の
コレクタ99はVCC電源線101で電源に接続される。PMOS8
2,83のドレイン、NPN80とPNP81のベース95と97、MMOS84
のドレイン間はAL配線102によつて接続される。PNP81の
コレクタ100とNMOS85のソースはGND電源線103でGNDに接
続される。NPN80のエミツタ96とPNP81のエミツタ98間は
AL配線104で接続され、そこが出力87となる。入力86は
ゲート電極93,94である。
適に構成できる本発明の他の実施例を第16図に示し、理
解を助けるために断面図を第17図に示す。まず第15図の
動作を説明する。まず入力86のどちらかが“0"レベルの
時、PMOS82,83のどちらがオンとなり、NMOS84,85のどち
らかがオフとなる。したがつてNPN80とPNP81のベース電
位が上がりNPN80はオンになり、PNP81はオフになるので
NPN80のエミツタ電流は負荷を充電し出力87は“1"レベ
ルとなる。次に入力86の両方が“0"レベルの時、PMOS8
2,83の両方がオンとなり、NMOS84,85の両方がオフとな
る。したがつて動作は上記と同じで出力87は“1"レベル
となる。一方、入力86の両方が“1"レベルの時、PMOS8
2,83の両方がオフとなり、NMOS84,85の両方がオンとな
る。したがつてNPN80とPNP81のベース電位が下がり、NP
N80はオフとなり、PNP81はオンとなるので、出力87は
“0"レベルとなる。第16図は第15図を好適に構成できる
レイアウトパターンを示し、第17図はその縦構造であ
る。第17図はインバータ回路を示すが、共通概念は第16
図と同じ符号で表わす。第16図のゲート電極93,94上に
第15図と対応したMOSトランジスタの番号を示す。P+領
域91とゲート電極93,94からPMOS83,82が構成され、N+領
域92をゲート電極93,94からNMOS84,85が構成される。NP
N80はN+領域96をエミツタとし、Ｐ領域95をベースと
し、N+領域99をコレクタとしている。またPNP81はP+領
域98をエミツタとし、Ｎ領域97をベースとし、P+領域10
0をコレクタとしている。PMOS82,83のソースとNPN80の
コレクタ99はVCC電源線101で電源に接続される。PMOS8
2,83のドレイン、NPN80とPNP81のベース95と97、MMOS84
のドレイン間はAL配線102によつて接続される。PNP81の
コレクタ100とNMOS85のソースはGND電源線103でGNDに接
続される。NPN80のエミツタ96とPNP81のエミツタ98間は
AL配線104で接続され、そこが出力87となる。入力86は
ゲート電極93,94である。
第16図に示したレイアウトパターンを必要数用いてAL配
線層及びコンタクト層を論理ゲート毎に変えればインバ
ータやNAND回路を構成することができる。したがつて第
16図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によればアイソレーシヨン
領域が不要であるので、更に高集積のゲートアレイLSI
を得ることができる。
線層及びコンタクト層を論理ゲート毎に変えればインバ
ータやNAND回路を構成することができる。したがつて第
16図にAL配線層とコンタクト層を施していないものを基
本セルとして第１図のように配置すればゲートアレイの
基本セル列となる。本実施例によればアイソレーシヨン
領域が不要であるので、更に高集積のゲートアレイLSI
を得ることができる。
第20図は本発明の他の実施例を示すゲートアレイLSIの
構成図である。
構成図である。
半導体基板10の一方の主面側には、基本セル列511〜517
が列間に所定の間隔を有してｙ方向に並設されている。
ここで、各基本セル列511〜517は、MOSアレイ521とバイ
ポーラアレイ522,523−l,523−ｒとが交互に並んで構成
される。
が列間に所定の間隔を有してｙ方向に並設されている。
ここで、各基本セル列511〜517は、MOSアレイ521とバイ
ポーラアレイ522,523−l,523−ｒとが交互に並んで構成
される。
MOSアレイ521は、後述する様に主として少なくとも一つ
のMOSトランジスタによつて構成されるMOS基本セルがｘ
方向に複数個並設されて構成される。またバイポーラア
レイ522,523−l,523−ｒは後述する様に主として少なく
とも一つのバイポーラトランジスタによつて構成される
バイポーラ基本セルがｘ方向に少なくとも１個並設され
て構成される。半導体基板10には、入出力用パツド及び
第19図に示す様な入出力回路を含む周辺部524、主に第
１層目の配線領域であるチヤネル部541〜548が設けられ
る。
のMOSトランジスタによつて構成されるMOS基本セルがｘ
方向に複数個並設されて構成される。またバイポーラア
レイ522,523−l,523−ｒは後述する様に主として少なく
とも一つのバイポーラトランジスタによつて構成される
バイポーラ基本セルがｘ方向に少なくとも１個並設され
て構成される。半導体基板10には、入出力用パツド及び
第19図に示す様な入出力回路を含む周辺部524、主に第
１層目の配線領域であるチヤネル部541〜548が設けられ
る。
さらに、図示はしていないが、この半導体基板10上に絶
縁膜を介して基本セル内及び基本セル間を接続する配線
が設けられる。ここで、MOSアレイ521及びバイポーラア
レイ522,523−l,523−ｒ（斜線部）は全てｙ方向の第２
層目配線チヤネルに使用できる。
縁膜を介して基本セル内及び基本セル間を接続する配線
が設けられる。ここで、MOSアレイ521及びバイポーラア
レイ522,523−l,523−ｒ（斜線部）は全てｙ方向の第２
層目配線チヤネルに使用できる。
第21図は第20図に於けるMOSアレイ521の構成例を示した
もので、ソース或いはドレインを直列接続した２連のＰ
チヤネルMOSトランジスタ531,532とソース或いはドレイ
ンを直列接続した２連のＮチヤネルMOSトランジスタ53
3,534で構成されるMOS基本セル535をｘ方向に６個並設
して成る。従つて、第21図の場合、一つのMOSアレイ521
には12個のＰチヤネルMOSトランジスタと12個のＮチヤ
ネルMOSトランジスタとが形成されることになる。尚、M
OSアレイ521自体をMOS基本セルとみることも可能であ
る。
もので、ソース或いはドレインを直列接続した２連のＰ
チヤネルMOSトランジスタ531,532とソース或いはドレイ
ンを直列接続した２連のＮチヤネルMOSトランジスタ53
3,534で構成されるMOS基本セル535をｘ方向に６個並設
して成る。従つて、第21図の場合、一つのMOSアレイ521
には12個のＰチヤネルMOSトランジスタと12個のＮチヤ
ネルMOSトランジスタとが形成されることになる。尚、M
OSアレイ521自体をMOS基本セルとみることも可能であ
る。
第22図（ａ），（ｂ）は第20図に於いて、４個のバイポ
ーラトランジスタ及び低抗生素子４個によつて、バイポ
ーラアレイ522を構成した例を示したものである。バイ
ポーラアレイ522自身をバイポーラ基本セルと見なすこ
ともできるし、バイポーラアレイ522が２つのバイポー
ラ基本セル45,46によつて構成されると見なすことも可
能である。バイポーラトランジスタ40,42と41,43の２組
を配置したのはバイポーラアレイ522の左右に配置され
るMOSアレイ521のいずれからもバイポーラトランジスタ
522を使用できるようにする為である。ここで、バイポ
ーラトランジスタ40,41にNPN形を用いた理由は、PNP形
よりも高速にスイッチング動作できるからであり、原理
的にはPNP形を用いても、また、PNP形とNPN形とを混在
させても良い。また、第22図（ａ）の平面概略図に示す
様にNPNバイポーラトランジスタ40,41ではコレクタ400
が共通となつているが、これはいずれのトランジスタも
コレクタが電源（Vcc）に接続される為、共通化してコ
ンタクト数の削減とパターン形状の縮小化を図る。更
に、NPNバイポーラトランジスタ40,41それぞれのベース
401,411とエミツタ402,412の間には抵抗403,413が接続
される。
ーラトランジスタ及び低抗生素子４個によつて、バイポ
ーラアレイ522を構成した例を示したものである。バイ
ポーラアレイ522自身をバイポーラ基本セルと見なすこ
ともできるし、バイポーラアレイ522が２つのバイポー
ラ基本セル45,46によつて構成されると見なすことも可
能である。バイポーラトランジスタ40,42と41,43の２組
を配置したのはバイポーラアレイ522の左右に配置され
るMOSアレイ521のいずれからもバイポーラトランジスタ
522を使用できるようにする為である。ここで、バイポ
ーラトランジスタ40,41にNPN形を用いた理由は、PNP形
よりも高速にスイッチング動作できるからであり、原理
的にはPNP形を用いても、また、PNP形とNPN形とを混在
させても良い。また、第22図（ａ）の平面概略図に示す
様にNPNバイポーラトランジスタ40,41ではコレクタ400
が共通となつているが、これはいずれのトランジスタも
コレクタが電源（Vcc）に接続される為、共通化してコ
ンタクト数の削減とパターン形状の縮小化を図る。更
に、NPNバイポーラトランジスタ40,41それぞれのベース
401,411とエミツタ402,412の間には抵抗403,413が接続
される。
また、NPNバイポーラトランジスタ42,43はベース、エミ
ツタ、コレクタの内、エミツタのみ接地（GND）である
が、集積回路装置内でエミツタ共通はできない為、それ
ぞれ独立である。それぞれ、コレクタ420,430、ベース4
21,431、エミツタ422,432、抵抗423,433から成り、抵抗
423,433はそれぞれのベース・エミツタ間に接続され
る。
ツタ、コレクタの内、エミツタのみ接地（GND）である
が、集積回路装置内でエミツタ共通はできない為、それ
ぞれ独立である。それぞれ、コレクタ420,430、ベース4
21,431、エミツタ422,432、抵抗423,433から成り、抵抗
423,433はそれぞれのベース・エミツタ間に接続され
る。
以上述べた様に本発明によれば、高速，低消費電力の半
導体集積回路装置を得ることができる。
導体集積回路装置を得ることができる。
第１図は従来例であるゲートアレイLSIのチツプ図、第
２図は本発明の一実施例に用いるバイポーラ・CMOS複合
の２入力NAND回路図、第３図は本発明の一実施例に用い
る基本セルで第２図の回路を構成するパターン図、第４
図は第３図の断面図、第５図は本発明の一実施例に用い
る基本セルを示す図、第６図は本発明の一実施例に用い
るバイポーラ・CMOS複合の２入力NAND回路図、第７図は
本発明の一実施例に用いる基本セルで第６図の回路を構
成するパターン図、第８図は本発明の一実施例に用いる
基本セルを示す図、第９図は本発明の一実施例に用いる
バイポーラ・CMOS複合の２入力NAND回路図、第10図は本
発明の一実施例に用いる基本セルで第９図の回路を構成
するパターン図、第11図は第10図の断面図、第12図は本
発明の一実施例に用いるバイポーラ・CMOS複合の２入力
NAND回路図、第13図は本発明の一実施例に用いる基本セ
ルで第12図の回路を構成するパターン図、第14図は第13
図の断面図、第15図は本発明の一実施例に用いるバイポ
ーラ・CMOS複合の２入力NAND回路図、第16図は本発明の
一実施例に用いる基本セルで第15図の回路を構成するパ
ターン、第17図は第16図の断面図、第18図は本発明の一
実施例になるゲートアレイLSIのマスタ構造を示す図、
第19図は本発明の一実施例に用いる出力回路を示す図、
第20図は本発明の他の実施例になるゲートアレイLSIの
マスタ構造を示す図、第21図は第20図のMOSアレイ部の
構成を示す図、第22図は第20図のバイポーラアレイ部の
構成を示す図である。 11……基本セル、20……NPNトランジスタ、21……NPNト
ランジスタ、51……PNPトランジスタ、22,23……PMOSト
ランジスタ、24,25……デプレシヨン形NMOSトランジス
タ、26,27,240,241……NMOSトランジスタ、28,29……デ
プレシヨン形PMOSトランジスタ、210,211……抵抗。
２図は本発明の一実施例に用いるバイポーラ・CMOS複合
の２入力NAND回路図、第３図は本発明の一実施例に用い
る基本セルで第２図の回路を構成するパターン図、第４
図は第３図の断面図、第５図は本発明の一実施例に用い
る基本セルを示す図、第６図は本発明の一実施例に用い
るバイポーラ・CMOS複合の２入力NAND回路図、第７図は
本発明の一実施例に用いる基本セルで第６図の回路を構
成するパターン図、第８図は本発明の一実施例に用いる
基本セルを示す図、第９図は本発明の一実施例に用いる
バイポーラ・CMOS複合の２入力NAND回路図、第10図は本
発明の一実施例に用いる基本セルで第９図の回路を構成
するパターン図、第11図は第10図の断面図、第12図は本
発明の一実施例に用いるバイポーラ・CMOS複合の２入力
NAND回路図、第13図は本発明の一実施例に用いる基本セ
ルで第12図の回路を構成するパターン図、第14図は第13
図の断面図、第15図は本発明の一実施例に用いるバイポ
ーラ・CMOS複合の２入力NAND回路図、第16図は本発明の
一実施例に用いる基本セルで第15図の回路を構成するパ
ターン、第17図は第16図の断面図、第18図は本発明の一
実施例になるゲートアレイLSIのマスタ構造を示す図、
第19図は本発明の一実施例に用いる出力回路を示す図、
第20図は本発明の他の実施例になるゲートアレイLSIの
マスタ構造を示す図、第21図は第20図のMOSアレイ部の
構成を示す図、第22図は第20図のバイポーラアレイ部の
構成を示す図である。 11……基本セル、20……NPNトランジスタ、21……NPNト
ランジスタ、51……PNPトランジスタ、22,23……PMOSト
ランジスタ、24,25……デプレシヨン形NMOSトランジス
タ、26,27,240,241……NMOSトランジスタ、28,29……デ
プレシヨン形PMOSトランジスタ、210,211……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 和男 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 久保木 茂雄 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭57−181152（ＪＰ，Ａ) 特開 昭57−212827（ＪＰ，Ａ) 特開 昭54−113283（ＪＰ，Ａ)
Claims (4)
- 【請求項１】同一の半導体基板上に、所望の動作を行な
う複数の内部回路と、外部からの入力信号を上記内部回
路に入力する入力回路と、上記内部回路からの出力信号
を外部へ出力する出力回路とを有する半導体集積回路装
置において、 複数の上記内部回路のうち少なくとも１つの内部回路
は、コレクタが電源端子に、エミッタが上記内部回路の
出力端子に接続される第１のNPNバイポーラトランジス
タと、ゲートが内部回路の入力端子に、ソース及びドレ
インがそれぞれ上記第１のNPNバイポーラトランジスタ
のコレクタとベースとに接続されるＰ型の第１の電界効
果トランジスタと、コレクタが上記出力端子に、エミッ
タが固定電位端子に接続され、上記第１のNPNバイポー
ラトランジスタと相補動作する第２のNPNバイポーラト
ランジスタと、上記第２のNPNトランジスタのベースと
コレクタ間にソースとドレインが接続された第２の電界
効果トランジスタと、上記第１のNPNバイポーラトラン
ジスタのベース、エミッタ間にソースとドレインが接続
され、ゲートが上記電源端子または上記固定電位端子の
どちらかに接続された第３の電界効果トランジスタより
なり、 上記入力回路及び上記出力回路のうち少なくとも１つの
回路は、バイポーラトランジスタを含むことを特徴とす
る半導体集積回路装置。 - 【請求項２】特許請求の範囲第１項において、 上記第３の電界効果トランジスタは、ゲートが上記固定
電位端子に接続されたＰ型電界効果トランジスタである
ことを特徴とする半導体集積回路装置。 - 【請求項３】特許請求の範囲第１項において、 上記第３の電界効果トランジスタは、ゲートが上記電源
端子に接続されたＮ型電界効果トランジスタであること
を特徴とする半導体集積回路装置。 - 【請求項４】特許請求の範囲第１項において、 上記第３の電界効果トランジスタは、ゲートが上記固定
電位端子に接続されたＰ型電界効果トランジスタとゲー
トが上記電源端子に接続されたＮ型電界効果トランジス
タであることを特徴とする半導体集積回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067470A JPH0669142B2 (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
| EP84104177A EP0125504B1 (en) | 1983-04-15 | 1984-04-13 | Bipolar transistor mos transistor hybrid semiconductor integrated circuit device |
| DE8484104177T DE3479547D1 (en) | 1983-04-15 | 1984-04-13 | Bipolar transistor mos transistor hybrid semiconductor integrated circuit device |
| EP87117483A EP0290672B1 (en) | 1983-04-15 | 1984-04-13 | A semiconductor integrated circuit device |
| DE8787117483T DE3486077T2 (de) | 1983-04-15 | 1984-04-13 | Integrierte halbleiterschaltungsanordnung. |
| KR1019840001994A KR890004451B1 (ko) | 1983-04-15 | 1984-04-14 | 바이폴라트랜지스터와 mos트랜지스터가 혼재하는 반도체 집적회로장치 |
| US07/983,467 US5378941A (en) | 1983-04-15 | 1992-11-30 | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067470A JPH0669142B2 (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193627A JPS59193627A (ja) | 1984-11-02 |
| JPH0669142B2 true JPH0669142B2 (ja) | 1994-08-31 |
Family
ID=13345875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58067470A Expired - Lifetime JPH0669142B2 (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5378941A (ja) |
| EP (2) | EP0290672B1 (ja) |
| JP (1) | JPH0669142B2 (ja) |
| KR (1) | KR890004451B1 (ja) |
| DE (2) | DE3479547D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| CN1003549B (zh) * | 1985-01-25 | 1989-03-08 | 株式会社日立制作所 | 半导体集成电路器件 |
| JP2845869B2 (ja) * | 1985-03-25 | 1999-01-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| JPH01220521A (ja) * | 1988-02-26 | 1989-09-04 | Nec Corp | 半導体集積回路装置 |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| JP2663138B2 (ja) * | 1988-05-11 | 1997-10-15 | 株式会社日立製作所 | 半導体集積回路装置 |
| EP0382415B1 (en) * | 1989-02-09 | 1994-09-28 | Sony Corporation | Semiconductor integrated circuit devices |
| JP2632420B2 (ja) * | 1989-02-23 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| DE4002780C2 (de) * | 1990-01-31 | 1995-01-19 | Fraunhofer Ges Forschung | Basiszelle für eine kanallose Gate-Array-Anordnung |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| JP2714996B2 (ja) * | 1990-08-08 | 1998-02-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| TW289153B (ja) * | 1994-09-26 | 1996-10-21 | Ibm | |
| FR2742933B1 (fr) * | 1995-12-20 | 1998-03-13 | Sgs Thomson Microelectronics | Composant statique et monolithique limiteur de courant et disjoncteur |
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| JP6847731B2 (ja) * | 2017-03-29 | 2021-03-24 | エイブリック株式会社 | 半導体装置 |
| CA3209215A1 (en) * | 2021-03-09 | 2022-09-15 | Zachary Kevin Brandt | Cutting apparatuses |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NL185431C (nl) * | 1977-05-31 | 1990-04-02 | Fujitsu Ltd | Geintegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met ten minste twee basisschakelingen van complementaire veldeffekttransistoren met geisoleerde stuurelektrode. |
| FR2415392A1 (fr) * | 1978-01-20 | 1979-08-17 | Anvar | Circuit electronique multifonction a quatre circuits de base et applications de ce circuit |
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| JPS57212827A (en) * | 1981-06-24 | 1982-12-27 | Toshiba Corp | Complementary mos logical circuit |
| DE3274039D1 (en) * | 1981-02-25 | 1986-12-04 | Toshiba Kk | Complementary mosfet logic circuit |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| EP0074805B2 (en) * | 1981-09-10 | 1992-03-11 | Fujitsu Limited | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers |
| JPS5844742A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1983
- 1983-04-15 JP JP58067470A patent/JPH0669142B2/ja not_active Expired - Lifetime
-
1984
- 1984-04-13 DE DE8484104177T patent/DE3479547D1/de not_active Expired
- 1984-04-13 EP EP87117483A patent/EP0290672B1/en not_active Expired - Lifetime
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