JPH0578190B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は半導体集積回路装置に係り、特に超高
速なゲートアレイLSI（Large Scale
Integration）に好適な半導体集積回路装置に関
する。 〔発明の背景〕 近年に於ける半導体技術の進歩には著しいもの
がある。特にMOS（Metal Oxide
Semiconductor）の進歩は顕著であり、MOS技
術の進歩により素子の微細化が進んで、多くの回
路が数ミリ角のシリコンチツプ状に集積される様
になつてきた。 しかしながら、LSIがこの様にMOS技術によ
つて高集積化されてくると、多数のMOS（MOS
電界効果トランジスタ）で構成されている論理ブ
ロツク間の結合に於いて、特に容量性負荷が増大
し、信号伝達速度の低下が問題となりつつある。
この容量性負荷の増大は、電圧素子であるMOS
電界効果トランジスタを多数使用するところに原
因あり、MOS電界効果トランジスタの弱点が表
われてくる場合である。 上記した問題点に対し、ゲートアレイLSIでは
第１図ａに示す通常ゲートに対しMOS電界効果
トランジスタを第１図ｂに示す様に並列接続して
実効的にMOS電界効果トランジスタの幅を増加
させ、その容量性負荷に対する駆動力を強化す
る。しかしながら、大きなMOS電界効果トラン
ジスタではそれ自身の持つ容量性負荷も増加する
為、MOS電界効果トランジスタの大きさに比例
した駆動力は望めないし、その大きさに比例した
領域を費すことになる。 すなわち、電流容量の大きいMOS電界効果ト
ランジスタを使うと、それ自身の出力負荷も同時
に増加する為、飛躍的な信号伝達速度効果を得る
ことが難しくなる。 また、この様な信号伝達遅延の増加は、使用し
ているMOS電界効果トランジスタの電流駆動能
力の欠如に起因するものである。 〔発明の目的〕 本発明の目的は、高速信号伝達を阻害すること
なく高集積を可能とする半導体集積回路装置を提
供することにある。 〔発明の概要〕 上記目的を達成する本発明半導体集積回路装置
の特徴とするところは、一方の主面側に、少なく
とも一つのトランジスタによつて構成される基本
セルを一方向に多数個並設して基本セル列とし、
該基本セル列を直角方向に複数個並設してなる半
導体チツプと、該半導体チツプ上に絶縁膜を介し
て集積され、上記基本セル内及び上記基本セル間
を接続する配線とを具備するものに於いて、少な
くとも一つの基本セル列は、トランジスタが
MOS電界効果トランジスタであるMOS基本セル
と、トランジスタがバイポーラトランジスタであ
るバイポーラ基本セルとが混在して構成されるこ
とにある。 〔発明の実施例〕 以下本発明の一実施例を図面を用いて詳細に説
明する。 第２図は本発明の一実施例を示すゲートアレイ
LSIの構成図である。 半導体チツプ２０の一方の主面側には、基本セ
ル列２１１〜２１７が列間に所定の間隔を有して
ｙ方向に並設されている。ここで、各基本セル列
２１１〜２１７は、MOSアレイ２１とバイポー
ラアレイ２２，２３−ｌ，２３−ｒとが交互に並
んで構成される。 MOSアレイ２１は、後述する様に主として少
なくとも一つのMOS電界効果トランジスタによ
つて構成されるMOS基本セルがｘ方向に複数個
並設されて構成される。またバイポーラアレイ２
２，２３−ｌ，２３−ｒは後述する様に主として
少なくとも一つのバイポーラトランジスタによつ
て構成されるバイポーラ基本セルがｘ方向に少な
くとも１個並設されて構成される。半導体チツプ
２０には、入出力用パツド及び入出力バツフアを
含む周辺部２４、主に第１層目の配線領域である
チヤネル部２４１〜２４８が設けられる。 さらに、図示はしていないが、この半導体チツ
プ上に絶縁膜を介して基本セル内及び基本セル間
を接続する配線が設けられる。ここで、MOSア
レイ２１及びバイポーラアレイ２２，２３−ｌ，
２３−ｒ（斜線部）は全てｙ方向の第２層目配線
チヤネルに使用できる。 第３図は第２図に於けるMOSアレイ２１の構
成例を示したもので、ソース或いはドレインを直
列接続した２連のＰチヤネルMOS電界効果トラ
ンジスタ３１，３２とソース或いはドレインを直
列接続した２連のＮチヤネルMOS電界効果トラ
ンジスタ３３，３４で構成されるMOS基本セル
３５をｘ方向に６個並設して成る。従つて、第３
図の場合、一つのMOSアレイ２１には12個のＰ
チヤネルMOS電界効果トランジスタと12個のＮ
チヤネルMOS電界効果トランジスタとが形成さ
れることになる。尚、MOSアレイ２１自体を
MOS基本セルとみることも可能である。 第４図ａ，ｂは第２図に於いて、４個のバイポ
ーラトランジスタ及び抵抗性素子４個によつて、
バイポーラアレイ２２を構成した例を示したもの
である。バイポーラアレイ２２自身をバイポーラ
基本セルと見なすこともできるし、バイポーラア
レイ２２が２つのバイポーラ基本セル４５，４６
によつて構成されると見なすことも可能である。
バイポーラトランジスタ４０，４２と４１，４３
の２組を配置したのはバイポーラアレイ２２の左
右に配置されるMOSアレイ２１のいずれからも
バイポーラアレイ２２を使用できるようにする為
である。ここで、バイポーラトランジスタ４０，
４１，４２，４３にNPN形を用いた理由は、
PNP形よりも高速にスイツチング動作できるか
らであり、原理的にはPNP形を用いても、また、
PNP形とNPN形とを混在させても良い。また、
第４図ａの平面概略図に示す様にNPNバイポー
ラトランジスタ４０，４１ではコレクタ４００が
共通となつているが、これはいずれのトランジス
タもコレクタが電源（Vcc）に接続される為、共
通化してコンタクト数の消減とパターン形状の縮
小化を図つている。更に、NPNバイポーラトラ
ンジスタ４０，４１それぞれのベース４０１，４
１１とエミツタ４０２，４１２の間には抵抗４０
３，４１３が接続される。 また、NPNバイポーラトランジスタ４２，４
３はベース、エミツタ、コレクタの内、エミツタ
のみ接地（GND）であるが、集積回路装置内で
エミツタ共通はできない為、それぞれ独立であ
る。それぞれ、コレクタ４２０，４３０、ベース
４２１，４３１、エミツタ４２２，４３２、抵抗
４２３，４３３から成り、抵抗４２３，４３３は
それぞれのベース・エミツタ間に接続される。 次に、第５図を用いて上記したMOSアレイ２
１を構成するMOS基本セル３５及びバイポーラ
アレイ２２を構成するバイポーラ基本セル４５を
用いたBiCMOS（Bipolar−CMOS）ゲートの構
成例を示す。第５図中の点線で示した部分を第１
配線及び第２配線によつて接続して、バイポーラ
トランジスタ４０，４２で電流駆動力を向上し、
負荷依存性を減少させた超高速のBiCMOSゲー
トが得られる。定常時にはバイポーラトランジス
タ４０，４２のいずれか一方はオフしているの
で、MOS基本セル３５のCMOS構造と同様に、
入力信号が変化しない限り電力消費はない。従つ
て、低消費電力構造となる。本例はインバータの
例でありが、NANDやNOR等のゲートについて
もMOSアレイ２１の配線構成が変わるだけでバ
イポーラアレイを構成するバイポーラ基本セル４
５の配線の構成は変わらない。 第６図には第３図、第４図、第５図で示した
MOS基本セル３５、バイポーラアレイ２２の実
際に半導体集積回路装置内に実装される場合の平
面パターンの一例を示したものである。MOSア
レイ２１を構成する基本セル３５はCMOS構成
とし、バイポーラアレイ２２はバイポーラトラン
ジスタ４０，４１のコレクタ４００を共通として
電源（Vcc）に接続され、バイポーラトランジス
タ４２，４３のエミツタ４２２，４３２はそれぞ
れ設置（GND）されている。また、４つのバイ
ポーラトランジスタ４０，４１，４２，４３のベ
ース・エミツタ間に接続されている抵抗４０３，
４１３，４２３，４３３それぞれは本実施例の場
合、拡散層による抵抗としている。抵抗について
は、本実施例以外にMOS電界効果トランジスタ
や多結晶シリコン等を用いても同様のパターン、
効果が得られる。勿論、バイポーラトランジスタ
４０，４１はコレクタ４００を共通としたがそれ
ぞれ独立のコレクタとして構成することもでき
る。 第６図のパターンは電源（Vcc）、接地
（GND）、各配線を第１層だけの金属（例えば、
Al）配線としているので縦方向には第２層目の
金属配線が自由に通せることも特徴である。尚、
一つの基本セル列内のVcc，GND各配線を第１
層の配線だけで共通に使用することも可能であ
る。更に、バイポーラトランジスタ４０，４１，
４２，４３のベース・エミツタ間の抵抗を構造
上、高くとることによつて抵抗４０３，４１３，
４２３、４３３は省略できる。 第７図ａ〜ｄはそれぞれ第２図に於ける基本セ
ル列２１１〜２１７の左右両側に配置されるバイ
ポーラアレイ２３−ｌ，２３−ｒの構成を示した
ものである。この場合、２３−ｌ，２３−ｒはバ
イポーラ基本セルでもある。これらのバイポーラ
アレイ２３−ｌ，２３−ｒは基本セル列２１１〜
２１７の左右両端に付加される為、それぞれ２個
のNPNバイポーラトランジスタ７０，７２及び
７１，７３は独立に構成される。第４図の如くコ
レクタ４００の共通化はない。４個のNPNバイ
ポーラトランジスタ７０，７１，７２，７３はそ
れぞれコレクタ７００，７１０，７２０，７３
０、ベース７０１，７１１，７２１，７３１、エ
ミツタ７０２，７１２，７２２，７３２から成
り、これらの各ベース・エミツタ間に抵抗７０
３，７１３，７２３，７３３が接続される。 このように基本セル列２１１〜２１７の両端に
バイポーラアレイまたはバイポーラ基本セルを配
置するのは、１つの基本セル列から他の基本セル
列への出入口となり重い負荷が付く可能性が高い
からである。 以上の如く、MOSアレイ２１、バイポーラア
レイ２２，２３−ｌ，２３−ｒを基本セル列２１
１〜２１７に交互に配置することにより高速な
BiCMOSゲートを容易に構成できる。 また、３個のMOS基本セル３５と１個のバイ
ポーラ基本セル４５または４６を１つの論理ブロ
ツクとして考えると第２図に示した論理ブロツク
２００，２０１の２つの構成のいずれかと見るこ
とができる。 第８図は第２図に於ける論理ブロツク２００の
構成を示したもので、３つのMOS基本セル（12
個のMOS電界効果トランジスタ、Ｎ＝12）と１
つのバイポーラ基本セル（２つのバイポーラトラ
ンジスタ、Ｍ＝２）から成る。第８図のパターン
Ａと同図上のXY線に線対称にしたパターンＢの
２組を右から左へと交互に配置することによつて
第２図のようなゲートアレイLSIのマスタ構造を
作ることができる。 従つて、一つのMOSアレイが偶数個のMOS基
本セルによつて構成され、一つのバイポーラアレ
イが偶数個のバイポーラ基本セルによつて構成さ
れることが好ましい。パターンＡとパターンＢと
がNPNバイポーラトランジスタ８０，８１で接
する部分では、第４図に示した如くNPNバイポ
ーラトランジスタ８０とこれと対称なトランジス
タとはコレクタ共通となる。 以上、本発明の一実施例になるBiCMOSゲー
トを容易に構成し得るMOS基本セルとバイポー
ラ基本セルの配置方法を示したが、次に第９図に
より、ゲートアレイLSIに於ける一部分でのゲー
トの使用例を示す。第９図ａが概略平面図、第９
図ｂが回路図を示す。ゲートアレイLSIでは配
置・配線DA（Design Antomation）によつて計
算機処理される為、配置・配線が行われ、各ゲー
トの負荷となる配線長が算出され、フアン・アウ
ト数との総合負荷がわかる。この結果と第１０図
に示した通常のCMOSゲートとBiCMOSゲート
の容量性負荷〜遅延時間を示す図から容量性負荷
Cc以下であれば速度の早いCMOS通常ゲートを、
Cc以上であれば速度の早いBiCMOSゲートを選
択してブロツク２２内のバイポーラトランジスタ
を用いる。 また、あるゲートでフアン・アウト数が多く、
容量性負荷がCcを越えるか、あるいは配線を含
めCcを越える確率の高いものに対しては、配置
の段階でそのゲートをバイポーラアレイ２２に隣
接する位置に置けばより効果的である。 再び第９図に戻る。本図ではBiCMOSゲート
としてインバータ６０、２入力NAND６１、２
入力NOR６２が例として挙げられている。 (1) BiCMOSイバータ６０ 通常のCMOSゲートとインバータ６３，６
４に入力する信号ｍ，ｎは反転され出力ｃ，ｄ
を通常のCMOSゲートで構成されたフリツ
プ・フロツプ６５に入力する。フリツプ・ブロ
ツク６５の一方の出力ｂがBiCMOSインバー
タ６０に入力し出力ａを得る。このように負荷
の軽いインバータ６３，６４、フリツプ・フロ
ツプ６５を通常のCMOSゲートで、出力とな
るインバータをBiCMOSゲートで構成するこ
とにより最小の遅延時間が得られる。第１０図
に信号間の遅延時間例を示す。信号ｍまたはｎ
からａまでの遅延時間Ｔはt_pd1＋t_pd2＋t_pd3′で
ある。通常のCMOSゲートだけで構成したも
のに比較して格段に高速かつ僅かな面積増加
（バイポーラトランジスタ部分）であり、
CMOSゲートだけで構成したものより高速か
つ小さな面積で構成できる。 以上に示した高速化の効果は、低負荷では通常
のCOSのゲートの方が早く、ある負荷を越える
とBiCMOSゲートの方が早いという理由のため
である。すなわち、通常のCMOSゲートでは負
荷依存性が高く、BiCMOSゲートでは低いから
である。 本実施例ではＮ＝24（Ｎ：MOSアレイ２１を構
成するMOS電界効果トランジスタの数）、Ｍ＝４
（Ｍ：バイポーラアレイ２２を構成するバイポー
ラトランジスタの数）すなわち、２入力NAND
換算で３ゲート当り１つのバイポーラ駆動段が使
用できる場合である。Ｎ、Ｍの組合せは種々あり
得るが、例えばＮ＝４、Ｎ＝２であれば１ゲート
（2NAND相当）当り１つのバイポーラ駆動段が
使用できることになる。 一般的にはＮ、Ｍは偶数であることが望まし
い。その理由は本実施例の如くCMOSから成る
MOSアレイでは最小のゲートであるインバータ
はPMOS、NMOSの２個のMOS電界効果トラン
ジスタを費し、NAND、NOR、フリツプ・フロ
ツプ等もPMOS、NMOSの２個をペアとしてこ
の何倍かで構成されるからである。また、バイポ
ーラトランジスタも１つのゲート（フリツプ・フ
ロツプも含む）当り２個のNPNバイポーラトラ
ンジスタを必要とするからである。しかしなが
ら、トランスフアMOSを用いる場合、給電にバ
イポーラトランジスタを単体で用いる場合等があ
るのでＮ、Ｍが偶数とは限定されない。 更に、ＮとＭの関係は本実施例のインバータの
如くPMOS、NMOS2個のMOS電界効果トラン
ジスタに対し、２個のNPNバイポーラトランジ
スタが当てられるが、実際にはインバータより
MOS電界効果トランジスタ数の多いNANDゲー
トや負荷の軽いゲートも多く存在するのでＮ≧Ｍ
が好ましい。 更に、Ｎ、Ｍは１つの半導体集積回路装置内で
異なつてもよい。すなわち、第１１図の如く、半
導体チツプ１１０の右上部１１１でMOSアレイ
１１２のＮが大きく、他のMOSアレイ１１３で
はＮが小さく配列されてもよい。右上部１１１で
RAM（Random Access Memory）、レジスタ
群、シフトレジスタ等が密度高く構成できる。ま
た、第１２図ａの如く半導体チツプ１２０の中央
程Ｎを大きく、外側程Ｎを小さくする構造、ある
いは第１２図ｂに示す様なその反対の構造等も使
用する目的やCADに応じて構成し得る。 また、Ｍの数も、Ｎと同様に変えても良い。 本発明の更に１つの実施例は第１３図に示す如
く、バイポーラアレイ２２，２３−ｌ，２３−ｒ
に隣接するMOS基本セル３５１を構成するMOS
電界効果トランジスタをPMOS、NMOSの１ペ
アを配置し、インバータを構成し易くすることも
できる。第１３図はバイポーラアレイ２２の両側
に配置されるMOSアレイ２１にPMOS、NMOS
を１ペア１３３，１３４，１３５によつて構成さ
れるMOS基本セル３５１を配置した例である。
他は２入力NAND／MORを構成し易いPMOS、
NMOSそれぞれ２個ずつから構成されるMOS基
本セル３５を配置している。この様に、MOSア
レイ中のMOS電界効果トランジスタの配置には
あらゆる変形例が存在する。 MOSアレイに関しては、更に他の変形例があ
る。第１４図に示した如く、MOS電界効果トラ
ンジスタをｘ方向に並べ（Ｎ個）、バイポーラト
ランジスタをＭ個付加した構造も１つの変形例で
ある。このような構成で、第１４図に示すように
ソース或いはドレインを直列接続した２連の
PMOS電界効果トランジスタで構成したMOS基
本セル１４３を複数個併設してMOSアレイ１４
０を構成し、ソース或いはドレインを直列接続し
た２連のNMOS電界効果トランジスタで構成し
MOS基本セルを複数個並設してMOSアレイ１４
２を構成し、それぞれNPNバイポーラトランジ
スタ１４１，１４３の組をペアとしてｘ方向に並
べれば第２図〜第１３図示した実施例と等価に扱
える。この場合、PMOS電界効果トランジスタ
とNMOS電界効果トランジスタとのゲートが接
続されてはいない。また、第１５図に示す如く、
このようなMOSアレイ１４０，１４２とバイポ
ーラアレイ１４１，１４３それぞれの組１４４，
１４５をｘ方向に交互に配置した基本セル列を半
導体チツプ１５０のｙ方に隙間なく並設すれば、
全面敷つめのマスタ構造を構成することができ
る。この場合、MOSアレイ１４０，１４２及び
バイポーラアレイ１４１，１４３の間の配線及び
電源、接地に第１層目の金属配線、MOS電界効
果トランジスタだけで構成した通常のCMOSゲ
ートやBiCMOSゲートからの引出し及びＹ方向
のチヤネルに第２層目の金属配線を費すことにな
るので、第３層目以上の金属配線が存在するとよ
り効果的である。 更に、第１５図の変形例の１つとして第１６図
に示す半導体チツプ１５１の如く、PMOSアレ
イ１４０、NMOSアレイ１４２とNPNバイポー
ラトランジスタ１４１，１４３で構成した
CMOSアレイ１６０とNPNバイポーラトランジ
スタ群１６１をｘ方向に並べたものを１つの論理
ブロツクとすると、ｙ方向に並んだ論理ブロツク
のNPNバイポーラトランジスタ群１６１の位置
を上下の論理ブロツクのそれとずらすことによつ
てｘ方向に構成するBiCMOSゲート１６２だけ
でなく、１方向に構成するBiCMOSゲート１６
３も得られる。 〔発明の効果〕 以上記述した如く本発明に依れば、高速、高集
積かつ低消費電力の半導体集積回路装置を得るこ
とができる。

【図面の簡単な説明】

第１図は従来のゲートアレイLSIにおけるパワ
ー・ゲートを示す図、第２図は本発明になるゲー
トアレイLSIのマスタ構造を示す図、第３図は
MOSアレイ部の構成を示す図、第４図はバイポ
ーラアレイを示す図、第５図は本発明になる
BiCMOSゲートの構成の一例を示す図、第６図
は本発明をゲートアレイLSIに適用した場合のパ
ターンの一例を示す図、第７図は論理アレイの左
右両端に配置されるNPNバイポーラトランジス
タの構成を示す図、第８図はMOSアレイとNPN
バイポーラトランジスタを組合せた単位ブロツク
を示す図、第９図は本発明をゲートアレイLSIに
適用した場合の接続図、第１０図は通常ゲートと
BiCMOSゲートの負荷依存性を示す図、第１１
図、第１２図はMOSアレイの大きさがゲートア
レイLSI内で異なる場合を示す図、第１３図は
MOSアレイ内のMOS電界効果トランジスタの配
置の一例を示す図、第１４図はMOSアレイと
NPNバイポーラトランジスタの他の組合せを示
す図、第１５図、第１６図は全面敷つめのゲート
アレイLSIのマスタ構造を示す図である。 ２１……MOSアレイ、２２……バイポーラア
レイ、４０，４１，４２，４３……NPNバイポ
ーラトランジスタ、４０３，４１３，４２３，４
３３……抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 一方の主面側に、少なくとも一つのトランジ
   スタによつて構成される基本セルを一方向に多数
   個並設して基本セル列とし、上記基本セル列を直
   角方向に複数個並設してなる半導体チツプと、上
   記半導体チツプ上に絶縁膜を介して積層され、上
   記基本セル内及び上記基本セル間を接続する配線
   とを具備するものにおいて、少なくとも一つの基
   本セル列は、トランジスタがMOS電界効果トラ
   ンジスタであるMOS基本セルと、トランジスタ
   がバイポーラトランジスタであるバイポーラ基本
   セルとが混在して構成され、デジタル信号を処理
   することを特徴とする半導体集積回路装置。 ２ 特許請求の範囲第１項において、上記MOS
   基本セルが複数個並設してMOSアレイを構成し、
   上記バイポーラ基本セルが少なくとも１つ並設し
   てバイポーラアレイを構成しており、上記少なく
   とも一つの基本セル列は、上記MOSアレイと上
   記バイポーラアレイとが混在して構成されること
   を特徴とする半導体集積回路装置。 ３ 特許請求の範囲第１項または第２項におい
   て、上記基本セル列の両端の基本セルはバイポー
   ラ基本セルであることを特徴とする半導体集積回
   路装置。 ４ 特許請求の範囲第２項において、一つの
   MOSアレイは偶数個のMOS基本セルによつて構
   成され、一つのバイポーラアレイは偶数個のバイ
   ポーラ基本セルによつて構成されることを特徴と
   する半導体集積回路装置。 ５ 特許請求の範囲第２項において、一つの
   MOSアレイは偶数個のMOS電界効果トランジス
   タによつて構成されることを特徴とする半導体集
   積回路装置。 ６ 特許請求の範囲第２項において、一つのバイ
   ポーラアレイは偶数個のバイポーラトランジスタ
   によつて構成されることを特徴とする半導体集積
   回路装置。 ７ 特許請求の範囲第２項において、一つの
   MOSアレイはＮ個のMOS電界効果トランジスタ
   によつて構成され、上記MOSアレイに隣接する
   バイポーラアレイはＭ個のバイポーラトランジス
   タによつて構成され、Ｎ≧Ｍを満足することを特
   徴とする半導体集積回路装置。 ８ 特許請求の範囲第１項または第２項におい
   て、隣接するバイポーラ基本セルを構成するバイ
   ポーラトランジスタのうち少なくとも２つのバイ
   ポーラトランジスタのコレクタが共通に形成され
   ることを特徴とする半導体集積回路装置。 ９ 特許請求の範囲第１項または第２項におい
   て、上記MOS基本セルは、ソース或いはドレイ
   ンを直列接続した２連のＰチヤネル形MOS電界
   効果トランジスタと、ソース或いはドレインを直
   列接続した２連のＮチヤネル形MOS電界効果ト
   ランジスタとを相対配置して構成することを特徴
   とする半導体集積回路装置。 １０ 特許請求の範囲第１項または第２項におい
   て、上記MOS基本セルは、Ｐチヤネル形MOS電
   界効果トランジスタ及びＮチヤネル形MOS電界
   効果トランジスタを１ペアとしたことを特徴とす
   る半導体集積回路装置。