JPS62189739A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多数の論理ゲートを内蔵する半導体集積回路
装置に係り、特に、高集積、低消費電力、高速な動作に
好適な半導体集積回路装置に関する。

〔従来の技術〕

多数の論理ゲー仁よりなる論理を実現する半導体集積回
路装置としては、ゲートアレイが広く知られている。ゲ
ートアレイの一般的構成を第２図に示す、、ＬＳＩチッ
プ上に、アレイ状に基本セル列２０２が配置されている
。また、基本セル列と基本セル列の間には、配線チャネ
ル領域と呼ばれる配線のための領域２０３が設けられて
いる。また周辺には、入出力回路、及び、ポンディグパ
ッドのための領域２０１が用意されている。あらかじめ
用意されたゲートを、実現したい論理に従って結線する
。実現したい論理を示す論理図上の論理ゲートをゲート
アレイ上のどの基本セルに対応させるか、その基本セル
をいかに結線するかといった配置、配線処理は、ＣＡ　
Ｄ　（Ｃｏｍｐｕｔｅｒ　ＡｉｄｅｄＤｅｓｉｇｎ）に
よって通常行われる。また、配線工程のみをカスタマ化
すればよいため、設計期間、製作期間を短かくできるの
がゲートアレイの特長である。

基本セルの回路形式としては、ＴＴＬ、ＥＣＬ。

０ＭＯ８，Ｂｉ−０ＭＯ８，等があ！、ＴＴＩ、。

ＥＣＬ、ＣＭＯＳゲートアレイについては、サブロー・
ムロが著ｒＶＬＳＩシステム設計」ワイリー・ジャパン
、１１４に記載されている０例えば、ＣＭＯＳゲートア
レイの２人力ＮＡＮＮの構成例を第３図に示す。ここで
３０１，３０２はＰＭＯ５゜３０３．３０１１ＮＭＯ８
”？あル、マた。Ｂ１−ＣＭＯＳゲートアレイの基本セ
ルについては、増田郁朗他「バイポーラＣＭＯ３複合に
よる高速論理回路」電子通信学会論文誌、　１９８４／
　１２　、　ＶｏＬ。

Ｊ６７−Ｃ，Ｎα１２．Ｐ、９９９〜Ｐ、１００５に記
載されている。２人力ＮＡＮＤの構成例を第４図に示す
。

上記文献に記載されたＴＴＬ、ＥＣＬ、Ｂｉ−０ＭＯ８
の各ゲートアレイは全て、一種類の回路形式の基本ゲー
トにより構成されており、複数の回路を目的に応じて混
在させたゲートアレイはない。

、：、：ｍで４０１，４０２はＮＭＯ５，４０３゜４０
４はＰＭＯ８，４０５，４０６１＊ＮＰＮ）−ランジス
タである。

（発明が解決しようとする問題点〕 この種の集積回路装置の性能指標として、遅延時間、消
費電力２面積の３つが重要である。第９図は、ＥＣＬ、
０ＭＯ８，Ｂｉ−０ＭＯ８の遅延時間と消費電力の特性
をまとめたものである。

ＥＣＬは、最高速であるが、消費電力も大である。

一方、０ＭＯ８は、遅延時間が大きいものの、消費電力
は約２桁小さイ、　Ｂ　ｉ　−ＣＭＯＳ　ハ、ＣＭＯ３
とほぼ同じ消費電力であるか、０ＭＯ８よりも遅延時間
が小さい。

第５図は、Ｂ１−ＣＭＯＳゲートとＣＭＯＳゲートの遅
延時間の特性を示したものである。低負荷の領域では０
ＭＯ５が高速であるか、高負荷の領域では、Ｂｉ−０Ｍ
Ｏ８の方が高速である。これは、バイポーラトランジス
タは、負荷駆動能力において０ＭＯ８を上回るか、コレ
クタ容量等の寄生容量が０ＭＯ８の寄生容量よりも大き
いためである。

また、基本セル面積については、０ＭＯ５が最も小さく
、Ｂ１−ＣＭＯＳは０ＭＯ８の２倍程度、ＥＣＬは、０
ＭＯ８の数倍である。すなわち。

０ＭＯ８，Ｂｉ−０ＭＯ８，ＥＣＬの順で集積度が高い
。

すなわち、ＣＭＯ８基本ゲートは最も高集積だが、負荷
の重い場合に動作速度が遅いという問題点があった。ま
た、Ｂｉ−Ｃ：ＭＯ３基本ゲートについては、負荷の重
い場合には高速であるが、負荷の軽いところでＣ：ＭＯ
Ｓよりも動作速度が遅い。

また、面積が大きく、０ＭＯ８に比して集積度が低いと
いう欠点があった。

本発明の目的は、高集積、低消費電力、かつ、高速動作
の集積回路装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、Ｂｉ−ＣＭＯ８基本ゲートと、ＣＭＯ８基
本ゲートとを混在することにより達成される。

〔作用〕

一般に、ある論理を実現する集積回路の性能を決めてい
るのは、入力から出力に至る複数の経路の中で最も遅延
時間の大きな経路である。このような経路はクリティカ
ルパスと呼ばれる。上記目的は、このクリティカルパス
中のゲートにＢ１−ＣＭＯＳゲートを用いて、他の性能
に影響しない部分に、ＣＭＯＳゲートを用いることによ
り達成される。　・ すなわち、クリティカルパスとなっている一部のゲート
に、Ｂ１−ＣＭＯＳゲートを用いることによりクリティ
カルパスの遅延時間が短縮される。

クリティカルパスを構成するゲートの負荷が全て、低負
荷の場合は、前述したように、Ｂ　ｉ　−ＣＭＯＳゲー
トに置きかわっても、高速化されない、しかしながら、
２μｍ技術で考えると、ＣＭＯＳゲートとＢ１−ＣＭＯ
Ｓゲートの速度が同じであるのは、０．１〜０．２　ｐ
　Ｆ負荷であるのに対し、ゲートアレイ実装時の標準負
荷は、０．８ＰＦ　である、従って、はとんどの場合、
クリティカルパスのＣＭＯＳゲートをＢ１−ＣＭＯＳゲ
ートに置き換えることにより高速化が達成される。一方
、クリティカルパス以外のゲートをＣＭＯＳゲートで構
成することにより、性能を落すことなくチップ面積を小
さくすることができる。

〔実施例〕

以下１本発明の一実施例を説明する。

第６図は、ＣＭＯ８、及びバイポーラトランジスタを同
一基板上に作るデバイス構造を示したものである。６０
５は、高濃度Ｎ型埋込層、６０４は高濃度Ｐ型埋込層、
６０１はバイポーラのエミッタ領域、６０３はベース領
域、６０２はコレクタ領域である。また、６０６はＰｕ
Ｏ２のソース、ドレイン領域であり、６０７はＮＭＯ８
のソース、ドレイン領域である。また６００は、Ｐ型Ｓ
ｉ基板である。

第６図に示したように、バイポーラとＭＯＳは、同一基
板上に、しかも、基本的な回路の中で自由に組み合わせ
ることができる。従って１図３に示したよう・なり１−
ＣＭＯＳゲートをこのＬＳＩ上に作製することは容易で
ある。またバイポーラを使用しなくてもよく、この場合
、同じプロセスを用いて同じ基板上に１図２のＣＭＯＳ
ゲートを作製できる。また、このプロセスにより、Ｂ１
−ＣＭＯＳゲートとＣＭＯＳゲートを混在させることも
可能である。

カスタムＬＳＩ上に構成される論理は種々であるが１例
として、第７図に示した論理をあげる。

７０１〜７０９は入力、７１２〜７１９は出力である。

また、７３１〜７３９はインバータ、７２２〜７２９は
２人力ＮＡＮＤである。この論理は、７０１が１のとき
には出力は全て１，７０１が０のときには、出カフ１２
〜７１９にそれぞれ、入カフ０１〜７０９が出るという
論理である。

インバータ７３２〜７３９がファンアウトが１であるの
に対し、インバータ７３１のファンアウトは８である。

従って、この論理をＬＳＩ上に構成した時のクリティカ
ルパスは、入カフ０１より、インバータ７３１を経て、
２人力ＮＡＮＤ　７２２〜７２９のいずれかを経て出力
を抜けるパスである。

さて、以上の論理を実装する。Ｂｉ−０ＭＯ５、ＣＭＯ
８ｆｉ在型のゲートアレイについて、以下。

説明する。

第１図は、ｌ３１−ＣＭＯＳゲート、ＣＭＯＳゲート混
在のゲートアレイのマスタチップの構成を示している６
９０１は入出力ドライバ、及び、ポンディングパッドの
領域、９０２は配線領域である。配線は例えば、Ａｌ２
１．Ａｌ２の２層配線を行えばよい。９１．０〜９１６
は、ＣＭＯＳ基本ゲートセル列、９３０〜９３６，９２
０〜９２６はＢ１−ＣＭＯＳ基本ゲートセル列である。

すなわち、中央にＣＭＯ８基本ゲートの領域、左右にＢ
ｉ−ＣＭＯ３基本ゲートの領域を設けている。

さて、第１図中の破線で囲んだ部分に、第７図の論理を
実装した様子を示すのが第８図である。

８３２〜８３９，８２２〜８２９がＣＭＯ８基本ゲート
で、８３２〜８３９はインバータになるように、また８
２２〜８２９は２人力ＮＡＮＤになるように、セル内で
内部結線されている。第８図では、説明を簡単にするた
めに各セルの下部が入力、上部が出力となっている。一
般的ゲートアレイでは、入力、出力を、上部、下部に出
せるようになっているが、本発明は、その場合にも有効
である。

８３０．８３１はＢｉ−ＣＭＯ８基本ゲートである。８
３１はインバータになる様に内部結線さ　。

れている。

第８図で、８３１，８３２〜８３９，８２２〜８２９は
、それぞれ、第７図の７３１，７３２〜７３９．７２２
〜７２９に対応している。また。

第８図では、Ｂｉ−ＣＭＯ８基本セルは、　ＣＭＯ８基
本セルの２倍の面積としている。

第８図の実施例では、インバータ７３１の負荷が重いた
め、Ｂ１−ＣＭＯＳインバータ８３１を割りあてている
のである。こうすることにより。

純粋ＣＭＯ５のゲートアレイに比して、高速化される。

この負荷が０．８ｐＦ程度であれば、インバータ７３１
を、Ｂ１−ＣＭＯＳインバータで構成することにより、
２倍の高速化が計られることが第５図より分る。

一方、純粋Ｂｉ−ＣＭＯ５のゲートアレイで作ればＢｉ
−ＣＭＯ’Ｓ、ＣＭＯ８ｍ在ゲートアゲートアレイ性能
が得られるわけであるが、この場合には１面積がほぼ倍
必要となる。すなわち、Ｂｉ−０ＭＯ８，ＣＭＯ５混合
ゲートアレイは、Ｂ１−ＣＭＯＳゲートアレイ並の高速
性とＣＭＯＳゲートアレイ並の集積度を兼ねそなえると
いう利点がある。

第１０図は、Ｂ　ｉ　−ＣＭＯＳ　、　ＣＭＯＳ混在の
ゲートアレイマスタチップの他の実施例である。

１００１は、入出力パツファ、及び、ポンディングパッ
ド領域、１００２は配線領域、　１００３．１００９は
、Ｂｉ−ＣＭＯ８基本ゲート列、１００４〜１００８は
ＣＭＯＳ基本ゲート列である。すなわち、最上部の一列
と。

最下位の一列に、Ｂｉ−ＣＭＯ８基本ゲート列を並べた
ものである。この場合は、横方向に同一基本ゲートしか
ないため、Ｂ１−ＣＭＯＳセルと、ＣＭＯＳセルの高さ
が同じでなくてもよいという利点がある。

第１０図、第１図では、チップ上に８列の基本ゲートし
かないが、より多い場合でも、本発明は有効である。

第１０図、第１図に示した例は、マスタチップにおイテ
、Ｂｉ−０ＭＯ８領域と０ＭＯ８領域が分離している。

最近では、より集積度を高めるためにスタンダードセル
方式の設計が行われる。

スタンダードセル方式では、ＲＯＭ、加算器といった大
規模な論理を１つのマクロセルとして使うことができる
。

第１１図は、スタンダードセル方式のカスタムＬＳＩに
ついての実施例である。

１１００は人出力バッファ領域、１１０１〜１１０８は
ポリセルと呼ばれるセルの列である。ポリセルは、高さ
のそろったセルであり、数ゲートから数十ゲート位の規
模のものである。１１１０〜１１１４はマクロセルであ
る。マクロセルは、さらに論理規模の大きいセルであり
、ＲＯＭ、レジスタ、加算器（ＡＵ）等がある。スタン
ダードセル方式のＬＳＩでは。

ＲＯＭ、ＲＡＭ、レジスダ、加算器等の規則論理をマク
ロセルで構成し、他のランダム論理をポリセルで構成す
る。

このポリセル部分において、クリティカルパスをＢ１−
ＣＭＯＳゲートを含むポリセルで構成し。

クリティカルパスでない部分を０ＭＯ８により構成され
たポリセルで構成することにより、前述のゲートアレイ
同様、高速高集積のＬＳＩを構成することができる。

また、クリティカルパスの一部がマクロセルで構成され
ている場合、マクロセルとして、同一論理を構成する２
種類以上のマクロセルを用意することにより上記ランダ
ム論理同様に、高速高集積または、低消費電力の効果が
ある。

すなわち、クリティカルパスの部分には、面積大、ある
いは、消費電力大だが高速なマクロセルを用いて、クリ
ティカルパスとならない部分については、低速ではある
が１面積小、あるいは、消費電力小のマクロセルを用い
ることにより、全体として、高速高集積、あるいは低消
費電力という特徴を有するチップを作ることができる。

バイポーラと０ＭＯ８を複合して、高速動作のマクロセ
ルを設計すると、一般的に、基本ゲート同様に、高速動
作させればさせるほど１面積、消費電力が大になる傾向
があるため、本発明は有効である。

加算器をマクロセルで構成した場合を例に説明する。加
算器においてクリティカルパスとなるのは、加算時のキ
ャリーを伝搬させるキャリー伝搬回路である。第１３図
は、バイポーラ、ＭＯ８複合の４ビツト高速キャリー伝
搬回路である。４ビツトデータＡとＢと下の桁からの桁
上げＣ１ｎを調べて、上位への桁上げ信号Ｃｏｕｔを送
出する回路である。

第１３図において、クロックφ１がＯの時には。

Ｎ　Ｍ　ＯＳ　１３０２がオンニなり、ノードＮ４　、
　Ｎｓ　。

Ｎｚ　ｅ　Ｎｌの浮遊容量が充電される。この際、電位
は、バイポーラトランジスタ１３０１のベース、エミッ
タ接合でクランプされるために、Ｏ，ＳＶ程度に抑制さ
れる。次に、φ１が１になると、キャリー伝搬が成立し
ている時には、ＭＯＳトランジスタにより、バイボ〒う
１３０１のベース電流が引き抜かれ、バイポーラはオフ
し、出力Ｃｏｕｔが高電位になる。−′方、キャリー伝
搬が成立しなければ。

バイポーラはオンし続け、　Ｃｏｕｔは低電位のままで
ある。この回路では、ノードＮＬ　ｇ　Ｎｚ　Ｆ　Ｎａ
　ｅＮａ、が低振幅（０，８Ｖ　）に保たれるため、高
速動作するが、キャリー伝搬が成立しない時に貫通電流
が流れるため、消費電力は大きい。

第１４図は、ＭＯＳのみからなるキャリー伝搬回路を示
す図である。論理、及び動作は、第１３図のバイポーラ
、ＭＯＳ複合のキャリー伝搬回路と同じである。すなわ
ち、クロックφ１が０の時にノードＭｔ　、Ｍｔ　、Ｍ
ａ、Ｍａは、ＰＭＯ３１４００、１４０１，１４０２，
１４０３ニよッテ電源電位５ｖまで充電される。次にφ
１が１になった時に、キャリー伝搬が成立すればノード
Ｍ４の電荷が、いずれかのＮＭＯＳによって引き抜かれ
、出力Ｃｏｕｔは高電位になる。一方、キャリー伝搬が
成立しなければ、ノードＭ番の電荷は引き抜かれず出力
Ｃｏｕｔは低電位のままである。この回路では、ノード
Ｍｌｓ　Ｍａ　＊　Ｍａ　＋　Ｍａが電源電位５ｖまで
充電され、大振幅動作をするため低速であるが。

定常的な貫通電流は流れないので低消費電力である。

上記回路は４ビツトキャリー伝搬回路であったが、より
多数ビットのキャリー伝搬回路１例えば。

３２ビツトのキャリー伝搬回路を作るためには。

８−？の４ビツトキャリー伝搬回路を直列に接続すれば
よい。

上に説明した回路を用いれば、加算という同じ論理機能
を持つマクロセルであるが、高速、消費電力大のバイポ
ーラ、ＣＭＯＳ複合加算器と、低速、低消費電力の０Ｍ
Ｏ８加算器を同一チップ上に作ることができる。

スタンダードセル方式のＬｉ５Ｉにおいては、−搬に多
数の加算器マクロセルが存在する。この時、クリティカ
ルパスとなる部分に、バイポーラ。

ＣＭＯＳ複合加算器、クリティカルバスとならない部分
に、０ＭＯ８加算器を自動配線ＤＡ等によって選択して
用いることにより、全体として高速、低消費電力なチッ
プができる。

同様な効果は、バイポーラ、ＣＭＯＳ複合のＳＲＡＭ１
０ＭＯ８（７）み１７）ＳＲＡＭ、アルイは。

バイポーラ、ＣＭＯＳ複合＋７）ＲＯＭと、０ＭＯ８の
みのＲＯＭといった他の・マクロセルについても同様で
ある。

バイポーラ、ＣＭＯ５複合のＲＯＭについての構成を第
１２図に示す。１２００はアドレスデコーダ。

１２０２はワードドライバ、１２０１はプリチャージ回
路、１２０３はメモリセル、　１２０４はデータ線セン
スアンプ、１２０５はアドレスを選択する゛マルチプレ
クサである。

ワード線は負荷が重いため、バイポーラドライバを用い
るのが有効である。また、データ線の負荷も重いため、
バイポーラによるプリチャージ回路を用いである。さら
に、アドレスデコーダは。

ファンアウトが多いため、Ｂｉ−ＣＭＯＳ基本ゲートを
用いている。また、センスアンプには、キャリー伝搬回
路と同じように、データ線電気振幅を押える働きをする
バイポーラセンスアンプが使われている。この様に、Ｒ
ＯＭＬ二ついても、゛バイポーラ、０ＭＯ８の両者を複
合す、ることにより。

同一機能を有するＣＭＯ５Ｉ（ＯＮよりも、消費電力は
増すものの、より高速なＲＯＭを提供することができる
。

〔発明の効果〕

本発明によれば、クリティカルパスにＢ１−ＣＭＯＳゲ
ート及び、Ｂ１−ＣＭＯＳマ゛クロセルを用いることが
できるため、高速化の効果がある。

また、クリティカルバスとならないところにＣＭＯＳゲ
ートを用いることができるため、高集積の効果がある。

すなわち、本発明によれば、Ｂ１−ＣＭＯＳゲートアレ
イと同等の性能と、ＣＭＯＳゲートアレイと同等の集積
度のゲートアレイを作ることができる。

また、本発明によれば、Ｂ１−ＣＭＯＳマクロセルと同
等の速度と、ＣＭＯＳマクロセルと同等の消費電力、集
積度のスタンダードセル方式ＬＳＩを作ることができる
。

【図面の簡単な説明】

第２図から第５図、第９図は従来例を説明する図、第１
図、第６図から第８図、第１０図から第１４図は１本発
明の詳細な説明する図である。 ９０１・・・人出力バッファ領域、９０２・・・配線領
域、９１０〜９１６・・・ＣＭＯ８基本ゲート列、９２
０〜９２６，９３０〜９３６・・・Ｂ　ｉ−ＣＭＯ８基
本ゲート列。

Claims (1)

1. 【特許請求の範囲】 １、入出力回路と、論理を実現するセルを並べたセル領
   域と、各セル、及び、入出回路を接続するための配線領
   域より成る半導体集積回路装置において、同一論理を構
   成する２種類以上のセルを設けたことを特徴とする半導
   体集積回路装置。 ２、特許請求の範囲第１項において、前記同一論理を構
   成する２種類以上のセルを、ＭＯＳトランジスタのみか
   らなるセルと、ＭＯＳトランジスタと少くとも１つのバ
   イポーラトランジスタとを含んだセルとの２種類にする
   ことを特徴とする半導体集積回路装置。 ３、入出力回路と、複数のマクロセルよりなるスタンダ
   ードセル方式の半導体集積回路装置において、同一論理
   を構成する２種類以上のマクロセルを設けることを特徴
   とする半導体集積回路装置。 ４、特許請求の範囲第３項において、同一論理を構成す
   る２種類以上のマクロセルを、ＭＯＳトランジスタのみ
   からなるマクロセルと、ＭＯＳトランジスタと少くとも
   １つのバイポーラトランジスタとを含んだマクロセルと
   の２種類とすることを特徴とする半導体集積回路装置。