JPH02278765A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にバイポーラ
−ＣＭ　ＯＳ　（Ｃｏｍｐｌｅ＋ｎｅｎｔａｒｙ　Ｍｅ
ｔａｌ　ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ゲー
トアレイに適用して有効な技術に関するものである。

〔従来の技術〕

セミカスタムＬＳＩの一種であるゲートアレイは、従来
Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇ
ｉｃ）ゲートアレイやＴ　Ｔ　Ｌ（Ｔｒａｎｓｉｓｔｏ
ｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）ゲートアレイ
などに代表されるバイポーラゲートアレイと、ＣＭＯＳ
ゲートアレイとが中心であったが、近年バイポーラ−Ｃ
ＭＯＳ　（Ｂ　ｉ　−０ＭＯ８）ゲートアレイが注目さ
れるようになった。Ｂ１−ＣＭＯＳゲートアレイは、セ
ル内部の低負荷を消費電力の少ないＣＭＯ３−ＦＥＴで
駆動し、外部の高負荷を負荷駆動能力の高いバイポーラ
・トランジスタで駆動するため、０ＭＯ８の低消費電力
性とバイポーラの高速性とを兼ね備えているという特徴
がある。なお、Ｂ１−ＣＭＯＳゲ、−ドアレイについて
は、例えば特開昭６１−３２６２１号公報に記載されて
いる。

第７図は、従来のＢ１−ＣＭＯＳゲートアレイの基本セ
ル２０を示している。基本セル２０は、ｎチャネルＭｏ
　Ｓ−Ｆ　ＥＴＱＩＩ　、　ｐチャネ）Ｌｒ　Ｍ　０３
−ＦＥＴＱ、およびバイポーラ・トランジスタＱ１１　
で構成され、この基本セル２０を用いて３人力ＮＡＮＤ
回路などの基本ゲートが作成される。

半導体チップの内部論理回路には、上記した基本セルが
マトリクス状に配列されており、それらの所定数を組み
合わせてフリップ・フロップやマルチプレクサなどの回
路が作成される。

基本セルの内部は、あらかじめＬＳＩメーカーによって
配線され、その後、ユーザーの仕様に応じて基本セル間
の配線が行われる。その際、基本セルの配置や配線の配
置は、ＣＡ　Ｄ　（Ｃｏｍｐｕｔｅｒ＾１ｄｅｄ　Ｄｅ
ｓｉｇｎ）　　を使用した自動配線設計により行われる
。

〔発明が解決しようとする課題〕

ところが、上記した基本セルの所定数を組み合わせて各
種の回路を作成するＢ１−ＣＭＯＳゲートアレイにおい
ては、回路構成が複雑化するにつれて基本セル同士を接
続する入出力端子数が増大するため、特に基本セルの並
び方向のチャネル（配線形成領域）の容量が不足し、セ
ル実装率が低下するという問題があった。すなわち、多
数の基本セルを組み合わせて複雑で大規模な回路を作成
しようとすると、広いチャネル面積を確保しなければな
らないため、ゲートアレイの高集積化が妨げられるとい
う問題があった。

また、基本セルの所定数を組み合わせて複雑で大規模な
回路を作成する場合には、基本セルの入出力端子間を接
続する配線長が長くなることから、ＣＡＤを使用した自
動配線設計が困難となり、ゲートアレイの開発期間（Ｔ
　Ａ　Ｔ　；　Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）　
が長期化するという問題や、配線抵抗の増大によって高
速動作が妨げられるという問題があった。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、Ｂ１−ＣＭＯＳゲートアレイの高集積
化を促進することのできる技術を提供することにある。

本発明の他の目的は、上記目的を達成するとともに、Ｂ
１−ＣＭＯＳゲートアレイの開発期間（ＴＡＴ）を短縮
することのできる技術を提供することにある。

本発明のさらに他の目的は、上記目的を達成するととも
に、Ｂ１−ＣＭＯＳゲートアレイの高速化を促進するこ
とのできる技術を提供することにある。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、内部論理回路の隣接する４つの基
本セルをＸおよびＹ方向に対して鏡面対照となるように
配置してマクロセルを構成したバイポーラ−ＣＭＯＳゲ
ートアレイである。

また、上記マクロセルを構成する基本セル内にバイポー
ラ−ＣＭＯＳゲートとＣＭＯＳゲートとを混在させたバ
イポーラ−ＣＭＯＳゲートアレイである。

〔作用〕

上記した手段によれば、所望する回路をマクロセル単位
で作成することにより、多数の基本セルを組み合わせて
回路を作成する場合に比べて入出力端子数が低減される
ので、複雑で大規模な回路を作成する場合においても、
充分なチャネル容量を確保することができる。

また、多数の基本セルを組み合わせて回路を作成する場
合に比べて配線長が短くなるので、配線設計の自由度が
向上するとともに、配線抵抗が低減される。

さらに、上記マクロセルを構成する基本セル内にバイポ
ーラ−ＣＭＯＳゲートとＣＭＯＳゲートとを混在させる
ことにより、Ｂ１−ＣＭＯＳゲートとＣＭＯＳゲートと
が混在した回路を作成する場合において、使用されない
バイポーラ・トランジスタの数を著しく低減することが
できる。

〔実施例〕

第５図は、本実施例によるＢ１−ＣＭＯＳゲートアレイ
の全体的な回路構成を示している。

このＢ　１−ＣＭＯＳゲートアレイは、半導体チップ１
上に形成された大力バッファ２、内部論理回路３および
出力バッファ４で構成されている。

入力バッファ２は、レベル変換機能を有し、例えば外部
から人力されるＴＴＬレベルの人力信号ＩＮ、、ＩＮ、
・・・ＩＮ、をＣＭＯＳレベルの信号に変換し、その出
力信号を内部論理回路３に入力する。一方、出力バッフ
ァ４は、ＣＭＯＳレベルの信号をＴＴＬレベルの信号に
変換するレベル変換機能を有し、ＴＴＬレベルの出力信
号ＯＵＴ、、ＯＵＴ、・・・０ＵＴｘを外部に出力する
。内部論理回路３は、多数のマクロセル５で構成され、
このマクロセル５を単位として、例えばマルチプレクサ
やフリップフロップなどの回路が作成される。このマク
ロセル５は、後述する基本セルで構成されている。

図中、黒丸あるいは先端を黒く塗り潰した箇所は、出力
段の回路がバイポーラ回路で構成されていることを示し
ている。また、その他の箇所は、ＣＭＯ３で構成されて
いる。すなわち、人力バッファ２、マクロセル５および
出力バッファ４の各出力段は、負荷駆動能力の高いバイ
ポーラ回路で構成されているため、ＣＭＯＳゲートアレ
イに比べて信号の遅延時間が低減され、高速動作が可能
となっている。また、出力段以外のすべての回路がＣＭ
Ｏ３で構成されているため、バイポーラゲートアレイに
比べて消費電力が極めて小さくなっている。

第６図は、本実施例の半導体チップ１の平面的なレイア
ウトを示している。

この半導体チップ１の周縁部には、外部端子を構成する
所定数のポンディングパッド６が配置されている。ポン
ディングパッド６は、アルミニウムなどの導電材料から
なり、例えば−辺の長さが１００〜１２０μｍ程度の四
角形状で、かつ、パッド間のピッチが１５０〜１８０μ
ｍ程度となるように配置されている。

上記ポンディングパッド６の内周には、周辺回路領域７
が配置されており、この周辺回路領域７の内部には、前
記した人力バッファ２および出力バッファ４が形成され
ている。

上記周辺回路領域７の内側には、前記した内部論理回路
３が配置されている。この内部論理回路３は、図のＸお
よびＹ方向に沿ってマトリクス状に配列された多数の基
本セル８で構成されている。

第２図は、上記基本セル８の構成を示す拡大平面図であ
る。この基本セル８には、例えばゲート幅がそれぞれ１
５μｍのｐチャネルＭＯ３−ＦＥＴ　Ｑ　ｐ　＋および
ｎチャネルＭ　ＯＳ−Ｆ　Ｅ　Ｔ　ＱＩ＋＋と、バイポ
ーラ・トランジスタＱ、と、ゲート幅がそれぞれ３０μ
ｍのｐチャネルＭ　ＯＳ　・Ｆ　Ｅ　Ｔ　ＱＰ２および
ｎチャネルＭ　ＯＳ−Ｆ　Ｅ　Ｔ　ＱＮ２とが形成され
ている。基本セル８の面積を有効に利用するため、ゲー
ト幅の狭いｐチャネルＭＯ３−ＦＥＴＱｌ、およびｎチ
ャネルＱ□は、２つのバイポーラ・トランジスタＱ、の
間に配置されている。

この基本セル８は、Ｂ１−ＣＭＯＳゲートとＣＭＯＳゲ
ートとが混在した回路を効率的に作成することができる
という利点がある。すなわち、従来のＢ＋　　ＣＭＯＳ
ゲートアレイにおいては、基本セルの所定数を組み合わ
せてＢ　ｉ　−ＣＭ　ＯＳゲートとＣＭＯＳゲートとが
混在した回路を作成した場合、ＣＭＯＳゲートの作成に
使用した基本セル内のバイポーラ・トランジスタは、使
用されずに残ってしまうという欠点があった。しかし、
本実施例においては、例えばゲート幅の大きいＭＯｓ　
−Ｆ　Ｅ　Ｔ、Ｑ、２．　　Ｑ、□と、２つのバイポー
ラ・トランジスタＱｎ　　とでＢ　１−ＣＭＯＳゲート
を作成し、ゲート幅の小さいＭ　ＯＳ−Ｆ　Ｅ　Ｔ　Ｑ
ｐ＋　、　　ＱＮでＣＭＯＳゲートを作成することがで
きるので、使用されないバイポーラ・トランジスタの数
を著しく低減することができる。

第１図は、内部論理回路３内における上記基本セル８の
レイアウトを示す平面図である。

本実施例においては、内部論理回路３内に配列した多数
の基本セル８を、互いに隣接する４つの基本セル３　（
３ａ、８ｂ、８ｃ、８ｄ）がＸおよびＹ方向に対して鏡
面対照となるように配置してマクロセル５を構成してい
る。

すなわち、図中の基本セル８ａと８ｂ（および８Ｃと８
ｄ）とが左右対照となるように配置されるとともに、基
本セル８ａと８ｃ（および８ｂと８ｄ）とが上下対照と
なるように配置され、このように配置された一組の基本
セル８ａ、８ｂ、８ｃ、３ｄによって一つのマクロセル
５が構成されている。また、各基本セル８の上下端には
、電源（Ｖ　ｃ　ｃおよびＶｉｇ）用のＡＪ配線９とポ
リシリコン配線１０とがＸ方向に沿って配置されている
。

このマクロセル５は、Ｂ１−ＣＭＯＳゲートトＣＭＯＳ
ゲートとが混在した複雑で大規模な回路を効率的に作成
することができるという利点がある。すなわち、所望す
る回路をこのマクロセル５単位で作成することにより、
マクロセル５内部のＢ１−ＣＭＯＳゲートとＣＭＯＳゲ
ート　（あるいはＣＭＯＳゲート同士）を接続する入出
力端子が不要となるので、複雑で大規模な回路を作成す
る場合にふいても、充分なチャネル容量を確保すること
ができ、セル実装率が向上する結果、Ｂ１−ＣＭＯＳゲ
ートアレイの高集積化を促進することができる。また、
マクロセル５を構成する４つの基本セル８がＸおよびＹ
方向に対して鏡面対照となるようにレイアウトされてい
るため、マクロセル５内部のＢ１−ＣＭＯＳゲートとＣ
ＭＯＳゲート（あるいはＣＭＯＳゲート同士）を接続す
る配線長を短くすることができる。従って、配線設計の
自由度が向上し、ＣＡＤを使用した自動配線設計が容易
になるため、Ｂ１−ＣＭＯＳゲートアレイの開発期間（
ＴＡＴ）　　を短縮することができる。

さらに、配線抵抗も低減されるため、Ｂ１−ＣＭＯＳゲ
ートアレイの高速動作が可能となる。

第３図は、配線を形成して実際の回路を作成したマクロ
セル５を示している。この回路は、スキャン論理付ラッ
チ回路であり、第４図は、その回路図である。第４図に
おいて、先端を黒く塗り潰したゲートは、Ｂ１−ＣＭＯ
Ｓゲートであり、その他のゲートは、すべてＣＭＯＳゲ
ートである。

図から明らかなように、上記スキャン論理付ラッチ回路
をマクロセル５内に作成した場合には、１３個の入力端
子（ＩＮ、〜Ｉ　Ｎ’ｓ）と３個の出力端子（ＯＵＴ、
〜ＯＵＴ、）とが必要となるが、マクロセル５内部のＢ
１−ＣＭＯＳゲートとＣＭＯＳゲート（あるいはＣＭＯ
Ｓゲート同士）を接続する入出力端子が不要となるので
、多数の基本セルを組み合わせて作成された従来のスキ
ャン論理付ラッチ回路に比べて入出力端子数が大幅に低
減されている。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもなし）。

例えば、基本セルを構成する素子の数やそれらのレイア
ウトは適宜変更してよい。

また、内部論理回路の一部にメモＩＪ　Ｌ　Ｓ　Ｉなど
を形成した複合ゲートアレイなどに適用することもでき
る。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、内部論理回路の隣接する４つの基本セルをＸ
およびＹ方向に対して鏡面対照となるように配置してマ
クロセルを構成し、このマクロセル単位で回路を作成す
る本発明のバイポーラ−ＣＭＯＳゲートアレイによれば
、下記のような優れた作用効果を得ることができる。

（１）、多数の基本セルを組み合わせて回路を作成する
場合に比べて入出力端子数を低減することができるので
、複雑で大規模な回路を作成する場合においても、充分
なチャネル容量を確保することができ、バイポーラ−Ｃ
ＭＯＳゲートアレイの高集積化を促進することができる
。

（２）、　　Ｂ　ｉ　−ＣＭＯＳゲートとＣＭＯＳゲー
ト　（あるいはＣＭＯＳゲート同士）を接続する配線長
を短くすることができるので、配線設計の自由度が向上
し、バイポーラ−ＣＭＯＳゲートアレイの開発期間（Ｔ
ＡＴ）　　を短縮することができる。また、配線抵抗も
低減されるため、Ｂ１−ＣＭＯＳゲートアレイの高速動
作が可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＢ１−ＣＭＯＳゲー
トアレイのマクロセルを示す平面図、第２図は、このマ
クロセルを構成する基本セルの拡大平面図、 第３図、第４図は、このマクロセル内に形成されたスキ
ャン論理付ラッチ回路の回路図、第５図は、このＢ＋−
ＣＭＯＳゲートアレイの回路構成図、 第６図は、このＢ１−ＣＭＯＳゲートアレイを形成した
半導体チップの平面図、 第７図は、従来のＢ１−ＣＭＯＳゲートアレイの基本セ
ルを示す平面図である。 １・・・半導体チップ、２・・・入力バッファ、３・・
・内部論理回路、４・・・出力バッファ、５・・・マク
ロセル、６・・・ポンディングパッド、７・・・周辺回
路領域、８・・・基本セル、９・・・ＡＩ！配線、１０
・・・ポリシリコン配線。 代理人　弁理士　筒　井　大　和 第 図 第 ７図

Claims (1)

1. 【特許請求の範囲】 １、内部論理回路をＣＭＯＳ・ＦＥＴとバイポーラ・ト
   ランジスタとで構成したゲートアレイであって、前記内
   部論理回路の隣接する４つの基本セルをＸおよびＹ方向
   に対して鏡面対照となるように配列してなるマクロセル
   を有することを特徴とする半導体集積回路装置。 ２、前記基本セル内に、バイポーラ−ＣＭＯＳゲートと
   ＣＭＯＳゲートとが混在していることを特徴とする請求
   項１記載の半導体集積回路装置。 ３、前記基本セル内に、ゲート幅の異なるＭＯＳ・ＦＥ
   Ｔを有することを特徴とする請求項１記載の半導体集積
   回路装置。 ４、スキャン論理付ラッチ回路を有することを特徴とす
   る請求項１記載の半導体集積回路装置。