JPH0815209B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0815209B2 JPH0815209B2 JP60010832A JP1083285A JPH0815209B2 JP H0815209 B2 JPH0815209 B2 JP H0815209B2 JP 60010832 A JP60010832 A JP 60010832A JP 1083285 A JP1083285 A JP 1083285A JP H0815209 B2 JPH0815209 B2 JP H0815209B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置（IC）、特にセミカスタ
ムICの１つであるゲートアレイに用いて好適な技術に関
するものである。
ムICの１つであるゲートアレイに用いて好適な技術に関
するものである。
システムの大規模化に伴い低消費電力化，高速化、さ
らには小型化のニーズが高まりカスタムLSIの要求がま
すます強くなっているが、その中でセミカスタムICの１
つであるゲートアレイが注目を集めている。
らには小型化のニーズが高まりカスタムLSIの要求がま
すます強くなっているが、その中でセミカスタムICの１
つであるゲートアレイが注目を集めている。
本出願人は、このゲートアレイに関し、先に、バイポ
ーラ素子とCMOSFET（コンプリメンタリー絶縁ゲート型
電界効果トランジスタ）とを１つのチップ内に混在させ
たBi−CMOSゲートアレイを開発している。その具体的内
容については、特願昭59−152886号公報に記載されてい
るが、本発明は特に上記Bi−CMOSゲートアレイの集積度
を向上させること、セルの利用効率を高めることを可能
にするレイアウト技術を主体とするものである。
ーラ素子とCMOSFET（コンプリメンタリー絶縁ゲート型
電界効果トランジスタ）とを１つのチップ内に混在させ
たBi−CMOSゲートアレイを開発している。その具体的内
容については、特願昭59−152886号公報に記載されてい
るが、本発明は特に上記Bi−CMOSゲートアレイの集積度
を向上させること、セルの利用効率を高めることを可能
にするレイアウト技術を主体とするものである。
本発明の目的は、高速，低消費電力であり、さらに高
集積というすぐれた性能を有する新規な半導体集積回路
装置を提供することにある。
集積というすぐれた性能を有する新規な半導体集積回路
装置を提供することにある。
本発明の代表的なものの概要を述べると下記のとうり
である。
である。
ユニットセルを主としてMOSFETから構成し、一方その
出力部はドライブ能力の高いバイポーラ素子が構成し
た、低消費電力から高速なICであり、その基本セルとし
てバイポーラ素子とMOS素子とを共存させたものを用
い、その基本セルにおいて、電源（VCC）ラインや接地
（GND）ラインに直接接続されるバイポーラ素子は、MOS
素子の外側に配置されていることによって、基本セル間
を接続するための配線の自由度がそこなわれず、セルの
利用効率を高めることができ、高集積化が達成される。
出力部はドライブ能力の高いバイポーラ素子が構成し
た、低消費電力から高速なICであり、その基本セルとし
てバイポーラ素子とMOS素子とを共存させたものを用
い、その基本セルにおいて、電源（VCC）ラインや接地
（GND）ラインに直接接続されるバイポーラ素子は、MOS
素子の外側に配置されていることによって、基本セル間
を接続するための配線の自由度がそこなわれず、セルの
利用効率を高めることができ、高集積化が達成される。
本発明の内容を以下図面を参照しながら説明する。
本発明の実施例であるゲートアレイ（IC）の全体のシ
ステム構成とそれぞれの箇所における信号レベルが第７
図に示される。同図からわかるようにこのICは、入力バ
ッファ20,CMOSを主体として構成されるロジック部21,お
よび出力バッファ22からなる。入力バッファ20は、レベ
ル変換機能（必要に応じて論理演算機能を具備すること
もできる。）を有しており、例えば外部から入力される
TTLレベルの入力信号INA,INB,NNCをCMOSレベルの信号に
変換し、その出力信号はCMOSを主体として構成されるロ
ジック部21に入力される。一方出力バッファ22は、CMOS
レベルの信号を例えばTTLレベルの信号に変換するレベ
ル変換機能（必要に応じて論理演算機能を付加すること
もできる）を有し、最終的にTTLレベルの出力信号OUT1,
OUT2,……OUTmを出力する。
ステム構成とそれぞれの箇所における信号レベルが第７
図に示される。同図からわかるようにこのICは、入力バ
ッファ20,CMOSを主体として構成されるロジック部21,お
よび出力バッファ22からなる。入力バッファ20は、レベ
ル変換機能（必要に応じて論理演算機能を具備すること
もできる。）を有しており、例えば外部から入力される
TTLレベルの入力信号INA,INB,NNCをCMOSレベルの信号に
変換し、その出力信号はCMOSを主体として構成されるロ
ジック部21に入力される。一方出力バッファ22は、CMOS
レベルの信号を例えばTTLレベルの信号に変換するレベ
ル変換機能（必要に応じて論理演算機能を付加すること
もできる）を有し、最終的にTTLレベルの出力信号OUT1,
OUT2,……OUTmを出力する。
第８図は第７図におけるシステムの、さらに具体的な
内部構成を示すものである。同図において、ロジック部
21における211〜21nは、ユニットセル（マクロセル）を
示し、同図中黒丸、あるいは先端を黒くぬりつぶした部
分は出力段の回路が、バイポーラ回路によって構成され
ていることを示す。（他の部分は低消費電力のCMOSで構
成されている。）ユニットセル（マクロセル）とは複数
の論理要素（論理回路を構成する最小単位でありそれ以
上分割できない１つの論理機能ブロック）により構成さ
れた論理機能ブロックであり、例えばマルチプレクサや
フリップフロップなどをいう。ユニットセルの内部はIC
メーカーが配線し、ユニットセル間はユーザーの仕様に
応じて配線がなされる。なお、これらの各セルの配置や
配線の配置はCAD（Computer Aided Design）を用いて行
なわれる。前述した如く、各ユニットセル211〜21n、さ
らに入力バッファ201〜20n出力バッファ221〜22mの各出
力ゲート（出力バッファ）はバイポーラ回路からなる高
負荷駆動型ゲートとなっているために、例えばユニット
セルとユニットセルとを結ぶ配線長の長短や負荷の大き
さにかかわらず、信号遅延量は内部ゲートの小さな信号
遅延量とほぼ同じにでき設計の自由度が著るしく向上さ
れている。
内部構成を示すものである。同図において、ロジック部
21における211〜21nは、ユニットセル（マクロセル）を
示し、同図中黒丸、あるいは先端を黒くぬりつぶした部
分は出力段の回路が、バイポーラ回路によって構成され
ていることを示す。（他の部分は低消費電力のCMOSで構
成されている。）ユニットセル（マクロセル）とは複数
の論理要素（論理回路を構成する最小単位でありそれ以
上分割できない１つの論理機能ブロック）により構成さ
れた論理機能ブロックであり、例えばマルチプレクサや
フリップフロップなどをいう。ユニットセルの内部はIC
メーカーが配線し、ユニットセル間はユーザーの仕様に
応じて配線がなされる。なお、これらの各セルの配置や
配線の配置はCAD（Computer Aided Design）を用いて行
なわれる。前述した如く、各ユニットセル211〜21n、さ
らに入力バッファ201〜20n出力バッファ221〜22mの各出
力ゲート（出力バッファ）はバイポーラ回路からなる高
負荷駆動型ゲートとなっているために、例えばユニット
セルとユニットセルとを結ぶ配線長の長短や負荷の大き
さにかかわらず、信号遅延量は内部ゲートの小さな信号
遅延量とほぼ同じにでき設計の自由度が著るしく向上さ
れている。
次に第７図，第８図に示されるIC（ゲートアレイ）の
シリコンチップ１における平面レイアウト状態を第５図
を用いて説明する。
シリコンチップ１における平面レイアウト状態を第５図
を用いて説明する。
第５図に示されるように、基本準CMOSセル（ベーシッ
クセル：後述）10のアレイがチップ内部に規則正しく配
列され、そのまわりに入出力バッファ20,22が配置され
ており最外周にボンディングパッドが配置されている。
クセル：後述）10のアレイがチップ内部に規則正しく配
列され、そのまわりに入出力バッファ20,22が配置され
ており最外周にボンディングパッドが配置されている。
第６図は、第５図において点線で囲む部分Ａのレイア
ウト構成をより具体的に示す平面レイアウト図である。
ボンディングワイヤ12がパッド11に接続され、パッドと
入出力バッファ（20,22）とは、Al配線12で接続されて
いる。入出力バッファ（20,22）上には２層目のAl配線
よりなる電源（VCC），接地（GND）ラインが布線されこ
れらのラインはスルーホールを通して１層目Al配線に接
続され、入出力バッファ、基本セルアレイ共通のVCCラ
イン,GNDライン13,14が布線されている。
ウト構成をより具体的に示す平面レイアウト図である。
ボンディングワイヤ12がパッド11に接続され、パッドと
入出力バッファ（20,22）とは、Al配線12で接続されて
いる。入出力バッファ（20,22）上には２層目のAl配線
よりなる電源（VCC），接地（GND）ラインが布線されこ
れらのラインはスルーホールを通して１層目Al配線に接
続され、入出力バッファ、基本セルアレイ共通のVCCラ
イン,GNDライン13,14が布線されている。
以上本発明の前提となるICの全体構成につき説明し
た。
た。
次に本発明の重要な特徴につき説明する。
第１図は、第６図において、点線で囲まれた領域Ｂに
おけるより具体的平面レイアウト図を示し、第２図
（ａ）は第１図，第６図，第５図等に示される基本セル
（Basic Cell:略してB.Cと記すこともある。）を、チッ
プにおける拡散層を主体として示した平面レイアウト図
である。第２図（ｂ）は第２図（ａ）をシンボル化して
示す図であり、第３図（ａ）は基本セルを回路的に表わ
したものであり、第３図（ｂ）は基本セルを論理記号と
して表わしたものである。
おけるより具体的平面レイアウト図を示し、第２図
（ａ）は第１図，第６図，第５図等に示される基本セル
（Basic Cell:略してB.Cと記すこともある。）を、チッ
プにおける拡散層を主体として示した平面レイアウト図
である。第２図（ｂ）は第２図（ａ）をシンボル化して
示す図であり、第３図（ａ）は基本セルを回路的に表わ
したものであり、第３図（ｂ）は基本セルを論理記号と
して表わしたものである。
基本セルとは、電子回路を構成するために必要な構成
要素を、所定パターンに配置してなるロジック部におけ
るレイアウト構成上の基本単位である。
要素を、所定パターンに配置してなるロジック部におけ
るレイアウト構成上の基本単位である。
まず、第２図（ａ）を用いて、基本セル10のレイアウ
ト構成を説明する。
ト構成を説明する。
同図に示す如く、基本セル10はポリシリコンからなる
MOSFETのゲート30,31,32およびP well 50,N well 51,さ
らにＮチャンネルMOSFETのソース，ドレインとなるN+拡
散層35,PMOSFETとソース，ドレインとなるP+拡散層36,
さらには、MOS素子の両側に配置され、２つのバイポー
ラNPNトランジスタQ1,Q2を構成する拡散層37,40（エミ
ッタとなる:E）、拡散層38,41（ベースとなる:B）、拡
散層39,42（コレクタとなる:C）、および２つの抵抗R1,
R2よりなる。
MOSFETのゲート30,31,32およびP well 50,N well 51,さ
らにＮチャンネルMOSFETのソース，ドレインとなるN+拡
散層35,PMOSFETとソース，ドレインとなるP+拡散層36,
さらには、MOS素子の両側に配置され、２つのバイポー
ラNPNトランジスタQ1,Q2を構成する拡散層37,40（エミ
ッタとなる:E）、拡散層38,41（ベースとなる:B）、拡
散層39,42（コレクタとなる:C）、および２つの抵抗R1,
R2よりなる。
第３図（ａ）は、第２図（ａ）に対応して、基本セル
10を回路的に示したものであり、同図からわかるように
基本セル10につくりこまれている素子に、所定の配線を
ほどこせば、第３図（ｂ）に示すような見かけ上は２入
力でありながら実質的に３入力のNANDゲートを構成でき
る。基本セル10をシンボルマーク化して示すと第２図
（ｂ）のようになる。
10を回路的に示したものであり、同図からわかるように
基本セル10につくりこまれている素子に、所定の配線を
ほどこせば、第３図（ｂ）に示すような見かけ上は２入
力でありながら実質的に３入力のNANDゲートを構成でき
る。基本セル10をシンボルマーク化して示すと第２図
（ｂ）のようになる。
このような基本セル10を配線した様子を第１図に示
す。第１図を用いて、まず配線ルールについて説明す
る。図中I,I′の領域は基本セル10がＸ方向に規則正し
く配列された領域であって以下基本セルアレイ領域とい
うことにする。基本セルアレイ領域内部の配線はＸ方
向,Y方向とも図中太線で示す如く一層目アルミニウム配
線34によって行なわれる。基本セルアレイ間の配線（マ
クロセル配線）は、第１図に示すごとくＸ方向は１層目
アルミニウム配線51を用いて行なわれ、Ｙ方向の配線は
２層目アルミニウム配線50（図中点線で示す）を用いて
行なわれる。図中領域IIはＸ方向の１層目アルミニウム
配線（マクロセル配線）が布線される配線領域である。
す。第１図を用いて、まず配線ルールについて説明す
る。図中I,I′の領域は基本セル10がＸ方向に規則正し
く配列された領域であって以下基本セルアレイ領域とい
うことにする。基本セルアレイ領域内部の配線はＸ方
向,Y方向とも図中太線で示す如く一層目アルミニウム配
線34によって行なわれる。基本セルアレイ間の配線（マ
クロセル配線）は、第１図に示すごとくＸ方向は１層目
アルミニウム配線51を用いて行なわれ、Ｙ方向の配線は
２層目アルミニウム配線50（図中点線で示す）を用いて
行なわれる。図中領域IIはＸ方向の１層目アルミニウム
配線（マクロセル配線）が布線される配線領域である。
以上説明したような配線ルールに基づいて配線がなさ
れるわけであるが、第１図に示すようにバイポーラ素子
はMOSFETの両外側に配置されておりその結果、VCCライ
ン13,GNDライン14は基本セルの上，下を基本セルアレイ
に平行に布線されるようになる。すなわち基本セルにお
ける出力段であるトーテムポール接続の２つのNPNトラ
ンジスタQ1,Q2はMOSFETの両側に配置され、これに伴な
ってVCCラインGNDラインはセルの上，下に走ることにな
るのである。すると基本セル10の中央部すなわちVCCラ
イン13,GNDライン14にはさまれた領域には同じく１層目
Al配線を自由に布線することができるようになり、配線
自由度は、VCCライン13,GNDライン14の存在によってな
んら規制されない。仮にVCCライン13,GNDライン14がセ
ル10の中央に布線されたとすると、基本セルアレイ（I,
I′……）内部配線のうちＹ方向の配線はVCCライン,GND
ラインをまたぐために２層配線とせねばならず配線自由
度は少なくなり、また配線構造が著るしく複雑になって
しまう。
れるわけであるが、第１図に示すようにバイポーラ素子
はMOSFETの両外側に配置されておりその結果、VCCライ
ン13,GNDライン14は基本セルの上，下を基本セルアレイ
に平行に布線されるようになる。すなわち基本セルにお
ける出力段であるトーテムポール接続の２つのNPNトラ
ンジスタQ1,Q2はMOSFETの両側に配置され、これに伴な
ってVCCラインGNDラインはセルの上，下に走ることにな
るのである。すると基本セル10の中央部すなわちVCCラ
イン13,GNDライン14にはさまれた領域には同じく１層目
Al配線を自由に布線することができるようになり、配線
自由度は、VCCライン13,GNDライン14の存在によってな
んら規制されない。仮にVCCライン13,GNDライン14がセ
ル10の中央に布線されたとすると、基本セルアレイ（I,
I′……）内部配線のうちＹ方向の配線はVCCライン,GND
ラインをまたぐために２層配線とせねばならず配線自由
度は少なくなり、また配線構造が著るしく複雑になって
しまう。
さらに本発明の如くバイポーラ素子Q1,Q2をMOSFET（M
1〜M6）の両外側（セルの上下）に配置しても、MOSFET
（M1〜M6）のゲート幅Ｗは純CMOSセルにくらべ数10μｍ
も縮少されており、この縮小された領域に新たにバイポ
ーラ素子Q1,Q2が配置されたことになり、バイポーラ素
子を２ケ配置したことによる基本セルの専有面積の増加
は最小限におさえられる。
1〜M6）の両外側（セルの上下）に配置しても、MOSFET
（M1〜M6）のゲート幅Ｗは純CMOSセルにくらべ数10μｍ
も縮少されており、この縮小された領域に新たにバイポ
ーラ素子Q1,Q2が配置されたことになり、バイポーラ素
子を２ケ配置したことによる基本セルの専有面積の増加
は最小限におさえられる。
さらに基本セルアレイI,I′の幅WI,WI′は基本セルア
レイI,I′の内部配線のうちＸ方向のアルミニウム一層
配線34を10数本（例えば14本：すなわち14チャンネル）
布線するだけの幅を有していなければならないため、バ
イポーラ素子をＹ方向に配置することは充分なWI,WI′
を確保し、セルの微細化に伴う基本セルアレイ内部配線
の多チャンネル化にも対応できる利点をも有する。
レイI,I′の内部配線のうちＸ方向のアルミニウム一層
配線34を10数本（例えば14本：すなわち14チャンネル）
布線するだけの幅を有していなければならないため、バ
イポーラ素子をＹ方向に配置することは充分なWI,WI′
を確保し、セルの微細化に伴う基本セルアレイ内部配線
の多チャンネル化にも対応できる利点をも有する。
また、上述した如く基本セルは、実際には２入力NAND
ゲートであるが、内部にもう１つのゲートをもっており
実質的に３入力NANDゲートとして働く。このような変形
２入力セルを用いると次のような効果がある。すなわち
基本セルを３入力NAND構成とすると配線チャンネルが増
え、またチップ面積が増大する。また２入力NAND構成と
するとマクロセルの構成上チップ面積が大となる。変形
２入力セルを用いると、配線は複雑化せずに、マクロセ
ルを少ないゲートで構成できるのである。第４図
（ａ），（ｂ）はユニットセル（マクロセル）の例であ
Ｒ−Ｓフリップフロップであって基本セルを効果的に組
合せて、この回路を構成することができる。
ゲートであるが、内部にもう１つのゲートをもっており
実質的に３入力NANDゲートとして働く。このような変形
２入力セルを用いると次のような効果がある。すなわち
基本セルを３入力NAND構成とすると配線チャンネルが増
え、またチップ面積が増大する。また２入力NAND構成と
するとマクロセルの構成上チップ面積が大となる。変形
２入力セルを用いると、配線は複雑化せずに、マクロセ
ルを少ないゲートで構成できるのである。第４図
（ａ），（ｂ）はユニットセル（マクロセル）の例であ
Ｒ−Ｓフリップフロップであって基本セルを効果的に組
合せて、この回路を構成することができる。
基本セルアレイの上，下にVCCライン,GNDラインが布
線されるので基本セルアレイ内部の配線は、なんら自由
度を損なわれることなく配線できる。この結果、バイポ
ーラ素子とCMOSとを組み込んだ準CMOS基本セルを配線を
複雑化させることなく、充分に利用できこの結果、準CM
OS型Bi−CMOSゲートアレイの回路を効果的に構成でき、
ゲートアレイの大規模化も達成できる。
線されるので基本セルアレイ内部の配線は、なんら自由
度を損なわれることなく配線できる。この結果、バイポ
ーラ素子とCMOSとを組み込んだ準CMOS基本セルを配線を
複雑化させることなく、充分に利用できこの結果、準CM
OS型Bi−CMOSゲートアレイの回路を効果的に構成でき、
ゲートアレイの大規模化も達成できる。
本発明は、大規模なゲートアレイに用いて特に有効で
ある。
ある。
第１図は本発明の実施例であるゲートアレイにおける基
本セル内部および基本セル間の配線状態を示す平面レイ
アウト図であり 第２図（ａ）は１つの基本セルにおける拡散層の配置を
主体とした平面レイアウト図であり 第２図（ｂ）は第２図（ａ）に示される基本セルのシン
ボル図であり 第３図（ａ）は基本セルの構成を示す回路図であり 第３図（ｂ）は基本セルの構成を論理記号で示した図で
あり 第４図（ａ）はユニットセル（マクロセル）の一例であ
ってＲ−Ｓフリップフロップを論理記号を用いて表わし
た回路図であり 第４図（ｂ）は第４図（ａ）に示されるＲ−Ｓフリップ
フロップ回路の具体的回路図を示し 第５図はゲートアレイの全体的平面レイアウト図を示し 第６図は第５図におけるＡ領域の、より詳細なレイアウ
ト状態を示すレイアウト図であり 第７図はゲートアレイの全体のシステム構成とそれぞれ
のブロックにおける信号の論理レベルを示し 第８図は第７図に示されるゲートアレイのマクロセルレ
ベルのさらに具体的な回路構成を示す回路図である。 10……基本セル、13……VCCライン、14……GNDライン、
30,31,32……ポリシリコンゲート配線、35……N+拡散
層、36……P+拡散層。
本セル内部および基本セル間の配線状態を示す平面レイ
アウト図であり 第２図（ａ）は１つの基本セルにおける拡散層の配置を
主体とした平面レイアウト図であり 第２図（ｂ）は第２図（ａ）に示される基本セルのシン
ボル図であり 第３図（ａ）は基本セルの構成を示す回路図であり 第３図（ｂ）は基本セルの構成を論理記号で示した図で
あり 第４図（ａ）はユニットセル（マクロセル）の一例であ
ってＲ−Ｓフリップフロップを論理記号を用いて表わし
た回路図であり 第４図（ｂ）は第４図（ａ）に示されるＲ−Ｓフリップ
フロップ回路の具体的回路図を示し 第５図はゲートアレイの全体的平面レイアウト図を示し 第６図は第５図におけるＡ領域の、より詳細なレイアウ
ト状態を示すレイアウト図であり 第７図はゲートアレイの全体のシステム構成とそれぞれ
のブロックにおける信号の論理レベルを示し 第８図は第７図に示されるゲートアレイのマクロセルレ
ベルのさらに具体的な回路構成を示す回路図である。 10……基本セル、13……VCCライン、14……GNDライン、
30,31,32……ポリシリコンゲート配線、35……N+拡散
層、36……P+拡散層。
Claims (2)
- 【請求項１】（１）複数のMOSFETと、対のバイポーラト
ランジスタとが所定のパターンに配置されてなる基本セ
ルと、 （２）該基本セルの複数が所定の方向に規則正しく配列
されてなる基本セルアレイと、 （３）該基本セルアレイの複数が上記所定の方向と実質
的に直交する方向に互いに平行に配列されてなる基本セ
ルマトリクスと、 （４）前記基本セルに動作電圧を与えるための第１動作
電位ラインおよび第２動作電位ラインとを有し、 （５）前記基本セルにおいて、前記対のバイポーラトラ
ンジスタは、当該基本セルの前記所定方向とは垂直方向
における互いに逆の端に配置され、前記複数のMOSFET
は、相対的に当該基本セルの中央に配置されてなりかつ
それぞれのゲート電極が前記所定方向とは垂直方向に延
長形成されてなり、 （６）前記第１動作電位ラインと前記第２動作電位ライ
ンは、前記基本セルアレイにおいて、基本セルが配列さ
れる前記所定方向に実質的に平行であって、それぞれ前
記対のバイポーラトランジスタに実質的に重なるように
互いに離れて布線され、かつ前記第１動作電位ラインは
基本セルにおける対のバイポーラトランジスタの一方に
接続されるようにされてなるとともに前記第２動作電位
ラインは対のバイポーラトランジスタの他方に接続され
るようにされてなることを特徴とする半導体集積回路装
置。 - 【請求項２】前記複数のMOSFETは、CMOS回路を構成すべ
く対とされたＰチャンネル型MOSFETとＮチャンネル型MO
SFETであり、そのゲート電極が一体的に形成されて前記
所定方向とは垂直方向に延長形成されるものであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010832A JPH0815209B2 (ja) | 1985-01-25 | 1985-01-25 | 半導体集積回路装置 |
| CN85108621.7A CN1003549B (zh) | 1985-01-25 | 1985-11-23 | 半导体集成电路器件 |
| KR1019850009158A KR930005497B1 (ko) | 1985-01-25 | 1985-12-06 | 반도체 집적 회로 장치 |
| EP86100798A EP0189183B1 (en) | 1985-01-25 | 1986-01-22 | Semiconducteur integrated circuit device |
| DE8686100798T DE3675666D1 (de) | 1985-01-25 | 1986-01-22 | Integrierte halbleiterschaltungsanordnung. |
| US07/544,063 US5001487A (en) | 1985-01-25 | 1990-06-26 | Semiconductor integrated circuit device |
| SG1026/92A SG102692G (en) | 1985-01-25 | 1992-10-07 | Semiconducteur integrated circuit device |
| HK208/93A HK20893A (en) | 1985-01-25 | 1993-03-11 | Semiconducteur integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010832A JPH0815209B2 (ja) | 1985-01-25 | 1985-01-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171150A JPS61171150A (ja) | 1986-08-01 |
| JPH0815209B2 true JPH0815209B2 (ja) | 1996-02-14 |
Family
ID=11761326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010832A Expired - Lifetime JPH0815209B2 (ja) | 1985-01-25 | 1985-01-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815209B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105444B2 (ja) * | 1987-07-29 | 1995-11-13 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0831581B2 (ja) * | 1988-02-19 | 1996-03-27 | 株式会社東芝 | 半導体装置 |
| JP2978501B2 (ja) * | 1988-12-23 | 1999-11-15 | 日本電気株式会社 | 論理回路 |
| JP2505910B2 (ja) * | 1990-05-24 | 1996-06-12 | 株式会社東芝 | 半導体集積回路用セルライブラリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-01-25 JP JP60010832A patent/JPH0815209B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171150A (ja) | 1986-08-01 |
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| JPH0566737B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |