JPS6182455A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6182455A JPS6182455A JP20441584A JP20441584A JPS6182455A JP S6182455 A JPS6182455 A JP S6182455A JP 20441584 A JP20441584 A JP 20441584A JP 20441584 A JP20441584 A JP 20441584A JP S6182455 A JPS6182455 A JP S6182455A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に係り、特に大規模集積
回路での共通信号線の駆動回路一部の改良に関する。
回路での共通信号線の駆動回路一部の改良に関する。
一般に大規模集積回路（ＬＳＩ）においては、チップ全
体の各所に行き渡っている共通信号線がある。例えば、
クロック線、イニシャライズ（リセット）線等である。
体の各所に行き渡っている共通信号線がある。例えば、
クロック線、イニシャライズ（リセット）線等である。
これらの共通信号線はチップサイズが大きくなるにつれ
て長くなり、その配線容量を無視することができなくな
る。この様な共通信号線を駆動するためには駆動能力の
大きい駆動回路を必要とする。ここに駆動能力とは、負
荷容量を高速に充電する性能をいう。例えばＭＯ８集積
回路では、出力段のＭＯＳＦＥＴが大きいもの、即ちチ
ャネル幅の大きいものが駆動能力が大きい。
て長くなり、その配線容量を無視することができなくな
る。この様な共通信号線を駆動するためには駆動能力の
大きい駆動回路を必要とする。ここに駆動能力とは、負
荷容量を高速に充電する性能をいう。例えばＭＯ８集積
回路では、出力段のＭＯＳＦＥＴが大きいもの、即ちチ
ャネル幅の大きいものが駆動能力が大きい。
しかしながら、駆動回路の駆動能力をいかに大きくした
としても、共通信号線の末端では信号伝搬の遅れを生じ
、これがＬＳＩの高速動作を妨げる原因となる。またＬ
ＳＩを複数の懺能ブロックに分けてレイアウトする場合
、上記駆動回路に大きな面積を取られると機能ブロック
のレイアウトに支障を来たす。駆動能力の大きい駆動回
路を動かすことは電源線の電位変動の原因ともなり、こ
れはＬＳＩ内の各論理回路の誤動作の原因となる。
としても、共通信号線の末端では信号伝搬の遅れを生じ
、これがＬＳＩの高速動作を妨げる原因となる。またＬ
ＳＩを複数の懺能ブロックに分けてレイアウトする場合
、上記駆動回路に大きな面積を取られると機能ブロック
のレイアウトに支障を来たす。駆動能力の大きい駆動回
路を動かすことは電源線の電位変動の原因ともなり、こ
れはＬＳＩ内の各論理回路の誤動作の原因となる。
本発明は、大規模化に伴う上記した問題を解決した半導
体集積回路装置を提供することを目的とする。
体集積回路装置を提供することを目的とする。
本発明では、′チップ上で複数の機能ブロックに分割し
てＬＳＩを構成する場合に、各機能ブロックの共通信号
線を駆動する駆動回路を二種類に分割して配置する。一
つは、各鍬能ブロック領域内にあってその中の共通信号
線を駆動する駆動回路である。これをブロック駆動回路
と定義する。もう一つは、機能ブロック領域外に設けら
れ、各ブロック駆動回路を共通に駆動する駆動回路であ
る。
てＬＳＩを構成する場合に、各機能ブロックの共通信号
線を駆動する駆動回路を二種類に分割して配置する。一
つは、各鍬能ブロック領域内にあってその中の共通信号
線を駆動する駆動回路である。これをブロック駆動回路
と定義する。もう一つは、機能ブロック領域外に設けら
れ、各ブロック駆動回路を共通に駆動する駆動回路であ
る。
これを共通駆動回路と定義する。
本発明によれば、各機能ブロック毎にブロック駆動回路
が設けられるため、共通信号線の末端までの信号伝搬時
間が従来より短くなり、従ってＬＳＩの高速動作が可能
となる。また共通駆動回路は、各機能ブロックの共通信
号線を直接駆動せず、複数のブロック駆動回路のみを駆
動する。従って共通駆動回路の負荷は小さく、その駆動
能力や面積を小さいものとすることができる。この結果
機能ブロックのレイアウトが容易になり、レイアウト効
率の向上によるチップの縮小が可能となる。また駆動回
路ブロックが小さくなる結果、電源線の変動が小さくな
り、ＬＳＩ動作の安定化が図られる。
が設けられるため、共通信号線の末端までの信号伝搬時
間が従来より短くなり、従ってＬＳＩの高速動作が可能
となる。また共通駆動回路は、各機能ブロックの共通信
号線を直接駆動せず、複数のブロック駆動回路のみを駆
動する。従って共通駆動回路の負荷は小さく、その駆動
能力や面積を小さいものとすることができる。この結果
機能ブロックのレイアウトが容易になり、レイアウト効
率の向上によるチップの縮小が可能となる。また駆動回
路ブロックが小さくなる結果、電源線の変動が小さくな
り、ＬＳＩ動作の安定化が図られる。
以下本発明の実施例を図面を参照して説明する。
第１図は、一実施例のＬＳＩ構成を示す。１は半導体チ
ップであり、この上に所望の論理回路を構成するための
複数に分割された機能ブロック２１．２２．２３．２４
が配列形成されている。
ップであり、この上に所望の論理回路を構成するための
複数に分割された機能ブロック２１．２２．２３．２４
が配列形成されている。
各機能ブロック領域内の共通信号線３１．３２ 。
３３．３４は、それぞれの領域内に設けられたブロック
駆動回路４１．４２．４３．４４により駆動されるよう
になっている。そして各ブロック駆動回路４１．４２．
４３．４４はその入力端が共通に信号線６に接続され、
機能ブロック２１゜２２．２３．２４の外部に設けられ
た共通駆動回路５により駆動されるようになっている。
駆動回路４１．４２．４３．４４により駆動されるよう
になっている。そして各ブロック駆動回路４１．４２．
４３．４４はその入力端が共通に信号線６に接続され、
機能ブロック２１゜２２．２３．２４の外部に設けられ
た共通駆動回路５により駆動されるようになっている。
この様に共通信号線駆動回路を二段構成とすれば、各機
能ブロック内の共通信号線末端までの信号伝搬の遅延が
小さくなり、ＬＳＩの高速動作が可能となる。共通駆動
回路５は各機能ブロック２１．２２，２３．２４内のブ
ロック駆動回路４１．４２，４３．４４を駆動すればよ
く、チップ内の全ての共通信号線を駆動する従来の方式
に比べてその駆動能力は小さくて済み、従って面積も小
さくて済む。例えばＭＯ５集積回路では駆動回路出力段
のＭＯＳＦＥＴを小さくすることができる。このためＬ
ＳＩのレイアウトの自由度が増し、レイアウト効率向上
によりチップサイズの縮小が図られる。
能ブロック内の共通信号線末端までの信号伝搬の遅延が
小さくなり、ＬＳＩの高速動作が可能となる。共通駆動
回路５は各機能ブロック２１．２２，２３．２４内のブ
ロック駆動回路４１．４２，４３．４４を駆動すればよ
く、チップ内の全ての共通信号線を駆動する従来の方式
に比べてその駆動能力は小さくて済み、従って面積も小
さくて済む。例えばＭＯ５集積回路では駆動回路出力段
のＭＯＳＦＥＴを小さくすることができる。このためＬ
ＳＩのレイアウトの自由度が増し、レイアウト効率向上
によりチップサイズの縮小が図られる。
この場合、ブロック駆動回路と共通駆動回路を含む全体
の駆動回路の駆動能力または面積を、従来の一個の駆動
回路でチップ全体を賄う方式の駆動回路と比べても有利
になっている。即ち、全体として従来と同程度の駆動能
力を発揮するためには従来より駆動回路の大きさは小さ
くて良く、逆に従来と同じ駆動回路面積を取った場合に
は従来より高い駆動能力を発揮することができる。従っ
て従来より電源電圧変動の少ない安定なＬＳＩ動作が可
能となる。
の駆動回路の駆動能力または面積を、従来の一個の駆動
回路でチップ全体を賄う方式の駆動回路と比べても有利
になっている。即ち、全体として従来と同程度の駆動能
力を発揮するためには従来より駆動回路の大きさは小さ
くて良く、逆に従来と同じ駆動回路面積を取った場合に
は従来より高い駆動能力を発揮することができる。従っ
て従来より電源電圧変動の少ない安定なＬＳＩ動作が可
能となる。
第２図は本発明の別の実施例である。第１図と対応する
部分には同符号を付して詳細な説明は省略する。この実
施例では、各機能ブロック２１゜２２ 、２．３ 、２
４内に設けたブロック駆動回路４１．４２．４３．４４
の出力端を、各ブロック内の共通信号線３１，３２．３
３．３４に入る前で信号線７１．７２．７３．７４によ
り共通接続している。この様にすれば、先の実施例に比
べて、共通信号線に対するより高い駆動能力を得ること
ができる。
部分には同符号を付して詳細な説明は省略する。この実
施例では、各機能ブロック２１゜２２ 、２．３ 、２
４内に設けたブロック駆動回路４１．４２．４３．４４
の出力端を、各ブロック内の共通信号線３１，３２．３
３．３４に入る前で信号線７１．７２．７３．７４によ
り共通接続している。この様にすれば、先の実施例に比
べて、共通信号線に対するより高い駆動能力を得ること
ができる。
【図面の簡単な説明】
第１図は本発明の一実施例のＬＳＩ構成を示す図、第２
図は他の実施例のＬＳＩ構成を示す図である。 １・・・半導体チップ、２１．２２．２３．２４・・・
機能ブロック、３１３２．３３．３４・・・共通信号線
、４１，４２．４３．４４・・・ブロック駆動回路、５
・・・共通駆動回路、６．７１．７２．７３．７４・・
・信号線。 出願人代理人 弁理士 鈴江武彦 第１図 ２．２２
図は他の実施例のＬＳＩ構成を示す図である。 １・・・半導体チップ、２１．２２．２３．２４・・・
機能ブロック、３１３２．３３．３４・・・共通信号線
、４１，４２．４３．４４・・・ブロック駆動回路、５
・・・共通駆動回路、６．７１．７２．７３．７４・・
・信号線。 出願人代理人 弁理士 鈴江武彦 第１図 ２．２２
Claims (1)
- 半導体基板に、複数個に分割されて配置された機能ブ
ロックと、これらの機能ブロックに共通な信号線を駆動
する駆動回路とを備えた半導体集積回路装置において、
前記駆動回路を、各機能ブロック領域内にそれぞれ配置
され各機能ブロック内の共通信号線を駆動するブロック
駆動回路と、これらのブロック駆動回路を共通に駆動す
る、前記機能ブロック領域外に設けられた共通駆動回路
とから構成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20441584A JPS6182455A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20441584A JPS6182455A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182455A true JPS6182455A (ja) | 1986-04-26 |
Family
ID=16490158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20441584A Pending JPS6182455A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313517A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | ゲ−トアレ−回路 |
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
| US5410491A (en) * | 1991-06-10 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method for distributing a clock signal within a semiconductor integrated circuit by minimizing clock skew |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745267A (en) * | 1980-09-01 | 1982-03-15 | Nec Corp | Semiconductor device |
-
1984
- 1984-09-29 JP JP20441584A patent/JPS6182455A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745267A (en) * | 1980-09-01 | 1982-03-15 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313517A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | ゲ−トアレ−回路 |
| JPS6369262A (ja) * | 1986-09-10 | 1988-03-29 | Hitachi Ltd | 半導体集積回路 |
| US5410491A (en) * | 1991-06-10 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method for distributing a clock signal within a semiconductor integrated circuit by minimizing clock skew |
| US5557779A (en) * | 1991-06-10 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for distributing a clock signal within a semiconductor integrated circuit by minimizing clock skew |
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