JP2000174243A

JP2000174243A - 多機能入出力ゲートアレイ装置

Info

Publication number: JP2000174243A
Application number: JP10344254A
Authority: JP
Inventors: Masami Hashimoto; 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】従来のゲートアレイ装置の入出力回路セルは汎
用性を維持するため、基本的な機能しか搭載していなか
った。また入出力回路セルに様々な機能を付加すると占
有面積が増え、パッド端子数が減少するという課題があ
った。【解決手段】ゲートアレイ装置の入出力回路を極めて基
本的な機能を搭載した第１種入出力回路セルと、特殊な
仕様に対応する第２種、第３種入出力補助回路セルを組
み合わせ、第１種入出力回路セル群を集積回路チップの
外周に、また第２種、第３種入出力補助回路セル群をそ
の内側に配置した。【効果】パッド端子数を減少することなく、入出力回路
の高機能化、および機能選択の範囲を広げた。また、高
機能の入出力回路の集積回路をゲートアレイの短納期で
提供できるという効果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のゲ
ートアレイ装置において、集積回路外部と信号をやりと
りする入出力回路に対する多種、多機能の電気的、機能
的特性要求に対して、配線層の変更のみで対応する為の
回路、およびレイアウトの構成に関する。

【０００２】

【従来の技術】従来のゲートアレイ装置の構造は図８に
示す如く、１種類の入出力回路セル群８１が集積回路チ
ップの最外郭の周囲に位置し、チップの内部をベーシッ
クセル群８０が並べられた構成であった。そして入出力
回路に対する種々の機能、特性要求に対しては前記１種
類の基本的な入出力回路セル８１を配線層の変更するこ
とによってのみ対応してきた。

【０００３】

【発明が解決しようとする課題】さて、ゲートアレイ装
置は本来はロジック回路を主体とした集積回路に適した
ものであり、複雑かつ特殊な要求があるものについては
ゲートアレイではなく、専用の集積回路を設計して対応
していた。しかしながら、近年において集積回路は進歩
とともに様々な使われ方をするようになり、高速、低電
圧動作、低消費電力、多電源、多ピン等々、互いに相反
する要求さえもありながら、それらを満たす必要がます
ます増加してきた。前述したように従来はこれらの複雑
な要求仕様がある場合は専用に集積回路を設計すること
で対処してきたが、短納期の要求が高まりゲートアレイ
で実現させる必要性が高まって来た。これらの要求に対
して従来のゲートアレイ装置では対応が難しいという課
題があった。特に入出力回路はそこに含まれている回路
要素は少なく、かつ機能も限定されているので配線層の
変更のみで対処するのは困難であった。また、これらの
様々な要求に対して、あらかじめ入出力回路にすべてを
回路要素として組み込んで置くと多大なチップ面積を入
出力回路セルが占めてしまい、集積回路としてのパッド
数、ピン数が減少し、多ピンの要求に対応できないとい
う課題があった。

【０００４】そこで本発明はこのような課題・問題点を
解決するもので、その目的とするところはパッド数、ピ
ン数を減らすことなく、様々な機能・特性要求に対応で
きる入出力回路群を持ったゲートアレイ装置を提供する
ことである。

【０００５】ひいては、専用設計の集積回路と同様の多
機能、特殊機能の集積回路チップを、配線層のみの変更
期間で制作できるゲートアレイの短納期で提供すること
を目的とする。

【０００６】

【課題を解決するための手段】本発明の多機能入出力ゲ
ートアレイ装置は、汎用性の高い第１種の入出力回路セ
ル群を集積回路の最外郭の周囲に配置し、特殊な要求に
対応する回路を内蔵した第２種入出力補助回路セル群
と、第３種入出力補助回路セル群を交互に前記第１種入
出力回路群の内側に隣接して配置した構成であることを
特徴とする。

【０００７】

【作用】本発明の上記の構成によれば、第１種の入出力
回路セル群は入出力回路としての基本的、かつ汎用性の
高い回路素子に限定しているので、従来通りの小さい面
積で構成でき、パッド数、ピン数は従来通りの個数を確
保できる。また多様、かつ特殊な入出力回路の要求は第
２種、第３種の入出力補助回路セル群に含まれる回路要
素を使用して対応できる。また、入出力回路への特殊要
求は全ピンに要求されることはまず無いので、第１種の
入出力回路群のセル数より少ない個数で第２種入出力補
助回路セル群、第３種入出力補助回路セル群は構成でき
て、様々な仕様に対応できる。また第２種入出力補助回
路セル数と、第３種入出力補助回路セル数は数多くはな
いので第２種入出力補助回路セル群と、第３種入出力補
助回路セル群を第１種の入出力回路セル群の内側の同列
に配置できる。したがって占有面積の僅かな増加で対応
できる。以上により、多種の入出力回路に対する要求を
パッド端子数を減らすことなく、配線層の変更で対応で
きるようになる。

【０００８】

【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の第１の実施例を示すレイアウト
図である。図１において複数個ある１１は第１種入出力
回路であり、複数個ある１２は第２種入出力回路であ
り、複数個ある１３は第３種入出力回路であり、複数個
ある１０はベーシックセル群である。全体の構成として
は最外郭の周辺に第１種入出力回路セル群１１があり、
その内側に第２種、第３種の入出力補助回路セル群１
２、１３があり、配線層によって所望の機能を持つ論理
回路を形成するベーシックセル群１０が集積回路の中央
に位置している。

【０００９】さて、第１種入出力回路セル１１には汎用
性の高い入力回路要素、および出力回路要素が含まれて
おり、該当するパッド端子が仕様により、入力回路とな
れば入力回路の回路要素が配線層により、選択・構成さ
れ入力回路となり、仕様により、出力回路となれば出力
回路の回路要素が配線層により、選択・構成され出力回
路となる。

【００１０】例えば第１種入出力回路セル１１には図
３，図４に含まれているパッド端子３１、Ｐ型絶縁ゲー
ト電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）
３２，４２、Ｎ型ＭＯＳＦＥＴ３３、４４、ダイオード
素子３４，３５、抵抗素子３６を有しており、入力回路
に使用する場合には図３の如く、パッド端子３１から静
電気保護回路の役目をする抵抗素子３６とダイオード素
子３４，３５を経て、入力バッファの役目をするＰ型Ｍ
ＯＳＦＥＴ３２とＮ型ＭＯＳＦＥＴ３３からなるインバ
ータ回路に入力し、その出力を集積回路内部のベーシッ
クセル群１０から形成される回路に伝えている。また、
出力回路に使用する場合には図４の如く、Ｐ型ＭＯＳＦ
ＥＴ３２とＮ型ＭＯＳＦＥＴ３３によるインバータ回路
と駆動能力の大きいＰ型ＭＯＳＦＥＴ４２とＮ型ＭＯＳ
ＦＥＴ４４によるインバータ回路による出力駆動回路を
構成し、ベーシックセル群で形成された集積回路内部の
回路からの信号を該出力駆動回路を経てパッド端子３１
から集積回路外部へと出力している。以上のように第１
種入出力回路セル１１には入力回路および出力回路の基
本的な回路を有している。

【００１１】さて入出力回路には以上の基本的な機能以
外に実際には様々な要求がある。次にその回路例を示
す。図５は異なる２電源間の間で信号をやりとりする場
合に必要となるレベルシフト回路の構成例である。図５
において５１，５３、５４、５５、５６はＰ型ＭＯＳＦ
ＥＴであり、５２，５７，５８はＮ型ＭＯＳＦＥＴであ
る。Ｐ型ＭＯＳＦＥＴ５１とＮ型ＭＯＳＦＥＴ５２によ
るインバータ回路は低消費電力の為に低電圧化された集
積回路内部の低い電源電圧０とＶ_DD1間で動作してい
る。また、電源が０とＶ_DD2であって互いに襷掛けにＰ
型ＭＯＳＦＥＴ５３、５４、５５、５６とＮ型ＭＯＳＦ
ＥＴ５７、５８によって構成した回路に、前記０とＶ
_DD1の電源間での信号を加えることにより、レベルシフ
ト回路が形成され、高い電圧Ｖ_DD2に変換した信号を作
っている。そして、第１種入出力回路セル１１に信号を
送り、さらに該第１種入出力回路セル１１を出力回路に
構成して出力信号を集積回路外部に出している。さて、
図５においてレベル変換をする為に、Ｐ型ＭＯＳＦＥＴ
５３、５４、５５、５６とＮ型ＭＯＳＦＥＴ５７、５８
には最適な駆動能力があってＭＯＳＦＥＴとしてのチャ
ネル幅やチャネル長を適切に設計する必要がある。この
最適なトランジスタサイズは汎用性の高い素子とＭＯＳ
ＦＥＴを集めた第１種入出力回路セル群１１には存在し
ていないので、第２種入出力補助回路セル１２にいれて
置き、必要により用いる。

【００１２】図５は出力回路のときに特殊な回路と回路
要素が必要な場合であったが、図６は入力系の回路で特
殊な回路要素が必要な例である。図６において６１はＰ
型ＭＯＳＦＥＴであり、６２はＮ型ＭＯＳＦＥＴであ
る。Ｐ型ＭＯＳＦＥＴ６１とＮ型ＭＯＳＦＥＴ６２の互
いのゲート電極とドレイン電極はそれぞれ接続されイン
バータ回路を構成している。ここでは低消費電力の発振
回路の増幅器として前記インバータ回路を用いる為に、
チャネル長を長くして駆動能力を低下させ、低消費電力
を達成する構成をとっている。この場合も特殊な形状の
ＭＯＳＦＥＴが必要であり、第２種もしくは第３種の入
出力補助回路セルに配置する。

【００１３】図５、図６はＭＯＳＦＥＴのチャネル長を
長くして駆動能力を低下させる例であったが、図７はＭ
ＯＳＦＥＴの駆動能力を高める場合の例である。図７に
おいて７１はＰ型ＭＯＳＦＥＴであり、７２はＮ型ＭＯ
ＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ７１とＮ型ＭＯＳＦ
ＥＴ７２の互いのゲート電極とドレイン電極はそれぞれ
接続され、インバータ回路を構成している。Ｐ型ＭＯＳ
ＦＥＴ７１とＮ型ＭＯＳＦＥＴ７２はチャネル幅を大き
く設計し、駆動能力を高めている。これは出力回路とし
て、高い駆動能力を求められ、かつ第１種入出力回路セ
ル１１に内蔵しているＭＯＳＦＥＴでは能力が不足する
場合に代わって、もしくは足して用いる。これは図１の
第３種入出力補助回路１３に内蔵し、必要に応じて配線
層を構成することにより用いる。図１において第２種入
出力補助回路セル１２と第３種入出力補助回路セル１３
の個数はともに第１種入出力回路セル１１の個数より少
ない。したがって第２種入出力補助回路セル１２と第３
種入出力補助回路セル１３を交互に並べて、第１種入出
力回路セル群１１の内側に配置することが出来る。した
がって、ベーシックセル群１０によって形成された機能
回路の信号を必要に応じて、第２種入出力補助回路１２
もしくは第３種入出力補助回路１３を経て所定の機能を
付加し、第１種入出力回路１１へ信号を無理なく送れる
配置および構成となっている。また、第２種入出力補助
回路１２や第３種入出力補助回路１３を用いるのは一般
的に特殊な機能、仕様であるので、全端子が第２種入出
力補助回路１２もしくは第３種入出力補助回路１３を必
要とすることは極めて稀である。したがって図１の例で
は第１種入出力回路セル１１の個数の半分しかないが、
一般的にはこれで充分である。この結果、第１種入出力
回路セル１１には基本的な回路要素のみであるので第１
種入出力回路セル１１の個数は充分にとれ、パッド端子
数は充分に確保できる。

【００１４】図２は本発明の第２の実施例を示すレイア
ウト図である。図２において複数個ある１１は第１種入
出力回路であり、複数個ある１２は第２種入出力補助回
路であり、複数個ある１３は第３種入出力補助回路であ
って、図１と基本的には同じ構成である。図１との相違
は第２種入出力補助回路セル１２と第３種入出力補助回
路セル１３との配置において、図１においては単純に交
互であるのに対し、図２においては第２種入出力補助回
路セル１２が２個並び、その隣に第３種入出力補助回路
セル１３が２個並んで、それを繰り返している配置であ
ることである。図２の実施例の長所は例えば２電源系の
信号を第２種入出力補助回路１２で扱うような場合、電
源系によって独立したウエル基板が２個連続させ、同種
のものを集める構造をとることにより、無駄なスペース
が少なく、電気的特性も向上する、効率の良いレイアウ
トが可能となることである。

【００１５】また、図１、図２の例では第２種入出力補
助回路セル１２と第３種入出力補助回路セル１３の個数
を合計すると第１種入出力回路セル１１の個数の合計数
と等しい例を示したが、実際には等しくする必然性は特
にないので、第２種入出力補助回路セル数と第３種入出
力補助回路セル数の合計値は第１種入出力回路セル数を
上回っても、下回ってもよい。

【００１６】また、第２種入出力補助回路セル数と、第
３種入出力補助回路セル数は使用頻度に応じて設ければ
よいので、互いの個数が異なっていてもよい。

【００１７】また、第２種入出力補助回路セル、第３種
入出力補助回路セルのみならず、更に別な回路要素を持
った第４種入出力補助回路セルを用いてもよい。

【００１８】また、第１種入出力回路セルの回路要素の
使用頻度のやや少ないものは第２種入出力補助回路セル
や第３種入出力補助回路セルに振り分けることで、第１
種入出力回路セルの占有面積を減らし、第１種入出力回
路セル数を増やし、従来のゲートアレイ装置に比較して
パッド数を多く構成してもよい。

【００１９】また、第２種入出力補助回路セル、第３種
入出力補助回路セルの回路要素の例としてレベルシフト
回路、発振回路、高駆動回路の例を挙げたが、これらは
単なる例であって要求仕様により様々な回路が搭載候補
となる。

【００２０】なお、図１と図２の例ではベーシックセル
の配置例を解り易さの観点から配線領域を有する構造例
を示したが、いわゆるシー・オブ・ゲートと呼ぶベーシ
ックセルが全面に配置された構造のものであっても本発
明は同様に適用される。何故ならば本発明は入出力回路
群の配置に関わるものであって、論理を構成するベーシ
ックセル群の構造には無関係であるからである。

【００２１】また、以上の説明ではＭＯＳＦＥＴをデバ
イスとして用いたゲートアレイ装置の例で説明したが、
デバイスとしてはＭＯＳＦＥＴに限定される理由は特に
ない。ゲートアレイ装置を構成するデバイスはバイポー
ラ、ＥＣＬ、ＧａＡｓ、ＨＥＭＴなどでもあっても本発
明は同様に適用される。何故ならば本発明は入出力回路
群の配置に関わるものであって、入出力回路や論理回路
を構成するデバイスには無関係であるからである。

【００２２】

【発明の効果】以上、述べたように本発明の多機能入出
力ゲートアレイ装置によれば、パッド端子数を減らすこ
となく、入出力回路の高機能化と機能の選択の幅を広げ
るという効果がある。

【００２３】また、通常のゲートアレイ装置では実現し
ない特殊な入出力回路仕様の集積回路装置をゲートアレ
イの短納期で得られるという効果がある。

【００２４】また、第１種入出力回路セルと第２種、第
３種入出力補助回路セルの回路要素を適切に配分するこ
とにより、パッド数を同じ面積のゲートアレイ装置より
増加することも出来るという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すレイアウト図であ
る。

【図２】本発明の第２の実施例を示すレイアウト図であ
る。

【図３】本発明の第１種入出力回路セルで構成される入
力回路例を示す回路図である。

【図４】本発明の第１種入出力回路セルで構成される出
力回路例を示す回路図である。

【図５】本発明の第２種入出力補助回路セルで構成され
る回路例を示す回路図である。

【図６】本発明の第２種、もしくは第３種入出力補助回
路セルで構成される回路例を示す回路図である。

【図７】本発明の第２種、もしくは第３種入出力補助回
路セルで構成される回路例を示す回路図である。

【図８】従来のゲートアレイ装置の構成を示すレイアウ
ト図である。

【符号の説明】

１０、８０・・・ベーシックセル群１１・・・第１種入出力回路１２・・・第２種入出力補助回路１３・・・第３種入出力補助回路３１・・・パッド端子３２、４２、５１、５３、５４、５５、５６、６１、７
１・・・Ｐ型ＭＯＳＦＥＴ３３、４４、５２、５７、５８、６２、７２・・・
Ｎ型ＭＯＳＦＥＴ３４、３５・・・ダイオード素子３６・・・抵抗素子８１・・・入出力回路セル

Claims

【特許請求の範囲】

【請求項１】ａ）入出力回路群と、配線層により回路可
変であるベーシックセル群からなる半導体集積回路のゲ
ートアレイ装置において、ｂ）前記入出力回路群が汎用性の高い回路要素からなる
第１種入出力回路セル群と、ｃ）チャネル長が異なる絶縁ゲート電界効果型トランジ
スタを含む第２種入出力補助回路セル群と、ｄ）前記第１種入出力回路セル群と第２種入出力補助回
路セル群に含まれていない回路素子を有する第３種入出
力補助回路セル群からなり、ｅ）前記第１種入出力回路セル群はゲートアレイ装置チ
ップの最外郭の周囲に配置され、ｆ）前記第２種入出力補助回路セルと第３種入出力補助
回路セルは交互に並べられ、かつ前記最外郭に配置され
た第１種入出力回路セル群の内側に配置されたことを特
徴とする多機能入出力ゲートアレイ装置。