JPH0548050A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548050A JPH0548050A JP3208080A JP20808091A JPH0548050A JP H0548050 A JPH0548050 A JP H0548050A JP 3208080 A JP3208080 A JP 3208080A JP 20808091 A JP20808091 A JP 20808091A JP H0548050 A JPH0548050 A JP H0548050A
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- JP
- Japan
- Prior art keywords
- source
- drain
- drain regions
- basic cell
- drain region
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】マスタ−スライス方式の半導体装置において、
配線工程のみの変更で、省消費電力型と高駆動型のマク
ロセルを同一トランジスタ数で構成する。 【構成】同一導伝型で、ソ−ス・ドレイン領域を共有す
る、チャネル幅の異なるトランジスタを複数個配列して
基本セルを構成し、消費電力を小さくしたい場合はチャ
ネル幅の小さいトランジスタでマクロセルを構成し、高
駆動にしたい場合はチャネル幅の大きなトランジスタで
マクロセルを構成する。
配線工程のみの変更で、省消費電力型と高駆動型のマク
ロセルを同一トランジスタ数で構成する。 【構成】同一導伝型で、ソ−ス・ドレイン領域を共有す
る、チャネル幅の異なるトランジスタを複数個配列して
基本セルを構成し、消費電力を小さくしたい場合はチャ
ネル幅の小さいトランジスタでマクロセルを構成し、高
駆動にしたい場合はチャネル幅の大きなトランジスタで
マクロセルを構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
基本セル構造に関する。
マスタ−スライス方式によるＣＭＯＳ大規模集積回路の
基本セル構造に関する。
【０００２】
【従来の技術】従来のマスタ−スライス半導体装置で
は、図４に示すように、基本セルはソ−ス・ドレイン領
域を共有する、２つあるいはそれ以上のトランジスタか
ら構成され、各トランジスタにおけるチャネル幅は同一
であった。
は、図４に示すように、基本セルはソ−ス・ドレイン領
域を共有する、２つあるいはそれ以上のトランジスタか
ら構成され、各トランジスタにおけるチャネル幅は同一
であった。
【０００３】
【発明が解決しようとする課題】近年より一層の微細化
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。ところが高
集積になればなるほどチップ内で消費される電力は増加
してゆかざるを得ない。
が進む中で、マスタ−スライス方式の半導体装置に対し
ても、より高速、高集積が求められている。ところが高
集積になればなるほどチップ内で消費される電力は増加
してゆかざるを得ない。
【０００４】しかし従来の基本セルではチャネル幅が１
種のみであるため、同一論理のマクロセルにおいては１
種のみの消費電力を持たせることしかでない。
種のみであるため、同一論理のマクロセルにおいては１
種のみの消費電力を持たせることしかでない。
【０００５】通常省消費電力を目指した基本セルはチャ
ネル幅を小さくするが、このことは同時に駆動能力の低
下を招き、省消費電力と高速性を１種類の基本セルで同
時に満たすことは不可能であった。
ネル幅を小さくするが、このことは同時に駆動能力の低
下を招き、省消費電力と高速性を１種類の基本セルで同
時に満たすことは不可能であった。
【０００６】そこで本発明はこのような問題を解決する
ものであり、その目的とするところは、同一導電型であ
りながらチャネル幅の異なるトランジスタにより基本セ
ルを構成することによって省消費電力と高速性を同時に
満たす半導体装置を供給することにある。
ものであり、その目的とするところは、同一導電型であ
りながらチャネル幅の異なるトランジスタにより基本セ
ルを構成することによって省消費電力と高速性を同時に
満たす半導体装置を供給することにある。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタ−スライス半導体装置において、
前記基本セルは同一方向に併設された複数の第１導伝型
および第２導伝型トランジスタを有し、前記第１導伝型
のトランジスタは少なくとも２種類のチャネル幅をも
ち、前記第２導伝型のトランジスタは少なくとも２種類
のチャネル幅をもつことを特徴とする。
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタ−スライス半導体装置において、
前記基本セルは同一方向に併設された複数の第１導伝型
および第２導伝型トランジスタを有し、前記第１導伝型
のトランジスタは少なくとも２種類のチャネル幅をも
ち、前記第２導伝型のトランジスタは少なくとも２種類
のチャネル幅をもつことを特徴とする。
【０００８】
【実施例】図１（ａ）は本発明による基本セルの図であ
る。第１導伝型の第１のトランジスタ１０１、第１導伝
型の第２のトランジスタ１０２および第１導伝型の第３
のトランジスタ１０３はソ−ス・ドレイン領域を互いに
共有し、かつチャネルを同一方向として併設されてい
る。図１（ｂ）は図１（ａ）におけるＡ−Ａ’での断面
図である。ソ−ス・ドレイン領域１０４に比べソ−ス・
ドレイン領域１０５はチャネル幅方向に大きく、同じく
ソ−ス・ドレイン領域１０５に比べソ−ス・ドレイン領
域１０６はチャネル幅方向に大きく、ソ−ス・ドレイン
領域１０６とソ−ス・ドレイン領域１０７は同一のチャ
ネル幅方向の大きさを持つ。すなわちソ−ス・ドレイン
領域１０４はソ−ス・ドレイン領域１０５よりも容量が
小さく、ソ−ス・ドレイン領域１０５はソ−ス・ドレイ
ン領域１０６よりも容量が小さい。
る。第１導伝型の第１のトランジスタ１０１、第１導伝
型の第２のトランジスタ１０２および第１導伝型の第３
のトランジスタ１０３はソ−ス・ドレイン領域を互いに
共有し、かつチャネルを同一方向として併設されてい
る。図１（ｂ）は図１（ａ）におけるＡ−Ａ’での断面
図である。ソ−ス・ドレイン領域１０４に比べソ−ス・
ドレイン領域１０５はチャネル幅方向に大きく、同じく
ソ−ス・ドレイン領域１０５に比べソ−ス・ドレイン領
域１０６はチャネル幅方向に大きく、ソ−ス・ドレイン
領域１０６とソ−ス・ドレイン領域１０７は同一のチャ
ネル幅方向の大きさを持つ。すなわちソ−ス・ドレイン
領域１０４はソ−ス・ドレイン領域１０５よりも容量が
小さく、ソ−ス・ドレイン領域１０５はソ−ス・ドレイ
ン領域１０６よりも容量が小さい。
【０００９】図２は本発明による基本セルを使用して、
インバ−タを構成した例である。
インバ−タを構成した例である。
【００１０】図２（ａ）はソ−ス・ドレイン領域１０５
を第１層配線からなるＶＤＤ電源配線２０１上にコンタ
クトホ−ル２０３を配置することによってソ−スとし、
ソ−ス・ドレイン領域１０４をドレインとして使用して
いる。これに対し図２（ｂ）ではソ−ス・ドレイン領域
１０６をソ−スとし、ソ−ス・ドレイン領域１０７をド
レインとして使用している。
を第１層配線からなるＶＤＤ電源配線２０１上にコンタ
クトホ−ル２０３を配置することによってソ−スとし、
ソ−ス・ドレイン領域１０４をドレインとして使用して
いる。これに対し図２（ｂ）ではソ−ス・ドレイン領域
１０６をソ−スとし、ソ−ス・ドレイン領域１０７をド
レインとして使用している。
【００１１】図２（ｂ）に比べ図２（ａ）はドレイン領
域の面積が小さい。ＣＭＯＳトランジスタの消費電力
は、ほとんどが動作周波数、負荷容量と電源電圧の３つ
の要素の積によって定義されるため、図２（ａ）のイン
バ−タの方が消費電力は小さくなる。逆にチャネル長に
ついては図（ｂ）のインバ−タの方が大きく、図（ａ）
のインバ−タよりもより大きな負荷を高速で駆動するこ
とができる。
域の面積が小さい。ＣＭＯＳトランジスタの消費電力
は、ほとんどが動作周波数、負荷容量と電源電圧の３つ
の要素の積によって定義されるため、図２（ａ）のイン
バ−タの方が消費電力は小さくなる。逆にチャネル長に
ついては図（ｂ）のインバ−タの方が大きく、図（ａ）
のインバ−タよりもより大きな負荷を高速で駆動するこ
とができる。
【００１２】図３はＰチャネルトランジスタ、Ｎチャネ
ルトランジスタ各２つずつの場合の本発明による基本セ
ル（図３（ａ））と従来の基本セル（図３（ｂ））を用
いて、それぞれ２入力ＮＡＮＤを構成した図である。本
発明による基本セルを用いた場合ではＮチャネル側のド
レイン領域がソ−ス領域に比べて面積的に小さくなって
いる。これに対し図３（ｂ）の従来例ではドレイン、ソ
−スともに同一のチャネル幅、ドレイン領域面積となっ
ている。この場合の消費電力は、ソ−ス・ドレイン領域
３０４、３０５、および３０６の持つ容量の和に電源電
圧と動作周波数を掛けたものとなる。
ルトランジスタ各２つずつの場合の本発明による基本セ
ル（図３（ａ））と従来の基本セル（図３（ｂ））を用
いて、それぞれ２入力ＮＡＮＤを構成した図である。本
発明による基本セルを用いた場合ではＮチャネル側のド
レイン領域がソ−ス領域に比べて面積的に小さくなって
いる。これに対し図３（ｂ）の従来例ではドレイン、ソ
−スともに同一のチャネル幅、ドレイン領域面積となっ
ている。この場合の消費電力は、ソ−ス・ドレイン領域
３０４、３０５、および３０６の持つ容量の和に電源電
圧と動作周波数を掛けたものとなる。
【００１３】従って本発明による基本セルでは従来例に
比して消費電力を小さく抑えることができ、かつ素子自
身の遅延時間をも小さくすることができる。
比して消費電力を小さく抑えることができ、かつ素子自
身の遅延時間をも小さくすることができる。
【００１４】逆に駆動すべき負荷容量が大きい場合には
図３（ｃ）に示すように、チャネル幅の大きい方のソ−
ス・ドレイン領域をドレインとすることによって高駆動
用のマクロセルを構成することが可能となる。
図３（ｃ）に示すように、チャネル幅の大きい方のソ−
ス・ドレイン領域をドレインとすることによって高駆動
用のマクロセルを構成することが可能となる。
【００１５】
【発明の効果】以上に示したようにチャネル幅の異なる
複数のトランジスタからなる基本セルを使用することに
よって、同一トランジスタ数であるにも関わらず、１つ
の論理について、高駆動用あるいは省消費電力用マクロ
セルを構成することが可能となる。従ってチップ全体の
消費電力を低く抑えたい場合には、省消費電力用のマク
ロセルを使用し、消費電力を低く抑える必要がなく、高
駆動かつ高速な構成としたい場合には高駆動用マクロセ
ルを使用することによって、より多様化した回路構成を
１つの基本セルで実現することができる。
複数のトランジスタからなる基本セルを使用することに
よって、同一トランジスタ数であるにも関わらず、１つ
の論理について、高駆動用あるいは省消費電力用マクロ
セルを構成することが可能となる。従ってチップ全体の
消費電力を低く抑えたい場合には、省消費電力用のマク
ロセルを使用し、消費電力を低く抑える必要がなく、高
駆動かつ高速な構成としたい場合には高駆動用マクロセ
ルを使用することによって、より多様化した回路構成を
１つの基本セルで実現することができる。
【図１】本発明による基本セルとその断面の図である。
【図２】本発明の基本セルを使用して省消費電力用およ
び高駆動用インバ−タを構成した例の図である。
び高駆動用インバ−タを構成した例の図である。
【図３】本発明による基本セルと従来の基本セルを使用
して２入力ＮＡＮＤを構成した場合を比較した図であ
る。
して２入力ＮＡＮＤを構成した場合を比較した図であ
る。
【図４】従来の基本セルの例の図である。
【符号の説明】 １０１：第１のトランジスタ １０２：第２のトランジスタ １０３：第３のトランジスタ １０４：第１のソ−ス・ドレイン領域 １０５：第２のソ−ス・ドレイン領域 １０６：第３のソ−ス・ドレイン領域 １０７：第４のソ−ス・ドレイン領域 １０８：フィ−ルド酸化膜 １０９：ウェル １１０：基板 ２０１：ＶＳＳ電源配線 ２０２：ＶＤＤ電源配線 ２０３：コンタクトホ−ル ２０４：第１層配線 ３０１：ＶＳＳ電源配線 ３０２：ＶＤＤ電源配線 ３０３：Ｎチャネルトランジスタ領域 ３０４：Ｐチャネルトランジスタ領域 ３０５，３０６，３０７：ソ−ス・ドレイン領域 ４０１：ゲ−ト電極 ４０２：ソ−ス・ドレイン領域
Claims (1)
- 【請求項１】入出力セルが複数個配列されて外部セル領
域をなし、基本セルが複数個配列されて内部セル領域を
なし、複数の前記基本セルと複数層からなる配線層によ
りマクロセルが構成されるマスタ−スライス半導体装置
において、前記基本セルは同一方向に併設された複数の
第１導伝型および第２導伝型トランジスタを有し、 前記第１導伝型のトランジスタは少なくとも２種類のチ
ャネル幅をもち、前記第２導伝型のトランジスタは少な
くとも２種類のチャネル幅をもつことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208080A JPH0548050A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208080A JPH0548050A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548050A true JPH0548050A (ja) | 1993-02-26 |
Family
ID=16550312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208080A Pending JPH0548050A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| US6417529B1 (en) | 1998-11-12 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Function cell, semiconductor device including function cell, and semiconductor circuit designing method using function cell |
-
1991
- 1991-08-20 JP JP3208080A patent/JPH0548050A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| US6417529B1 (en) | 1998-11-12 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Function cell, semiconductor device including function cell, and semiconductor circuit designing method using function cell |
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