JPS6059818A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6059818A JPS6059818A JP58166636A JP16663683A JPS6059818A JP S6059818 A JPS6059818 A JP S6059818A JP 58166636 A JP58166636 A JP 58166636A JP 16663683 A JP16663683 A JP 16663683A JP S6059818 A JPS6059818 A JP S6059818A
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- circuit
- signal
- output section
- semiconductor integrated
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路技術に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３）回路の出力部にバイポー
ラトランジスタを設けてその高速動作化を図った半導体
集積回路装置に有効な技術に関するものである。
ば、０ＭＯ３（相補型ＭＯ３）回路の出力部にバイポー
ラトランジスタを設けてその高速動作化を図った半導体
集積回路装置に有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
で構成された０ＭＯ３（相補型Ｍ ＯＳ ＞は、信号が
変化した時しか電流を消費しないから極めて低消費電力
で、内部論理ゲートの動作速度も比較的速いという特長
をもっている。
で構成された０ＭＯ３（相補型Ｍ ＯＳ ＞は、信号が
変化した時しか電流を消費しないから極めて低消費電力
で、内部論理ゲートの動作速度も比較的速いという特長
をもっている。
しかし、その電流駆動能力が小さいため、その出力部で
極嬶に速度が遅くなってしまう。ちなみ、に、内部ゲー
ト当たりの信号伝播速度は、数ｎ、 ｓ程度であるが出
力部では数＋ｎｓと大幅に遅くなってしまう。
極嬶に速度が遅くなってしまう。ちなみ、に、内部ゲー
ト当たりの信号伝播速度は、数ｎ、 ｓ程度であるが出
力部では数＋ｎｓと大幅に遅くなってしまう。
そこで、ハイレベルの出力信号を形成するＰチャンネル
ＭＯ３ＦＥＴに代え、駆動能力の大きなバイポーラ型Ｎ
Ｐ Ｎ ）ランジスクを用いることが考えらる。この
場合、第１図に示すように駆動段回路を設けて、インバ
ーテノドプソシュプル回路を構成することとなる。この
ようにすると、出方回路において入力信号と同相の信号
と逆相の信号を必要とするものであり、インバータ回路
しか利用できないため、０Ｍ０３回路側で論理が採れな
いという欠点がある。
ＭＯ３ＦＥＴに代え、駆動能力の大きなバイポーラ型Ｎ
Ｐ Ｎ ）ランジスクを用いることが考えらる。この
場合、第１図に示すように駆動段回路を設けて、インバ
ーテノドプソシュプル回路を構成することとなる。この
ようにすると、出方回路において入力信号と同相の信号
と逆相の信号を必要とするものであり、インバータ回路
しか利用できないため、０Ｍ０３回路側で論理が採れな
いという欠点がある。
この発明の目的は、比較的高速で低消費電力であり、か
つ出力部での論理構成が簡素化できる半導体集積回路装
置を提供することにある。
つ出力部での論理構成が簡素化できる半導体集積回路装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、出力すべき信号を形成する０Ｍ０３回路の出
力端子にベースが接続されハイレベルの出力信号を形成
するＮＰＮＩ−ランジスタと、このＮＰＮ）ランジスタ
のエミッタにゲート及びドレインが接続され、そのソー
スが上記０Ｍ０３回路の出力端子に接続されたダイオー
ド形態のＭＯＳＦＥＴとにより出方回路を構成するもの
である。
力端子にベースが接続されハイレベルの出力信号を形成
するＮＰＮＩ−ランジスタと、このＮＰＮ）ランジスタ
のエミッタにゲート及びドレインが接続され、そのソー
スが上記０Ｍ０３回路の出力端子に接続されたダイオー
ド形態のＭＯＳＦＥＴとにより出方回路を構成するもの
である。
第２図には、この発明が適用された半導体集積回路装置
の一実施例のブロック図が示されている。
の一実施例のブロック図が示されている。
同図において、半導体集積回路装置ＩＣは、０Ｍ０８回
路で構成された内部論理ブロックと、バイポーラ型トラ
ンジスタを含む出方部とで構成されている。これらの各
回路を構成する素子は、それぞれ公知の半導体集積回路
（Ｂｉ−０ＭＯ３）の製造方法によって、１個のシリコ
ンのような半導体基板上において形成される。
路で構成された内部論理ブロックと、バイポーラ型トラ
ンジスタを含む出方部とで構成されている。これらの各
回路を構成する素子は、それぞれ公知の半導体集積回路
（Ｂｉ−０ＭＯ３）の製造方法によって、１個のシリコ
ンのような半導体基板上において形成される。
また、この実施例の半導体集積回路装置（ＩＣ）は、特
に制限されないが、その回路機能がマスタースライス方
式により決定される。すなわち、バイポーラトランジス
タ、ダイオード、抵抗、及びＭ ＯＳ Ｆ Ｅ Ｔなど
の各回ｌｉ！８素子を適当に配置した基本パターンを作
っておいて、この基本パターン間を必要に応じて相互接
続する配線マスクだけを変えることで各種の回路機能を
持つ半導体集積回路装置を得るものである。これにより
、多品種。
に制限されないが、その回路機能がマスタースライス方
式により決定される。すなわち、バイポーラトランジス
タ、ダイオード、抵抗、及びＭ ＯＳ Ｆ Ｅ Ｔなど
の各回ｌｉ！８素子を適当に配置した基本パターンを作
っておいて、この基本パターン間を必要に応じて相互接
続する配線マスクだけを変えることで各種の回路機能を
持つ半導体集積回路装置を得るものである。これにより
、多品種。
小量生産の半導体集積回路装置の量産性を向上させるも
のである。
のである。
外部端子Ｉ Ｎ １〜Ｉ Ｎ ｎには、ＴＴＬ （１−
ランジスタ・トランジスタ・ロジック）レベル又はＣＭ
ＯＳレベルの入力信号が印加される。特に制限されない
が、ＴＴＬレベルの入力信号を受ける場合には、ＴＴＬ
人カバカバフ２１回路けられ、この入力バッファ回路に
よって０Ｍ０３回路の信号レベルに変換されるものであ
る。
ランジスタ・トランジスタ・ロジック）レベル又はＣＭ
ＯＳレベルの入力信号が印加される。特に制限されない
が、ＴＴＬレベルの入力信号を受ける場合には、ＴＴＬ
人カバカバフ２１回路けられ、この入力バッファ回路に
よって０Ｍ０３回路の信号レベルに変換されるものであ
る。
ＣＭＯＳゲートアレイは、上記端子ＩＮ１〜■Ｎｎから
供給された信号を受けて、その回路機能に従った情報処
理を行い、出力すべき情報信号を形成する。
供給された信号を受けて、その回路機能に従った情報処
理を行い、出力すべき情報信号を形成する。
出力部は、上記ＣＭＯＳゲートアレイで形成された出力
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＵＴＩ〜ＯＵＴｍを介して外部負荷を
駆動する。この出力部は、大きな駆動能力によってその
高速化を図るため、そめ出力素子としてバイポーラ型ト
ランジスタが一部に用いられる。この実施例では、上記
出方部は次のような回路構成とされる。
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＵＴＩ〜ＯＵＴｍを介して外部負荷を
駆動する。この出力部は、大きな駆動能力によってその
高速化を図るため、そめ出力素子としてバイポーラ型ト
ランジスタが一部に用いられる。この実施例では、上記
出方部は次のような回路構成とされる。
第３図には、上記出力部の一実施例の回路図が示されて
いる。
いる。
上記ＣＭＯＳゲートアレイで形成された出力すべき信号
Ｘは、ＰチャンネルＭＯ３Ｆ’ＥＴＱ４とＮチャンネル
ＭＯ８ＦＥＴＱ５とで構成されたインバータ回路に供給
される。このインバータ回路の出力端子には、ハイレベ
ル側の出方信号を形成するＮＰＮ トランジスタＴ２の
ベースに接続される。このトランジスタＴ２のエミッタ
は、一方においセ出力端子ＯＵＴに接続される。また、
他方においてダイオード形成のＮチャンネルＭＯ３ＦＥ
ＴＱ８を介して上記インバータ回路の出力端子に接続さ
れる。すなわち、上記Ｍ’０３ＦＥＴＱＢは、そのゲー
ト、ドレインが共通化されて上記トランジスタＴ２のエ
ミッタに接続され、そのソースが上記インバータ回路の
出力端子に接続される。
Ｘは、ＰチャンネルＭＯ３Ｆ’ＥＴＱ４とＮチャンネル
ＭＯ８ＦＥＴＱ５とで構成されたインバータ回路に供給
される。このインバータ回路の出力端子には、ハイレベ
ル側の出方信号を形成するＮＰＮ トランジスタＴ２の
ベースに接続される。このトランジスタＴ２のエミッタ
は、一方においセ出力端子ＯＵＴに接続される。また、
他方においてダイオード形成のＮチャンネルＭＯ３ＦＥ
ＴＱ８を介して上記インバータ回路の出力端子に接続さ
れる。すなわち、上記Ｍ’０３ＦＥＴＱＢは、そのゲー
ト、ドレインが共通化されて上記トランジスタＴ２のエ
ミッタに接続され、そのソースが上記インバータ回路の
出力端子に接続される。
この実施例では、上記インバータ回路は、単なる出力ト
ランジスタ゛ｒ２の駆動回路ではなく、ＮチャンネルＩ
ｖｉ ＯＳ Ｆ Ｅ Ｔ Ｑ ５は出力素子としても動
作するものである。
ランジスタ゛ｒ２の駆動回路ではなく、ＮチャンネルＩ
ｖｉ ＯＳ Ｆ Ｅ Ｔ Ｑ ５は出力素子としても動
作するものである。
この実施例回路の動作を次に説明する。
出力すべき信号Ｘがロウレベルなら、ＮチャンネルＭＯ
３ＦＥＴＱ５がオフ状態、ＰチャンネルＭＯ３ＦＥＴＱ
４がオン状態となる。これにより、その出力信号がハイ
レベルとなって、１〜ランジスタＴ２をオン状態として
出力端子ＯＵＴをノ＼イレベルにする。この時、上記イ
ンバータ回路の出力信号がハイレベル（回路の接地電位
）であり、出力端子ＯＵＴは、トランジスタＴ２のベー
ス、エミッタ間電圧だけ低くなる。したがって、ダイオ
ード形態のＭＯ３ＦＥＴＱ８はオフ状態となり、上記ト
ランジスタＴ２のオン状態に必要な動作電圧をそのベー
ス、エミッタ間に供給することができるものである。
３ＦＥＴＱ５がオフ状態、ＰチャンネルＭＯ３ＦＥＴＱ
４がオン状態となる。これにより、その出力信号がハイ
レベルとなって、１〜ランジスタＴ２をオン状態として
出力端子ＯＵＴをノ＼イレベルにする。この時、上記イ
ンバータ回路の出力信号がハイレベル（回路の接地電位
）であり、出力端子ＯＵＴは、トランジスタＴ２のベー
ス、エミッタ間電圧だけ低くなる。したがって、ダイオ
ード形態のＭＯ３ＦＥＴＱ８はオフ状態となり、上記ト
ランジスタＴ２のオン状態に必要な動作電圧をそのベー
ス、エミッタ間に供給することができるものである。
一方、出力すべき信号Ｘがロウレベルに変化すると、Ｎ
チャンネルＭＯ３ＦＥＴＱ５がオン状態となり、Ｐチャ
ンネルＭＯ３ＦＥＴＱ４がオフ状′態となる。上記ＭＯ
３ＦＢＴＱ５のオン状態によって、トランジスタＴ２の
ベースに負の電源電圧−Ｖｃｃ（ロウレベル）を供給す
るので、トランジスタＴ２をオフ状態にする。また、出
力端子ＯＵＴのハイレベルは、ダイオード形態のＭＯ３
ＦＥＴＱＢと」−記ＭＯ５ＦＥＴＱ５を通して引き抜か
れるので、ロウレベルに変化する。このようにして、ハ
イレベル又はロウレベルの出力信号を形成するものであ
る。
チャンネルＭＯ３ＦＥＴＱ５がオン状態となり、Ｐチャ
ンネルＭＯ３ＦＥＴＱ４がオフ状′態となる。上記ＭＯ
３ＦＢＴＱ５のオン状態によって、トランジスタＴ２の
ベースに負の電源電圧−Ｖｃｃ（ロウレベル）を供給す
るので、トランジスタＴ２をオフ状態にする。また、出
力端子ＯＵＴのハイレベルは、ダイオード形態のＭＯ３
ＦＥＴＱＢと」−記ＭＯ５ＦＥＴＱ５を通して引き抜か
れるので、ロウレベルに変化する。このようにして、ハ
イレベル又はロウレベルの出力信号を形成するものであ
る。
この実施例では、インバータ回路の出力端子にハイレベ
ルを形成するトランジスタＴ２とロウレベルを形成する
ダイオード形態のＭＯ３ＦＥＴＱ８とを共通に接続する
ことができるものであるので、インパーク回路に代え、
任意の論理機能を持つゲート回路に置き換えることがで
きる。
ルを形成するトランジスタＴ２とロウレベルを形成する
ダイオード形態のＭＯ３ＦＥＴＱ８とを共通に接続する
ことができるものであるので、インパーク回路に代え、
任意の論理機能を持つゲート回路に置き換えることがで
きる。
第３図には、出力部に論理機能を持たせた場合の一実施
例の回路図が示されている。
例の回路図が示されている。
この実施例では、ノア（Ｎ ＯＲ） ！！理機能を持た
せた場合の回路図が示されている（なお、）・、イレベ
ルを論理信号“１”とする正論理を採るものとする）。
せた場合の回路図が示されている（なお、）・、イレベ
ルを論理信号“１”とする正論理を採るものとする）。
すなわち、その出力端子と回路の接地電位点との間にＰ
チャンネルＭＯ３ＦＥＴＱ４．Ｑ６を直列形態とし、そ
の出力端子と負の電源電圧−Ｖｃｃとの間にＮチャンネ
ルＭＯ３ＦＥＴＱ５．Ｑ７を並列形態とする。そして、
ＭＯ３ＦＥＴＱ４とＱ５のゲートを共通化して一方の入
力端子として出力すべき１の信号Ｘを供給する。また、
ＭＯ３ＦＥＴＱ６とＱ７のゲートを共通化して他方の入
力端子として出力すべき１つの信号ｙを供給する。
チャンネルＭＯ３ＦＥＴＱ４．Ｑ６を直列形態とし、そ
の出力端子と負の電源電圧−Ｖｃｃとの間にＮチャンネ
ルＭＯ３ＦＥＴＱ５．Ｑ７を並列形態とする。そして、
ＭＯ３ＦＥＴＱ４とＱ５のゲートを共通化して一方の入
力端子として出力すべき１の信号Ｘを供給する。また、
ＭＯ３ＦＥＴＱ６とＱ７のゲートを共通化して他方の入
力端子として出力すべき１つの信号ｙを供給する。
これによって、２つの信号Ｘ、ｙが共にロウレベル（論
理信号“０″）のときのみ、その出力信号をハイレベル
（論理信号“１”）とするノア論理動作を行うものとな
る。
理信号“０″）のときのみ、その出力信号をハイレベル
（論理信号“１”）とするノア論理動作を行うものとな
る。
このような論理機能を持たせた場合でも、そのノア論理
回路の出力信号がハイレベルのときにはトランジスタＴ
２がオン状態となり出力端子ＯＵＴをハイレベルにする
。また、ノア論理回路の出力信号がロウレベルのときト
ランジスタＴ２がオフ状態となるとともに、ＭＯ３ＦＥ
ＴＱ５及び／又はＭＯ３ＦＥＴＱ７がオン状態となるた
めダイオード形態のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ８を通
して出力端子ＯＵＴをロウレベルに引き抜くものである
。
回路の出力信号がハイレベルのときにはトランジスタＴ
２がオン状態となり出力端子ＯＵＴをハイレベルにする
。また、ノア論理回路の出力信号がロウレベルのときト
ランジスタＴ２がオフ状態となるとともに、ＭＯ３ＦＥ
ＴＱ５及び／又はＭＯ３ＦＥＴＱ７がオン状態となるた
めダイオード形態のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ８を通
して出力端子ＯＵＴをロウレベルに引き抜くものである
。
第５図には、この実施例の半導体集積回路装置の概略構
造断面図が示されている。
造断面図が示されている。
この実施例では、Ｐ型半導体基板１が用いられ、その表
面に公知の半導体集積回路装置法により次の各半導体層
等が形成される。
面に公知の半導体集積回路装置法により次の各半導体層
等が形成される。
上記基板ｌの表面の素子形成領域に選択的にいわゆるＮ
＋コレクタ埋込Ｎ２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成ｆ＝
Ｎが形成され、このエピタキシアル成長層は、Ｐ十素子
分離領域４により３ａ及び３ｂのような素子形成領域と
して互いに電気的に分離される。
＋コレクタ埋込Ｎ２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成ｆ＝
Ｎが形成され、このエピタキシアル成長層は、Ｐ十素子
分離領域４により３ａ及び３ｂのような素子形成領域と
して互いに電気的に分離される。
上記素子形成領域３ａ中には、ＣＭＯＳゲートアレイ及
び上記ＣＭ ＯＳ 論理回路を構成するＭＯＳＦＥＴが
形成される。すなわち、ＮチャンネルＭＯＳ Ｆ Ｅ
Ｔは、つ亙ル領域を構成するＰ型半導体領域に形成され
たＮ中型のソース領域Ｓ、ドレ−イン領域りと、この半
導体基板の表面にゲート絶縁膜を介して形成されたゲー
ト電極Ｇとによって構成さる。ＰチャンネルＭＯ３ＦＥ
Ｔは、上記素子形成領域３ａに形成されたＰ中型のソー
ス領域Ｓ、ドレイン領域りと、この半導体基板の表面に
ゲート絶縁膜を介して形成されたゲート電極Ｇとによっ
て構成される。
び上記ＣＭ ＯＳ 論理回路を構成するＭＯＳＦＥＴが
形成される。すなわち、ＮチャンネルＭＯＳ Ｆ Ｅ
Ｔは、つ亙ル領域を構成するＰ型半導体領域に形成され
たＮ中型のソース領域Ｓ、ドレ−イン領域りと、この半
導体基板の表面にゲート絶縁膜を介して形成されたゲー
ト電極Ｇとによって構成さる。ＰチャンネルＭＯ３ＦＥ
Ｔは、上記素子形成領域３ａに形成されたＰ中型のソー
ス領域Ｓ、ドレイン領域りと、この半導体基板の表面に
ゲート絶縁膜を介して形成されたゲート電極Ｇとによっ
て構成される。
上記素子形成領域３ｂ中には、上記トランジスタＴ２を
構成するＮＰＮ）ランジスタが形成される。この素子形
成領域３ｂ中に形成されたＰ型領域は、ベースＢを構成
し、このＰ型領域中に形成されたＮ＋型領領域、エミッ
タＥを構成し、この素子形成領域３ｂ巾に形成されたＮ
中型領域は、コレクタＣのオーミックコンタクト領域を
構成する。
構成するＮＰＮ）ランジスタが形成される。この素子形
成領域３ｂ中に形成されたＰ型領域は、ベースＢを構成
し、このＰ型領域中に形成されたＮ＋型領領域、エミッ
タＥを構成し、この素子形成領域３ｂ巾に形成されたＮ
中型領域は、コレクタＣのオーミックコンタクト領域を
構成する。
この実施例では、上記実施例のように、はり公知のバイ
ポーラ型半導体集積回路装置の製造方法によりＰチャン
ネルＭＯ３ＦＥＴ及びＮチャンネルＭＯ３ＦＥＴ、バイ
ポーラ型ＮＰＮ）ランジスタとを同一の半導体基板上に
形成することができる。この実施例のように０Ｍ０３回
路をエピタキシャル成長層中に形成した場合には、バイ
ポーラ型トランジスタ回路における基板と完全に分離さ
れているから、上記基板に流れる電流によって０Ｍ０８
回路においてラフチアツブが発生する等の不都合が生じ
ない。
ポーラ型半導体集積回路装置の製造方法によりＰチャン
ネルＭＯ３ＦＥＴ及びＮチャンネルＭＯ３ＦＥＴ、バイ
ポーラ型ＮＰＮ）ランジスタとを同一の半導体基板上に
形成することができる。この実施例のように０Ｍ０３回
路をエピタキシャル成長層中に形成した場合には、バイ
ポーラ型トランジスタ回路における基板と完全に分離さ
れているから、上記基板に流れる電流によって０Ｍ０８
回路においてラフチアツブが発生する等の不都合が生じ
ない。
（１）そのハイレベルの出方信号を形成する出方素子と
して駆動能力の大きなＮＰＮ）ランジスタを用いている
ので、その信号伝播遅延時間を高速化することができる
。また、内部論理回路は、０Ｍ０８回路で構成すること
によって、低消費電力化を図ることができる。これによ
って、低消費電力化と高速化とを実現した半導体集積回
路装置を得ることができるという効果が得られる。
して駆動能力の大きなＮＰＮ）ランジスタを用いている
ので、その信号伝播遅延時間を高速化することができる
。また、内部論理回路は、０Ｍ０８回路で構成すること
によって、低消費電力化を図ることができる。これによ
って、低消費電力化と高速化とを実現した半導体集積回
路装置を得ることができるという効果が得られる。
（２）出力部として、ハイレベルの出方信号を形成する
バイポーラ型トランジスタのエミッタをダイオード形態
のＭＯＳＦＥＴを介してそのベースが接続される０Ｍ０
３回路の出方端子に共通に接続することによって、０Ｍ
０３回路側で任意の論理機能を持たせることができると
いう効果が得られる。
バイポーラ型トランジスタのエミッタをダイオード形態
のＭＯＳＦＥＴを介してそのベースが接続される０Ｍ０
３回路の出方端子に共通に接続することによって、０Ｍ
０３回路側で任意の論理機能を持たせることができると
いう効果が得られる。
（３）上記（２）により、出力部でも論理機能を持たせ
ることができるから、ＣＭＯＳゲートアレイにおける回
路の簡素化を図ることができるという効果が得られる。
ることができるから、ＣＭＯＳゲートアレイにおける回
路の簡素化を図ることができるという効果が得られる。
（４）上記（３）によって、出力すべき信号と出力端子
との間の論理回路の段数を少なくできるから、その分高
速化を達成できるという効果が得られる。
との間の論理回路の段数を少なくできるから、その分高
速化を達成できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。内部論理回路を形成す
る方法は、前記マスタースライス方式に限定されず、ど
のような方法により構成するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。内部論理回路を形成す
る方法は、前記マスタースライス方式に限定されず、ど
のような方法により構成するものであってもよい。
また、上記ダイオード形態のＭＯＳＦＥＴは、ダイオー
ド形態のバイポーラ型トランジスタ又はＰＮ接合ダイオ
ードに置き換えることができるものである。
ド形態のバイポーラ型トランジスタ又はＰＮ接合ダイオ
ードに置き換えることができるものである。
さらに、電源電圧は、正の電源電圧Ｖｃｃを用いるもの
であってもよい。この場合には、第３図及び第４図の実
施例回路において、回路の接地電位点に正の電圧Ｖｃｃ
を供給し、負の電源電圧−Ｖｃｃとして回路の接地電位
を供給するものとすればよい。
であってもよい。この場合には、第３図及び第４図の実
施例回路において、回路の接地電位点に正の電圧Ｖｃｃ
を供給し、負の電源電圧−Ｖｃｃとして回路の接地電位
を供給するものとすればよい。
［利用分野〕
この発明は、上記ＣＭＯＳゲートアレイの他、０Ｍ０３
回路で構成されたスタティック型ＲＡＭ（ランダム・ア
クセス・メモリ）、マイクロコンピュータ等各種ＣＭＯ
３半導体集積回路装置に広く利用できる。特に、スタテ
ィック型ＲＡＭでは、負荷の大きいメモリセルアレイを
駆動するドライバー回路に有効である。
回路で構成されたスタティック型ＲＡＭ（ランダム・ア
クセス・メモリ）、マイクロコンピュータ等各種ＣＭＯ
３半導体集積回路装置に広く利用できる。特に、スタテ
ィック型ＲＡＭでは、負荷の大きいメモリセルアレイを
駆動するドライバー回路に有効である。
【図面の簡単な説明】
第１図は、この発明に先立って考えらる出力回路の一例
を示す回路図、 第２図は、この発明の一実施例を示すブロック図、 第３図は、その出力部の一実施例を示す回路図、第４図
は、出力部の他の一実施例を示す回路図、第５図は、そ
の概略構造断面図である。 １・・Ｐ型半導体基板、２・・コレクタ埋込層３ａ、３
ｂ・・素子形成領域（エピタキシャル成長層）、４・・
素子分離領域 第 １ 図 第２図 ／ ？ 第 ３ 図 第 ４ 同 第 ５ 図
を示す回路図、 第２図は、この発明の一実施例を示すブロック図、 第３図は、その出力部の一実施例を示す回路図、第４図
は、出力部の他の一実施例を示す回路図、第５図は、そ
の概略構造断面図である。 １・・Ｐ型半導体基板、２・・コレクタ埋込層３ａ、３
ｂ・・素子形成領域（エピタキシャル成長層）、４・・
素子分離領域 第 １ 図 第２図 ／ ？ 第 ３ 図 第 ４ 同 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、出力すべき信号を形成するＣＭＯ３論理回路と、こ
のＣＭＯ３論理回路の出力端子にベースが接続され、出
力ハイレベル信号を形成するＮＰＮ型出力トランジスタ
と、このトランジスタのエミッタと上記ＣＭＯ３論理回
路の出力端子との間に設けられ、上記エミッタから上記
ＣＭＯ３論理回路の出力端子に向かって電流を流す一方
向性素子とを含むことを特徴とする半導体集積回路装置
。 ２、上記一方向性素子は、ダイオード形態のＭＯＳＦＥ
Ｔであることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 ３、上記ＣＭＯ３論理回路は、複数入力信号を受け、そ
の論理構成に従った出力すべき信号を形成するものであ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166636A JPS6059818A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166636A JPS6059818A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059818A true JPS6059818A (ja) | 1985-04-06 |
Family
ID=15834951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166636A Pending JPS6059818A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059818A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS62272620A (ja) * | 1986-04-28 | 1987-11-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 論理回路 |
| JPH02128515A (ja) * | 1988-11-08 | 1990-05-16 | Nec Corp | インバータ回路 |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1983
- 1983-09-12 JP JP58166636A patent/JPS6059818A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221323A (ja) * | 1985-07-22 | 1987-01-29 | Hitachi Ltd | 半導体記憶装置 |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS62272620A (ja) * | 1986-04-28 | 1987-11-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 論理回路 |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPH02128515A (ja) * | 1988-11-08 | 1990-05-16 | Nec Corp | インバータ回路 |
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