JPH10303733A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 レベル変換回路及びスルーレートコントロー
ル回路を含む出力バッファの出力動作を高速化し、これ
を搭載するＡＳＩＣ等の高速化を図る。 【解決手段】 レベル変換回路ＬＶＣ及びスルーレート
コントロール回路ＴＨＣを含む出力バッファにおいて、
レベル変換回路ＬＶＣ及びスルーレートコントロール回
路ＴＨＣを一体化して構成し、並列形態に設けられる複
数の出力ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３の
うち例えば最初にオン状態とされるべき出力ＭＯＳＦＥ
ＴＮ１等を、レベル変換前の実質的な内部出力信号ｄｏ
ｎつまり内部信号ｎ１によって直接駆動する。また、そ
の他の出力ＭＯＳＦＥＴＮ２及びＮ３等に対応する駆動
回路を、内部出力信号ｄｏｎ及び内部信号ｄｎ、すなわ
ち内部出力信号ｄｏｎの実質的なレベル変換前及びレベ
ル変換後の無効レベルを受ける論理和回路つまりノアゲ
ートＮＯ３又はＮＯ４により構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、スルーレートコントロール方式の出力バッ
ファを搭載するＡＳＩＣ（特定用途向け集積回路）なら
びにその出力動作の高速化に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】電源電圧ＶＣＣと対応する出力端子との
間に並列形態に設けられるＰチャンネル型の複数の出力
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）と、対応する出力
端子と回路の接地電位との間に並列形態に設けられるＮ
チャンネル型の複数の出力ＭＯＳＦＥＴとを含む出力バ
ッファがある。また、このような出力バッファにおい
て、並列形態に設けられる複数の出力ＭＯＳＦＥＴを所
定の時間をおいて順次遅れてオン状態とすることで、出
力信号のレベル変化を適度になだらかなものとし、レベ
ル変化にともなう電源ノイズやカップリングノイズを抑
制するいわゆるスルーレートコントロール方式がある。

【０００３】一方、ＡＳＩＣ等の微細化・高集積化が進
む中、集積回路の内部回路を例えば＋２．５Ｖ（ボル
ト）のような比較的小さな絶対値の電源電圧で動作さ
せ、その出力バッファを例えば＋３．３Ｖのような比較
的大きな絶対値の電源電圧で動作させることで、所定の
入出力インターフェイス条件を満たしつつ内部回路を低
電圧化し、ＡＳＩＣ等の高集積化・低消費電力化を推進
する方法が知られている。この場合、出力バッファに
は、２．５Ｖ振幅の内部出力信号を３．３Ｖ振幅に変換
するためのレベル変換回路が設けられる。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、図６及び図７のようなスルーレートコ
ントロール方式の出力バッファ又は入出力バッファを含
むＡＳＩＣを開発し、その過程で次のような問題点に直
面した。すなわち、図６の出力バッファは、例えば＋
３．３Ｖの電源電圧ＶＣＣと対応する出力端子Ｄｎとの
間に並列形態に設けられるＰチャンネル型の３個の出力
ＭＯＳＦＥＴＰ１〜Ｐ３と、対応する出力端子Ｄｎと回
路の接地電位との間に並列形態に設けられるＮチャンネ
ル型の３個の出力ＭＯＳＦＥＴＮ１〜Ｎ３とを含む。出
力ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３のゲート
には、対応する駆動回路つまりインバータＶＢ〜ＶＤあ
るいはＶＥ〜ＶＧを介して、レベル変換回路ＬＶＣの出
力信号つまり内部信号ｄｎが供給される。また、レベル
変換回路ＬＶＣには、＋２．５Ｖの電源電圧ＶＣＬを動
作電源とする図示されない前段回路から、２．５Ｖ振幅
の内部出力信号ｄｏｎならびにそのインバータＶＡによ
る反転信号が供給される。

【０００５】レベル変換回路ＬＶＣは、＋３．３Ｖの電
源電圧ＶＣＣを動作電源とし、ラッチ形態とされる一対
のノア（ＮＯＲ）ゲートＮＯＡ及びＮＯＢからなり、リ
ーク電流を流すことなく、２．５Ｖ振幅の内部出力信号
ｄｏｎの信号レベルを急速に拡大して、３．３Ｖ振幅の
内部信号ｄｎとする。また、スルーレートコントロール
回路ＴＨＣを構成するインバータＶＢ〜ＶＤならびにＶ
Ｅ〜ＶＧは、そのサイズ比が適当に設定されることで、
対応する出力ＭＯＳＦＥＴＰ１〜Ｐ３あるいはＮ１〜Ｎ
３を所定の時間をおいて順次遅らせてオン状態とし、出
力端子Ｄｎにおける出力信号のレベルを選択的にかつ所
定のなだらかさで電源電圧ＶＣＣのようなハイレベル又
は回路の接地電位のようなロウレベルとする。

【０００６】ところが、この出力バッファでは、すべて
の出力ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３つま
りはその駆動回路たるインバータＶＢ〜ＶＤならびにＶ
Ｅ〜ＶＧがレベル変換回路ＬＶＣの出力信号つまり３．
３Ｖ振幅の内部信号ｄｎにより駆動されるとともに、こ
のレベル変換回路ＬＶＣ自体が約１ｎｓ程度の比較的大
きな伝達遅延時間を有する。この結果、出力バッファの
出力動作が遅くなり、これによって出力バッファを含む
ＡＳＩＣの高速化が制約される。

【０００７】以上の問題は、内部出力信号ｄｏｎの信号
レベルを変換するレベル変換回路ＬＶＣＤと出力イネー
ブル信号ＥＮＢの信号レベルを変換するレベル変換回路
ＬＶＣＥとを含む図７の入出力バッファの場合でも同様
であり、これによって入出力バッファを含むＡＳＩＣの
高速化が制約される原因となっている。

【０００８】この発明の目的は、レベル変換回路及びス
ルーレートコントロール回路を含む出力バッファの出力
動作を高速化し、出力バッファを搭載するＡＳＩＣ等の
サイクルタイムの高速化を図ることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、レベル変換回路及びスルーレ
ートコントロール回路を含む出力バッファにおいて、レ
ベル変換回路及びスルーレートコントロール回路を一体
化して構成し、並列形態に設けられる複数の出力ＭＯＳ
ＦＥＴのうち例えば最初にオン状態とされるべき出力Ｍ
ＯＳＦＥＴを、レベル変換回路によるレベル変換前の内
部出力信号により直接駆動するとともに、その他の出力
ＭＯＳＦＥＴに対応する駆動回路を、内部出力信号のレ
ベル変換前及びレベル変換後の無効レベルを受ける実質
的な論理和回路により構成する。

【００１１】上記した手段によれば、スルーレートコン
トロール回路の効果を損なうことなく、特に最初にオン
状態とすべき出力ＭＯＳＦＥＴの動作を高速化し、その
他の出力ＭＯＳＦＥＴのターンオフ時間を短縮すること
ができる。この結果、出力バッファの出力動作を高速化
することができ、これによって出力バッファを含むＡＳ
ＩＣ等のサイクルタイムを高速化することができる。

【００１２】

【発明の実施の形態】図１には、本発明が適用された出
力バッファの一実施例の回路図が示され、図２には、そ
の一実施例の部分的な断面構造図が示されている。ま
た、図３には、図１の出力バッファの一実施例の信号波
形図が示され、図４には、この発明に先立って本願発明
者等が開発した前記図６の出力バッファの信号波形図が
示されている。これらの図をもとに、この実施例の出力
バッファの構成及び動作ならびにその特徴について説明
する。なお、この実施例の出力バッファは、特に制限さ
れないが、他の同様な複数の出力バッファとともに、Ａ
ＳＩＣに搭載される。図１の各回路素子は、公知のＣＭ
ＯＳ（相補型ＭＯＳ）集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上に形成される。
また、以下の回路図において、そのチャンネル（バック
ゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネ
ル型（第１導電型）であって、矢印の付されないＮチャ
ンネル型（第２導電型）ＭＯＳＦＥＴと区別して示され
る。

【００１３】図１において、この実施例の出力バッファ
は、スルーレートコントロール方式を採り、電源電圧Ｖ
ＣＣ（第３の電源電圧）と対応する出力用外部端子つま
り出力端子Ｄｎとの間に並列形態に設けられるＰチャン
ネル型の３個の出力ＭＯＳＦＥＴＰ１〜Ｐ３と、出力端
子Ｄｎと回路の接地電位（第２の電源電圧）との間に並
列形態に設けられるＮチャンネル型の３個の出力ＭＯＳ
ＦＥＴＮ１〜Ｎ３とを含む。この実施例において、電源
電圧ＶＣＣは、特に制限されないが、＋３．３Ｖとされ
る。また、出力ＭＯＳＦＥＴＰ２は、出力ＭＯＳＦＥＴ
Ｐ１より大きなサイズで設計され、出力ＭＯＳＦＥＴＰ
３は、さらにこの出力ＭＯＳＦＥＴＰ２より大きなサイ
ズで設計される。同様に、出力ＭＯＳＦＥＴＮ２は、出
力ＭＯＳＦＥＴＮ１より大きなサイズで設計され、出力
ＭＯＳＦＥＴＮ３は、さらにこの出力ＭＯＳＦＥＴＮ２
より大きなサイズで設計される。

【００１４】ところで、出力ＭＯＳＦＥＴＰ１〜Ｐ３に
代表される３．３Ｖ系のＰチャンネルＭＯＳＦＥＴは、
図２の右側に例示されるように、Ｐ型半導体基板ＰＳＵ
Ｂ面上のＮ型ウェル領域ＮＷＥＬＬ内に形成される一対
のＰ型拡散層Ｐ⁺ をそのソース及びドレインとする。こ
れらのＰ型拡散層間つまりチャネルの上層には、８．０
ｎｍ（ナノメートル）程度の膜厚Ｔｏｘを有する酸化膜
をはさんでゲート層ＦＧが形成され、その右側には、Ｎ
型ウェル領域ＮＷＥＬＬに対して電源電圧ＶＣＣつまり
＋３．３Ｖを基板電圧として供給するためのＮ型拡散層
Ｎ⁺ が形成される。出力ＭＯＳＦＥＴＰ１〜Ｐ３を含む
３．３Ｖ系のＰチャンネルＭＯＳＦＥＴのゲート長Ｌｇ
は、約０．３５μｍ（マイクロメートル）とされる。

【００１５】同様に、出力ＭＯＳＦＥＴＮ１〜Ｎ３に代
表される３．３Ｖ系のＮチャンネルＭＯＳＦＥＴは、Ｐ
型半導体基板ＰＳＵＢ面上のＰ型ウェル領域ＰＷＥＬＬ
内に形成される一対のＮ型拡散層Ｎ⁺ をそのソース及び
ドレインとする。これらのＮ型拡散層間つまりチャネル
の上層には、８．０ｎｍ程度の膜厚Ｔｏｘの酸化膜をは
さんでゲート層ＦＧが形成され、その右側には、Ｐ型ウ
ェル領域ＰＷＥＬＬに回路の接地電位つまり０Ｖを基板
電圧として供給するためのＰ型拡散層Ｐ⁺ が形成され
る。出力ＭＯＳＦＥＴＮ１〜Ｎ３を含む３．３Ｖ系のＮ
チャンネルＭＯＳＦＥＴのゲート長Ｌｇは、やはり約
０．３５μｍとされる。

【００１６】出力バッファを構成する出力ＭＯＳＦＥＴ
Ｐ１のゲートには、レベル変換回路ＬＶＣのノアゲート
ＮＯ１の出力信号つまり内部信号ｐ１が供給される。ま
た、出力ＭＯＳＦＥＴＰ２のゲートには、レベル変換回
路ＬＶＣのノアゲートＮＯ２の出力信号つまり内部信号
ｄｎの対応する駆動回路つまりインバータＶ２による反
転信号つまり内部信号ｐ２が供給され、出力ＭＯＳＦＥ
ＴＰ３のゲートには、そのインバータＶ３による反転信
号つまり内部信号ｐ３が供給される。なお、出力ＭＯＳ
ＦＥＴＰ２及びＰ３の駆動回路となるインバータＶ２及
びＶ３は、出力ＭＯＳＦＥＴＰ１〜Ｐ３のサイズ比を考
慮した上で、それぞれ所定の駆動能力を持つべく設計さ
れ、これによって出力ＭＯＳＦＥＴＰ１〜Ｐ３が所定の
時間をおいて順次遅れてオン状態とされるものとなる。

【００１７】一方、出力バッファを構成する出力ＭＯＳ
ＦＥＴＮ１のゲートには、内部出力信号ｄｏｎのインバ
ータＶ１による反転信号つまり内部信号ｎ１が供給され
る。また、出力ＭＯＳＦＥＴＮ２のゲートには、対応す
る駆動回路たる論理和回路つまりノアゲートＮＯ３の出
力信号つまり内部信号ｎ２が供給され、出力ＭＯＳＦＥ
ＴＮ３のゲートには、対応する駆動回路たる論理和回路
つまりノアゲートＮＯ４の出力信号つまり内部信号ｎ３
が供給される。ノアゲートＮＯ３及びＮＯ４の一方の入
力端子には、レベル変換回路ＬＶＣからその非反転出力
信号たる上記内部信号ｄｎ、すなわち出力ＭＯＳＦＥＴ
Ｎ２及びＮ３に対する内部出力信号ｄｏｎの実質的なレ
ベル変換後の無効レベルが共通に供給され、その他方の
入力端子には、内部出力信号ｄｏｎ、すなわち出力ＭＯ
ＳＦＥＴＮ２及びＮ３に対する内部出力信号ｄｏｎの実
質的なレベル変換前の無効レベルが共通に供給される。
なお、出力ＭＯＳＦＥＴＮ２及びＮ３の駆動回路となる
ノアゲートＮＯ３及びＮＯ４は、出力ＭＯＳＦＥＴＮ１
〜Ｎ３のサイズ比を考慮した上で、それぞれ所定の駆動
能力を持つべく設計され、これによって出力ＭＯＳＦＥ
ＴＮ１〜Ｎ３が所定の時間をおいて順次遅れながらオン
状態とされるものとなる。

【００１８】レベル変換回路ＬＶＣは、＋３．３Ｖの電
源電圧ＶＣＣを動作電源としかつその一方の入力端子及
び出力端子が互いに交差結合される一対のノアゲートＮ
Ｏ１及びＮＯ２を含む。レベル変換回路ＬＶＣを構成す
るノアゲートＮＯ１の他方の入力端子には、ＡＳＩＣの
図示されない前段回路から内部出力信号ｄｏｎが供給さ
れ、ノアゲートＮＯ２の他方の入力端子には、内部出力
信号ｄｏｎのインバータＶ１による反転信号つまり内部
信号ｎ１が供給される。

【００１９】この実施例において、インバータＶ１や図
示されない前段回路を含むＡＳＩＣの内部回路は、＋
２．５Ｖの電源電圧ＶＣＬ（第１の電源電圧）及び回路
の接地電位を動作電源とする。このため、内部出力信号
ｄｏｎは、そのハイレベルを＋２．５Ｖつまり第１の電
源電圧電位とし、そのロウレベルを回路の接地電位つま
り第２の電源電圧電位とする比較的小振幅のデジタル信
号とされる。

【００２０】ところで、インバータＶ１を構成するＰチ
ャンネルＭＯＳＦＥＴに代表される２．５Ｖ系のＰチャ
ンネルＭＯＳＦＥＴは、図２の左側に例示されるよう
に、Ｐ型半導体基板ＰＳＵＢ面上のＮ型ウェル領域ＮＷ
ＥＬＬ内に形成される一対のＰ型拡散層Ｐ⁺ をそのソー
ス及びドレインとする。これらのＰ型拡散層間つまりチ
ャネルの上層には、６．５ｎｍ程度の膜厚Ｔｏｘの酸化
膜をはさんでゲート層ＦＧが形成され、その右側には、
Ｎ型ウェル領域ＮＷＥＬＬに対して電源電圧ＶＣＬつま
り＋２．５Ｖを基板電圧として供給するためのＮ型拡散
層Ｎ⁺ が形成される。インバータＶ１のＰチャンネルＭ
ＯＳＦＥＴを含む２．５Ｖ系のＰチャンネルＭＯＳＦＥ
Ｔのゲート長Ｌｇは、約０．２５μｍとされる。

【００２１】同様に、インバータＶ１のＮチャンネルＭ
ＯＳＦＥＴに代表される２．５Ｖ系のＮチャンネルＭＯ
ＳＦＥＴは、Ｐ型半導体基板ＰＳＵＢ面上のＰ型ウェル
領域ＰＷＥＬＬ内に形成される一対のＮ型拡散層Ｎ⁺ を
そのソース及びドレインとする。これらのＮ型拡散層間
の上層には、６．５ｎｍ程度の膜厚Ｔｏｘの酸化膜をは
さんでゲート層ＦＧが形成され、その右側には、Ｐ型ウ
ェル領域ＰＷＥＬＬに回路の接地電位を基板電圧として
供給するためのＰ型拡散層Ｐ⁺ が形成される。インバー
タＶ１のＮチャンネルＭＯＳＦＥＴを含む２．５Ｖ系の
ＮチャンネルＭＯＳＦＥＴのゲート長Ｌｇは、やはり約
０．２５μｍとされる。

【００２２】図３に例示されるように、内部出力信号ｄ
ｏｎが０Ｖつまり回路の接地電位のようなロウレベルと
されるとき、そのインバータＶ１による反転信号つまり
内部信号ｎ１は、電源電圧ＶＣＬつまり＋２．５Ｖのよ
うなハイレベルとされる。また、レベル変換回路ＬＶＣ
では、ノアゲートＮＯ２の出力信号つまりレベル変換回
路ＬＶＣの非反転出力信号たる内部信号ｄｎが回路の接
地電位のようなロウレベルとされ、ノアゲートＮＯ３の
出力信号つまりレベル変換回路ＬＶＣの反転出力信号た
る内部信号ｐ１が＋３．３Ｖのようなハイレベルとされ
る。さらに、インバータＶ２及びＶ３の出力信号つまり
内部信号ｐ２及びｐ３は、内部信号ｄｎのロウレベルを
受けてともに＋３．３Ｖのようなハイレベルとされ、ノ
アゲートＮＯ３及びＮＯ４の出力信号つまり内部信号ｎ
２及びｎ３は、内部出力信号ｄｏｎ及び内部信号ｄｎの
ロウレベルを受けてともにロウレベルとされる。

【００２３】これにより、出力ＭＯＳＦＥＴＰ１〜Ｐ３
はすべてオフ状態となり、出力ＭＯＳＦＥＴＮ１〜Ｎ３
が一斉にオン状態となって、出力端子Ｄｎには回路の接
地電位のようなロウレベルの出力信号Ｄｎが出力され
る。なお、レベル変換回路ＬＶＣのノアゲートＮＯ２の
一方の入力端子には２．５Ｖ系の内部信号ｎ１が入力さ
れるが、その他方の入力端子に入力されるノアゲートＮ
Ｏ１の出力信号つまり内部信号ｐ１が３．３Ｖ系である
ため、リーク電流は流れない。

【００２４】次に、内部出力信号ｄｏｎがロウレベルか
らハイレベルに変化されると、出力バッファではまずイ
ンバータＶ１の出力信号つまり内部信号ｎ１がロウレベ
ルとなって出力ＭＯＳＦＥＴＮ１がオフ状態とされ、続
いてノアゲートＮＯ３及びＮＯ４の出力信号つまり内部
信号ｎ２及びｎ３がロウレベルとなって出力ＭＯＳＦＥ
ＴＮ２及びＮ３がオフ状態とされる。また、レベル変換
回路ＬＶＣの反転出力信号つまり内部信号ｐ１がロウレ
ベルとなって出力ＭＯＳＦＥＴＰ１がオン状態とされ、
さらに所定時間をおいて内部信号ｐ２及びｐ３が順次ロ
ウレベルとなって出力ＭＯＳＦＥＴＰ２及びＰ３が所定
の時間をおいて順次オン状態とされる。これにより、出
力端子Ｄｎの電位は、所定の傾きをもって上昇し、最終
的には電源電圧ＶＣＣつまり＋３．３Ｖのようなハイレ
ベルに達する。

【００２５】一方、内部出力信号ｄｏｎがハイレベルか
らロウレベルに戻されると、出力バッファでは、まずレ
ベル変換回路ＬＶＣの非反転出力信号つまり内部信号ｄ
ｎがハイレベルとなり、やや遅れて内部信号ｐ１〜ｐ３
がハイレベルとなって、出力ＭＯＳＦＥＴＰ１〜Ｐ３が
ほぼ一斉にオフ状態とされる。また、内部出力信号ｄｏ
ｎのロウレベルを受けてインバータＶ１の出力信号つま
り内部信号ｎ１がハイレベルとなり、さらに所定の時間
をおいて内部信号ｎ２及びｎ３が順次ハイレベルとなっ
て、出力ＭＯＳＦＥＴＮ１〜Ｎ３が所定の時間をおいて
順次オン状態とされる。これにより、出力端子Ｄｎの電
位は、所定の傾きをもって下降し、最終的には回路の接
地電位のようなロウレベルに達する。

【００２６】以上のように、この実施例の出力バッファ
では、レベル変換回路ＬＶＣ及びスルーレートコントロ
ール回路ＴＨＣが言わば一体化して構成されるととも
に、内部出力信号ｄｏｎがロウレベルからハイレベルに
変化されるとき、電源電圧ＶＣＣと出力端子Ｄｎとの間
に並列形態に設けられるＰチャンネル型の３個の出力Ｍ
ＯＳＦＥＴＰ１〜Ｐ３のうち、まず出力ＭＯＳＦＥＴＰ
１が、レベル変換回路ＬＶＣの反転出力信号つまり内部
信号ｐ１のロウレベル変化を受けてオン状態とされ、続
いて残りの出力ＭＯＳＦＥＴＰ２及びＰ３が、内部信号
ｐ２及びｐ３のロウレベル変化を受けて所定時間をおい
て順次オン状態とされる。このため、出力端子Ｄｎにお
ける出力信号Ｄｎの電位は、いわゆるスルーレートコン
トロールにより所定の傾きをもって上昇し、これによっ
て出力信号Ｄｎのハイレベル変化にともなう電源ノイズ
やカップリングノイズが抑制される。

【００２７】この発明に先立ち本願発明者等が開発した
図６の出力バッファにおいて、出力ＭＯＳＦＥＴＰ１
は、レベル変換回路ＬＶＣの非反転出力信号つまり内部
信号ｄｎのインバータＶＤによる反転信号によって駆動
されるが、この実施例の出力バッファでは、レベル変換
回路ＬＶＣの反転出力信号つまり内部信号ｐ１により直
接駆動されるため、出力バッファのハイレベル出力動作
が約０．４ｎｓ（ナノ秒）程度高速化される。また、こ
れらの出力ＭＯＳＦＥＴＰ１〜Ｐ３のオフ状態への変化
は、レベル変換回路ＬＶＣの伝達遅延時間の影響を受け
て遅くなるが、この伝達遅延時間は、出力ＭＯＳＦＥＴ
Ｐ１〜Ｐ３がオン状態とされる場合に比べて二分の一程
度つまり０．２ｎｓ程度であり、大きな問題とはならな
い。

【００２８】一方、この実施例の出力バッファでは、内
部出力信号ｄｏｎがロウレベルに変化されるとき、出力
端子Ｄｎと回路の接地電位との間に並列形態に設けられ
るＮチャンネル型の３個の出力ＭＯＳＦＥＴＮ１〜Ｎ３
のうちまず出力ＭＯＳＦＥＴＮ１が、内部出力信号ｄｏ
ｎのインバータＶ１による反転信号つまり内部信号ｐ１
のハイレベル変化を受けてオン状態とされ、続いて残り
の出力ＭＯＳＦＥＴＮ２及びＮ３が、内部信号ｎ２及び
ｎ３のハイレベル変化を受けて所定時間をおいて順次オ
ン状態とされる。このため、出力端子Ｄｎの電位は、ス
ルーレートコントロールにより所定の傾きをもって下降
し、これによって出力信号Ｄｎのロウレベル変化にとも
なう電源ノイズやカップリングノイズが抑制される。

【００２９】図６の出力バッファにおいて、出力ＭＯＳ
ＦＥＴＮ１は、レベル変換回路ＬＶＣの非反転出力信号
つまり内部信号ｄｎのインバータＶＥによる反転信号に
より駆動されるが、この実施例の場合、２．５Ｖ系の内
部出力信号ｄｏｎのインバータＶ１による反転信号つま
り内部信号ｎ１によって直接駆動される。このため、Ｐ
チャンネル型の出力ＭＯＳＦＥＴＰ１〜Ｐ３のターンオ
フ時間を考慮したとしても、出力バッファのロウレベル
出力動作は約０．１ｎｓ程度高速化される。また、出力
ＭＯＳＦＥＴＮ１のオフ状態への変化は、２．５Ｖ系の
内部信号ｎ１のロウレベル変化が高速に行われるため高
速化され、出力ＭＯＳＦＥＴＮ２及びＮ３のオフ状態へ
の変化も、ノアゲートＮＯ２及びＮＯ３の出力信号つま
り内部信号ｎ２及びｎ３が２．５Ｖ系の内部出力信号ｄ
ｏｎのハイレベル変化を受けて直接ロウレベルに変化さ
れるため高速化される。以上の結果、この実施例では、
出力信号Ｄｎのハイレベル及びロウレベル変化が平均約
０．７ｎｓ程度改善され、その分出力バッファを含むＡ
ＳＩＣのサイクルタイムが高速化される。

【００３０】一方、出力バッファとしての駆動能力は、
出力ＭＯＳＦＥＴＰ２及びＰ３ならびにＮ２及びＮ３が
充分に大きなサイズで形成され、かつこれらの出力ＭＯ
ＳＦＥＴが３．３Ｖ系の内部信号ｐ２又はｐ３あるいは
ｎ２又はｎ３によって駆動されることで充分に大きなも
のとなる。また、出力ＭＯＳＦＥＴＰ１〜Ｐ３が、すべ
て３．３Ｖ系の内部信号ｐ１〜ｐ３により駆動されるこ
とで、これらの出力ＭＯＳＦＥＴを介するリーク電流は
生じない。さらに、ノアゲートＮＯ２及びＮＯ３の一方
の入力端子に２．５Ｖ系の内部出力信号ｄｏｎが直接入
力されるが、その他方の入力端子に入力される内部信号
ｄｎが３．３Ｖ系の信号であるため、ノアゲートＮＯ２
及びＮＯ３を介するリーク電流も生じない。

【００３１】なお、出力ＭＯＳＦＥＴＰ１を独立したウ
ェル領域内に形成しその基板電圧を適当な方法により制
御することで、出力ＭＯＳＦＥＴＰ１を２．５Ｖ系の内
部出力信号ｄｏｎで直接駆動し、出力信号Ｄｎのハイレ
ベル変化をさらに高速化することができる。また、何ら
かの手段を講じることで２．５Ｖ系の内部出力信号ｄｏ
ｎによるリーク電流が抑制できる場合、出力ＭＯＳＦＥ
ＴＰ２及びＰ３の駆動回路たるインバータＶ２及びＶ３
をナンドゲート等の実質的な論理和回路に置き換え、こ
れらの出力ＭＯＳＦＥＴのオフ状態への変化を高速化し
て、出力信号Ｄｎのロウレベル変化をさらに高速化する
こともできる。

【００３２】図５には、この発明が適用された入出力バ
ッファの一実施例の回路図が示されている。なお、この
実施例は、前記図１の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。

【００３３】図５において、この実施例の入出力バッフ
ァは、並列形態に設けられるＰチャンネル型の３個の出
力ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮチャンネル型の３
個の出力ＭＯＳＦＥＴＮ１〜Ｎ３と、内部出力信号ｄｏ
ｎ及び出力イネーブル信号ＥＮＢにそれぞれ対応して設
けられる２個のレベル変換回路ＬＶＣＤ及びＬＶＣＥと
を含み、さらに入力バッファとなる２個のインバータＶ
５及びＶ６を含む。このうち、インバータＶ５及びＶ６
は、ＡＳＩＣが入力モードとされるとき、入出力端子と
して兼用される外部端子Ｄｎに供給される入力データを
取り込み、内部入力信号ｄｉｎとして図示されない後段
回路に伝達する。

【００３４】レベル変換回路ＬＶＣＤを構成するノアゲ
ートＮＯ６の一方の論理積入力端子には、２．５Ｖ系の
内部出力信号ｄｏｎが供給され、その他方の論理積入力
端子には、やはり２．５Ｖ系の出力イネーブル信号ＥＮ
ＢのインバータＶ４による反転信号が供給される。ま
た、ノアゲートＮＯ７の第２の入力端子には、内部出力
信号ｄｏｎのインバータＶ１による反転信号が供給さ
れ、その第３の入力端子には、出力イネーブル信号ＥＮ
Ｂが供給される。レベル変換回路ＬＶＣの非反転出力信
号は、内部信号ｄｎとして出力ＭＯＳＦＥＴＰ２及びＰ
３の駆動回路たるナンド（ＮＡＮＤ）ゲートＮＡ２及び
ＮＡ１の一方の入力端子に供給され、さらに出力ＭＯＳ
ＦＥＴＮ２及びＮ３の駆動回路たるノアゲートＮＯ３及
びＮＯ４の第１の入力端子に供給される。また、レベル
変換回路ＬＶＣの反転出力信号たる内部信号Ｐ１は、出
力ＭＯＳＦＥＴＰ１のゲートに直接供給される。

【００３５】次に、レベル変換回路ＬＶＣＥを構成する
ノアゲートＮＯ８の他方の入力端子には、出力イネーブ
ル信号ＥＮＢが供給され、ノアゲートＮＯ９の他方の入
力端子には、そのインバータＶ４による反転信号が供給
される。レベル変換回路ＬＶＣＥの非反転出力信号たる
内部信号ｅｎは、ナンドゲートＮＡ１及びＮＡ２の他方
の入力端子に共通に供給され、その反転出力信号たる内
部信号ｅｎｂは、ノアゲートＮＯ３及びＮＯ４の第３の
入力端子に共通に供給される。これらのノアゲートＮＯ
３及びＮＯ４の第２の入力端子には、２．５Ｖ系の内部
出力信号ｄｏｎが共通に供給される。さらに、出力ＭＯ
ＳＦＥＴＮ１のゲートには、ノアゲートＮＯ５の出力信
号つまり内部信号ｎ１が供給され、このノアゲートＮＯ
５の一方及び他方の入力端子には、２．５Ｖ系の内部出
力信号ｄｏｎ及び出力イネーブル信号ＥＮＢがそれぞれ
供給される。

【００３６】これらのことから、レベル変換回路ＬＶＣ
Ｅの非反転出力信号たる内部信号ｅｎは、出力イネーブ
ル信号ＥＮＢが回路の接地電位のようなロウレベルとさ
れることで選択的に＋３．３Ｖのようなハイレベルとさ
れ、その反転出力信号たる内部信号ｅｎｂは、出力イネ
ーブル信号ＥＮＢが＋２．５Ｖのようなハイレベルとさ
れることで選択的に回路の接地電位のようなロウレベル
とされる。また、レベル変換回路ＬＶＣの非反転出力信
号たる内部信号ｄｎは、出力イネーブル信号ＥＮＢがロ
ウレベルとされかつ内部出力信号ｄｏｎが＋２．５Ｖの
ようなハイレベルとされることを条件に選択的に＋３．
３Ｖのようなハイレベルとされ、その反転出力信号たる
内部信号ｐ１は、出力イネーブル信号ＥＮＢがハイレベ
ルとされあるいは内部出力信号ｄｏｎが回路の接地電位
のようなロウレベルとされることで選択的に回路の接地
電位のようなロウレベルとされる。

【００３７】一方、入出力バッファのスルーレートコン
トロール回路ＴＨＣでは、Ｐチャンネル型の出力ＭＯＳ
ＦＥＴＰ１がレベル変換回路ＬＶＣＤの反転出力信号つ
まり内部信号ｐ１のロウレベルを受けて選択的にオン状
態とされ、出力ＭＯＳＦＥＴＰ２及びＰ３は、対応する
ナンドゲートＮＡ２又はＮＡ１の出力信号つまり内部信
号ｐ２又はｐ３のロウレベルを受けて選択的にオン状態
とされる。また、Ｎチャンネル型の出力ＭＯＳＦＥＴＮ
１は、ノアゲートＮＯ５の２．５Ｖ系の出力信号つまり
内部信号ｎ１のハイレベルを受けて選択的にオン状態と
なり、出力ＭＯＳＦＥＴＮ２及びＮ３は、ノアゲートＮ
Ｏ３又はＮＯ４の出力信号つまり内部信号ｎ２又はｎ３
のハイレベルを受けて選択的にオン状態となる。

【００３８】以上のように、この実施例の入出力バッフ
ァでは、ハイレベル出力時に最初にオン状態とされるべ
き出力ＭＯＳＦＥＴＰ１が、レベル変換回路ＬＶＣＤの
反転出力信号つまり内部信号ｐ１により駆動され、ロウ
レベル出力時に最初にオン状態とされるべき出力ＭＯＳ
ＦＥＴＮ１は、２．５Ｖ系のノアゲートＮＯ５の出力信
号つまり内部信号ｎ１により直接駆動される。また、出
力ＭＯＳＦＥＴＮ２及びＮ３の駆動回路は、２．５Ｖ系
の内部出力信号ｄｏｎと３．３Ｖ系の内部信号ｄｎ、言
い換えるならばレベル変換前及びレベル変換後の実質的
な内部出力信号ｄｏｎを受ける論理和回路つまりノアゲ
ートＮＯ３又はＮＯ４からなる。この結果、この実施例
でも、前記図１の実施例の場合と同様、スルーレートコ
ントロールによる効果を得つつ、出力信号Ｄｎのハイレ
ベル変化及びロウレベル変化を高速化し、入出力バッフ
ァを含むＡＳＩＣの高速化を図ることができる。

【００３９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＡＳＩＣ等に搭載されレベル変換回路及びスルー
レートコントロール回路を含む出力バッファにおいて、
レベル変換回路及びスルーレートコントロール回路を一
体化して構成し、並列形態に設けられる複数の出力ＭＯ
ＳＦＥＴのうち例えば最初にオン状態とされるべき出力
ＭＯＳＦＥＴを、レベル変換回路によるレベル変換前の
内部出力信号により直接駆動することで、スルーレート
コントロール回路の効果を損なうことなく、特に最初に
オン状態とすべき出力ＭＯＳＦＥＴの動作を高速化する
ことができるという効果が得られる。

【００４０】（２）上記（１）項において、その他の出
力ＭＯＳＦＥＴに対応して設けられる駆動回路を、レベ
ル変換回路によるレベル変換前及びレベル変換後の内部
出力信号の無効レベルを受ける論理和回路により構成す
ることで、その他の出力ＭＯＳＦＥＴのターンオフ時間
を短縮できるという効果が得られる。 （３）上記（１）項及び（２）項により、出力バッファ
の出力動作を高速化することができ、これによって出力
バッファを含むＡＳＩＣ等のサイクルタイムを高速化す
ることができるという効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図５において、並列形態に設けられるＰチ
ャンネル型及びＮチャンネル型の出力ＭＯＳＦＥＴの数
は任意に設定できるし、それぞれの出力ＭＯＳＦＥＴを
複数のＭＯＳＦＥＴにより構成することもできる。ま
た、出力バッファ及び入出力バッファに入力される内部
出力信号ｄｏｎ及び出力イネーブル信号ＥＮＢの論理レ
ベルは、論理条件に応じて反転することができるし、そ
の絶対的なレベルも任意である。入力バッファ及び入出
力バッファは、各種の保護回路を含むことができるし、
その具体的回路構成や電源電圧の極性及び絶対値ならび
にＭＯＳＦＥＴの導電型等は、種々の実施形態を採りう
る。

【００４２】前述したように、出力ＭＯＳＦＥＴＰ１を
独立したウェル領域内に形成しその基板電圧を適当な方
法により制御することで、出力ＭＯＳＦＥＴＰ１を２．
５Ｖ系の内部出力信号ｄｏｎで直接駆動し、出力信号Ｄ
ｎのハイレベル変化をさらに高速化することができる
し、何らかの手段を講じることで２．５Ｖ系の内部出力
信号ｄｏｎによるリーク電流が抑制できる場合、出力Ｍ
ＯＳＦＥＴＰ２及びＰ３の駆動回路たるインバータＶ２
及びＶ３をナンドゲート等の実質的な論理和回路に置き
換え、これらの出力ＭＯＳＦＥＴのオフ状態への変化を
高速化して、出力信号Ｄｎのロウレベル変化をさらに高
速化することもできる。

【００４３】図２において、出力バッファを構成する各
素子の具体的なデバイス構造やサイズならびに配置等
は、種々の実施形態を採りうる。図３において、内部出
力信号ｄｏｎ，出力信号Ｄｎならびに各内部信号等の具
体的な時間関係や波形はほんの一例であって、本発明の
主旨に影響を与えない。

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＡＳ
ＩＣならびにこれに搭載される出力バッファ及び入出力
バッファに適用した場合について説明したが、それに限
定されるものではなく、例えば、同様な出力バッファ又
は入出力バッファを含む各種のメモリ集積回路やこのよ
うなメモリ集積回路を搭載する各種論理集積回路装置に
も適用できる。この発明は、少なくとも出力バッファを
含む半導体装置ならびにこのような半導体装置を含む装
置又はシステムに広く適用できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、レベル変換回路及びスルー
レートコントロール回路を含む出力バッファにおいて、
レベル変換回路及びスルーレートコントロール回路を一
体化して構成し、並列形態に設けられる複数の出力ＭＯ
ＳＦＥＴのうち例えば最初にオン状態とされるべき出力
ＭＯＳＦＥＴを、レベル変換回路によるレベル変換前の
内部出力信号により直接駆動するとともに、その他の出
力ＭＯＳＦＥＴに対応する駆動回路を、レベル変換回路
によるレベル変換前及びレベル変換後の実質的な内部出
力信号の無効レベルを受ける論理和回路により構成する
ことで、スルーレートコントロール回路の効果を損なう
ことなく、特に最初にオン状態とすべき出力ＭＯＳＦＥ
Ｔの動作を高速化し、その他の出力ＭＯＳＦＥＴのター
ンオフ時間を短縮することができる。この結果、出力バ
ッファの出力動作を高速化することができ、これによっ
て出力バッファを含むＡＳＩＣ等のサイクルタイムを高
速化することができる。

【図面の簡単な説明】

【図１】この発明が適用された出力バッファの一実施例
を示す回路図である。

【図２】図１の出力バッファの一実施例を示す部分的な
断面構造図である。

【図３】図１の出力バッファの一実施例を示す信号波形
図である。

【図４】この発明に先立って本願発明者等が開発した出
力バッファの一例を示す信号波形図である。

【図５】この発明が適用された入出力バッファの一実施
例を示す回路図である。

【図６】この発明に先立って本願発明者等が開発した出
力バッファの一例を示す回路図である。

【図７】この発明に先立って本願発明者等が開発した入
出力バッファの一例を示す回路図である。

【符号の説明】

ＬＶＣ，ＬＶＣＤ，ＬＶＣＥ……レベル変換回路、ＴＨ
Ｃ……スルーレートコントロール回路、ｄｏｎ……内部
出力信号、ｄｎ，ｐ１〜ｐ３，ｎ１〜ｎ３，ｅｎ，ｅｎ
ｂ……内部信号、Ｖ１〜Ｖ６，ＶＡ〜ＶＨ……インバー
タ、ＮＯ１〜ＮＯ９，ＮＯＡ〜ＮＯＧ……ノアゲート、
ＮＡ１〜ＮＡ２，ＮＡＡ〜ＮＡＣ……ナンドゲート、Ｐ
１〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ４…
…ＮチャンネルＭＯＳＦＥＴ、Ｄｎ……外部端子、ＰＡ
Ｄ……ボンディングパッド、ＥＮＢ……出力イネーブル
信号、ｄｉｎ……内部入力信号。ＰＳＵＢ……Ｐ型半導
体基板、ＰＷＥＬＬ……Ｐ型ウェル領域、ＮＷＥＬＬ…
…Ｎ型ウェル領域、Ｐ⁺ ……Ｐ型拡散層、Ｎ⁺ ……Ｎ型
拡散層、ＦＧ……ゲート層、Ｔｏｘ……酸化膜厚、Ｌｇ
……ゲート長。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 内部出力信号の信号レベルを変換するレ
   ベル変換回路と、並列形態に設けられ上記内部出力信号
   の論理レベルに応じて選択的にオン状態とされる複数の
   出力ＭＯＳＦＥＴとを含み、上記出力ＭＯＳＦＥＴ又は
   その駆動回路の一部が上記レベル変換回路によるレベル
   変換前の実質的な上記内部出力信号により駆動され、そ
   の残りの一部がレベル変換後の実質的な上記内部出力信
   号により駆動される出力バッファを具備することを特徴
   とする半導体装置。
2. 【請求項２】 請求項１において、 上記レベル変換回路によるレベル変換前の上記内部出力
   信号は、そのハイレベルを第１の電源電圧電位とし、そ
   のロウレベルを第２の電源電圧電位とするものであり、
   レベル変換後の上記内部出力信号は、そのハイレベルを
   上記第１の電源電圧電位より絶対値の大きな第３の電源
   電圧電位とし、そのロウレベルを上記第２の電源電圧電
   位とするものであって、 上記出力バッファは、第１の電源電圧と対応する外部端
   子との間に並列形態に設けられ所定の時間をおいて順次
   遅れてオン状態とされる第１導電型の複数の上記出力Ｍ
   ＯＳＦＥＴと、上記外部端子と第２の電源電圧との間に
   並列形態に設けられ所定の時間をおいて順次遅れてオン
   状態とされる第２導電型の複数の上記出力ＭＯＳＦＥＴ
   とを含むものであって、 上記レベル変換回路によるレベル変換前の実質的な上記
   内部出力信号により駆動される出力ＭＯＳＦＥＴには、
   上記所定の時間をおいて順次遅れてオン状態とされる第
   １導電型又は第２導電型の複数の出力ＭＯＳＦＥＴのう
   ち最初にオン状態とされるものが含まれるものであるこ
   とを特徴とする半導体装置。
3. 【請求項３】 請求項２において、 上記レベル変換回路によるレベル変換前の実質的な上記
   内部出力信号により駆動される出力ＭＯＳＦＥＴを除く
   他の出力ＭＯＳＦＥＴの駆動回路は、レベル変換前及び
   レベル変換後の上記内部出力信号の実質的な無効レベル
   を受ける論理和回路からなるものであることを特徴とす
   る半導体装置。
4. 【請求項４】 内部出力信号の信号レベルを変換するレ
   ベル変換回路と、並列形態に設けられ上記内部出力信号
   の論理レベルに応じて選択的にオン状態とされる複数の
   出力ＭＯＳＦＥＴと、これらの出力ＭＯＳＦＥＴを所定
   の時間をおいて順次遅れてオン状態とするスルーレート
   コントロール回路とを含む出力バッファを具備し、かつ
   上記出力バッファのレベル変換回路及びスルーレートコ
   ントロール回路が一体化されてなることを特徴とする半
   導体装置。