JP2003515259A - 高電圧バスおよび低電圧バス用の出力バッファ - Google Patents
高電圧バスおよび低電圧バス用の出力バッファInfo
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Abstract
Description
の一方または両方にインターフェースすることができる集積回路(IC)チップ
用の出力バッファに関する。
換性である。集積回路チップは通常、特定の入出力(I/O)電圧レベルで、ま
たは実質的に、特定の限定された電圧レベル範囲内で動作するように設計されて
いる。しかし、技術の発達と共に、I/Oを含めて、集積回路チップが動作する
電圧レベルは一般に低減している。残念ながら、電圧が低減するこの傾向は、I
/O、例えば主にチップ間でインターフェースする回路に関してよりも、コア論
理、例えばチップ外の回路にインターフェースしない論理に関してかなり速くな
っている。したがって、近年のICは通常、コア論理電圧レベルよりも高いI/
O電圧レベルをサポートできる。これにより、レガシーI/O電圧レベルのサポ
ートとは独立にコアの性能をより良くすることが可能になっている。
計または製造するときに問題になる場合がある。例えば、集積回路チップは、比
較的高い電圧信号レベルで動作するように設計することができる。この状況では
、集積回路チップは、高電圧に耐性があるトランジスタを排他的に利用するよう
に設計した場合、レガシー集積回路チップと互換性がある可能性は高いが、例え
ば速度、電力、および/またはその両方によって測定される現況技術性能レベル
に達することができない。あるいは、集積回路チップは、比較的低い電圧レベル
で動作することができ、したがって、現況技術集積回路チップに関する電圧レベ
ルに互換性があるが、レガシー集積回路チップとのインターフェースには適して
いない場合がある。ここでは、一般性を失わずに、例えば約1.8ボルトから約
3.3ボルトの電圧レベルを比較的高いものと考えることができ、一方、約1ボ
ルトまでの電圧レベルを比較的低いものと考えることができる。集積回路チップ
を製造または設計するための手法または技法がこの問題に対処することができる
ようにすることが望ましい。
ァは、交替して活動化する回路構成とするように結合された半導体デバイスを含
む。出力バッファは、個別電圧供給電圧レベル・ポートに結合するように適合さ
れており、さらに交替して活動化することができる回路構成間で切り換えを行う
ように適合されている。交替して活動化することができる回路構成はそれぞれ、
他の集積回路チップと相互動作するように特に適合されており、異なる他の集積
回路チップの半導体デバイスのしきい値電圧レベルはそれぞれ異なる。
で結合された複数の厚いゲートの金属酸化物半導体(MOS)トランジスタを含
む。複数のトランジスタが、プルアップ・トランジスタとして、少なくとも1つ
の厚いゲートのPMOSトランジスタおよび1つの厚いゲートのNMOSトラン
ジスタを含み、両方がそれぞれ、個別電圧供給電圧レベル・ポートと出力バッフ
ァの出力ポートとの間に結合される。複数のトランジスタはさらに、プルダウン
・トランジスタとして、少なくとも2つのより厚いゲートのNMOSトランジス
タを含み、両方がそれぞれ、接地と出力ポートとの間に結合される。少なくとも
1つのプルアップ・トランジスタと1つのプルダウン・トランジスタが、回路構
成内で結合されて、ハードな状態にドライブされ、高い電圧スイングを送る。さ
らに、少なくとも1つのプルアップ・トランジスタと1つのプルダウン・トラン
ジスタが、回路構成内で結合されて、あまりハードでない状態でドライブされ、
低減された電圧スイングを送る。
かし、本発明は、組織および動作方法の両方、ならびに本発明の目的、特徴、お
よび利点に関して、以下の詳細な説明を添付図面と共に読みながら参照すること
により最も良く理解することができる。
細を記載する。しかし、本発明をこれら特定の詳細を用いずに実施することもで
きることを当業者には理解されたい。場合により、本発明を不明瞭にしないよう
に、よく知られている方法、手順、構成要素、および回路は詳細に説明しない。
、集積回路チップが動作するように設計または意図された入出力(I/O)電圧
レベル、または電圧レベルの範囲である。本発明の範囲を限定することは決して
意図していない1つの特定の例として、集積回路チップを、約1.8ボルトから
約3.3ボルトの範囲内にある入出力電圧レベルで動作するように設計すること
ができる。この状況では、少なくとも何らかの形の適合を用いなければ、集積回
路チップが、約1.0ボルト未満から約1.0ボルトの範囲内にある入出力電圧
レベルで動作するように設計または意図された別の集積回路チップと互換性をも
つ、または満足に相互動作することできる可能性が低い。
縮小されるので、トランジスタ信頼性のために採用される実質的に一定の電界ス
ケーリングをサポートするためにはより低い供給電圧が望まれる。これらのより
低い供給電圧は、比較的簡単にコアまたは非I/O回路をサポートする。これは
、コアまたは非I/O回路が通常、集積回路上で同様のトランジスタ間でのみ通
信するためである。しかし、トランジスタ・スケーリング・ロードマップは、シ
ステム内の異なるタイプのチップに関しては異なる。例えば、ダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)に関する電圧レベルは、少なくとも1つ
には比較的高い充電レベルをサポートすることが望まれるので、論理に関する電
圧レベルに対して遅れる。フラッシュ・メモリは、少なくとも1つには非常に高
い(>10V)プログラミング・レベルをサポートすることが望まれるので、論
理に対して遅れる。しかし、マイクロプロセッサやSRAMなどの論理は通常、
電圧スケーリングから十分に利益を得る。したがって、例えば、論理およびSR
AMプロセスは通常、それらが頻繁にインターフェースする前述のメモリ・デバ
イスよりも低いコア供給電圧を有する。
電力消費の問題を生じる場合がある。論理デバイスは通常、図3に図示し、本明
細書で以後より詳細に説明するように、レガシーI/Oをサポートするために特
に追加された追加のより大きな幾何形状のトランジスタによって、より高電圧の
I/Oをサポートする。これは通常、電圧互換性の問題に対処し、しかし、より
高い電圧をより大きなオフチップ・キャパシタンスまでドライブする、または印
加することが、望まれるよりも大きな電力消費を生じる場合がある。例えば、1
Vのコア論理電圧レベルと3.3VのI/O電圧とを使用するデバイスでは、I
/Oは、I/Oが1Vのコア電圧レベルであった場合に採用される電力の約10
倍の電力を使用する。
るようにすることが望まれる。しかし、低い動作電圧にターゲットされた現況技
術論理プロセスではない半導体プロセスでの実装に適用できる形でそれを行うこ
とも望まれる。これが実施された場合、そのような技法または手法を、DRAM
や不揮発メモリ・プロセスなど電圧スケーリングがあまり大きくないプロセスで
実装できるようになるであろう。さらに、同じシリコンまたは半導体チップを低
いまたは高い電圧の(レガシー)I/Oシステムで使用することができるように
、レガシー電圧に対して耐性があり、レガシー電圧と共に使用可能な回路などの
技法または手法を有することが望まれる。さらに、このより低い電圧スイング・
バスは、ノイズおよび信号スルーレートの観点から望ましく、かつ回路板によっ
て生成される電磁干渉(EMI)を制限する。
に意図された集積回路チップを製造する方法は、単にチップ仕様を性能低下させ
るものである。より具体的には、そのようなデバイスまたは集積回路チップは通
常、1つのI/O電圧レベル、または特定の、もしくは限定された範囲内にある
I/O電圧レベルに制限される。したがって、出力バッファは普通、1セットま
たは1範囲の動作条件に関して、定義された性能で動作するように設計され、そ
の一方で、低下した速度でより低い電圧をサポートすることができる。これは、
例えば(1)最悪の場合のシリコンまたは半導体処理極限のもとで正常に動作す
るようにバッファを設計し、指定または限定された範囲にわたってのみ外部実施
形態が変わることを保証するためのステップを取ること、(2)前の技法を適用
し、次いで、シリコンまたは半導体ダイに対して補償技法を採用することによっ
て仕様範囲内で出力バッファを動作すること、または(3)あまり限定または指
定されていない範囲にわたって出力バッファが動作できるようにし、しかしチッ
プまたは出力バッファが特に設計される性能レベルのいくらかの低下を受け入れ
ることによって行うことができる。当業者に理解されるように、残念ながら、所
与のバッファは、ある限度までしかこの形式で利用することはできない。同様に
、この限度が通常、前の手法を制限して、そのようなバッファを満足に採用する
ことができる電圧範囲の増加をより小さく、またはわずかなにしか可能にしない
ことを理解されたい。
外部環境にわたって、かつ/またはトランジスタ製造プロセスしきい値電圧(V
t)よりも低い電圧を含めた様々な異なる電圧レベル範囲内で効果的に出力バッ
ファを動作させる。この文脈では、用語「しきい値電圧」は、様々なトランジス
タ製造プロセスに関して適用され、ゲートソース間電圧レベルと呼ばれ、それ未
満では、プロセスに従って製造されたトランジスタが実質的に「オフ」になり、
または少なくとも最初は、トランジスタを介する電流が生じない。本発明はこの
点で範囲を限定されないが、この特定の実施形態では、取り得る動作範囲は、低
電力ハンド・ヘルド・デバイスで典型的な約0.7ボルトからレガシー・インタ
ーフェースで典型的な約3.3ボルトである。本明細書で以後より詳細に説明す
るように、この特定の実施形態では、プルアップ・トランジスタまたは半導体デ
バイスが出力バッファ内に含まれる手法が採用される。ここでプルアップ・トラ
ンジスタは、特定の低電圧レベル範囲内にあるI/O電圧レベルに関して改良さ
れた性能を提供するように設計される。しかし、異なるプルアップ・トランジス
タは、単独で、または第1のプルアップ・トランジスタと共に、特定のより高い
電圧レベル範囲内にあるI/O電圧レベルでさえ、出力バッファ内で満足な性能
で動作することもできる。より具体的には、図1に例示される実施形態などこの
特定の実施形態に関して、例えば、オーバードライブされたゲートを有するNチ
ャネルの厚いゲートのトランジスタ・プルアップ110が利用される。この文脈
では、厚いゲートのトランジスタとは、特定のトランジスタ製造プロセスに従っ
て製造されるトランジスタに関して通常採用されるよりも、高いソースまたはド
レインからゲートへの、またはその逆の電界に耐えることができるゲート用酸化
物または他の絶縁材料を有するトランジスタを指す。より具体的には、製造プロ
セス・スケーリングがトランジスタ速度を改善するように採用されるので、印加
電圧、およびそれと同様にトランジスタ・ゲートの厚さが低減される。したがっ
て、そのようなスケーリングされたプロセスでは、例えば、トランジスタがより
高い電圧の印加に耐えるように、したがってより高い電界の印加に耐えるように
、厚いゲートが採用される。同様に、この文脈では、特定のプロセスに関する通
常の、または典型的な厚さを有するゲートを薄いゲートと呼ぶ場合もある。
トランジスタ、またはNチャネル・ソース・フォロアを有するPチャネル・トラ
ンジスタを採用するなど、ここで採用することができる現況技術または従来の手
法とは異なる。1つのそのような手法が、例えば図3に例示されている。図示さ
れるように、トランジスタ310と320がパッド340に結合されている。V
ccpadは、例えば350、360、および370などコア論理に関して採用
される電圧レベルよりも高い電圧レベルであることに留意されたい。したがって
、レベルシフタ・バッファ330が、例えばPMOSトランジスタ310とNA
NDゲート350との間に採用され、それにより、より高い電圧I/Oがサポー
トされる。例えば330などのレベルシフト回路がよく知られていることに留意
されたい。本発明はこの点で範囲を限定されないが、レベルシフト回路の一例が
、1999年3月18日に出願され(代理人番号:042390.P6723)
、本発明の譲受人に譲渡されているL.Clarkによる「A 5−Volt
Tolerant 3−Volt Drive Push−Pull Buff
er/Driver」という名称の米国特許出願09/272766号に与えら
れている。
す回路図である。図1は、集積回路チップに実装された実施形態100を示し、
しかし本発明は、複数ドライブ電圧レベル出力バッファなど、この点で範囲を限
定されない。当然、出力バッファに結合される集積回路チップ上の他の回路が、
いくつかの様々な形態の任意の1つを取ることができ、本発明は任意の特定の回
路に範囲を限定されないことを理解されたい。例えば、集積回路チップの他の回
路は、マイクロプロセッサ、マイクロコントローラ、デジタル信号処理装置、ま
たは集積回路上に通常実装されるいくつかのデバイスの任意の1つを備えること
ができる。
0、130、140など半導体デバイスを含む。同様に、これらの半導体デバイ
スは単一トランジスタとして概略的に例示されているが、実装または製造される
ときに、例えば適用例または特定の集積回路チップに応じてこれらが複数のトラ
ンジスタを備えることもできることに留意されたい。例えば、よく知られている
ように、何らかの形のデジタルおよび/またはアナログ回路補償を含んで、ポテ
ンシャル変動に対処することができる。この変動は、製造プロセスの結果として
生じることが知られている回路パラメータである。本発明はこの点で範囲を限定
されないが、そのような補償技法が、Wiley Inter−science
から市販されている教科書「Basic ESD and I/O Desig
n」(DabralおよびMaloney著),pp151−171,1998
に記載されている。したがって、図1の簡略回路図は、主に例示の目的で提供さ
れており、当業者に理解されるように、特定の出力バッファを実際に実装すると
きに、本明細書で以後より詳細に説明する動作など所望の動作を提供するために
より複雑な回路を採用することができる。したがって、本発明はこの点で範囲を
制限されないが、例えば前述のテキストの158〜161ページに説明され図示
されているように、各トランジスタを独立してオン/オフ切り換えを行うことが
できるように二重の重み付けをされたサイズを有する複数のトランジスタを結合
することができ、二重の重み付けをされたトランジスタの集合全体を「調整」し
て、例えば特定のインピーダンスまたは実効トランジスタ幅を達成することがで
きる。
路構成内で結合された前述した複数の半導体デバイス110〜140を含む。こ
の実施形態では、これらのデバイスが、交替して活動化することができる回路構
成を提供するように結合され、状況または環境に応じて出力バッファが回路構成
間で切り換えを行うことができる。この特定の実施形態では、出力バッファは、
本明細書で以後より詳細に説明するように、2つの交替して活動化することがで
きる回路構成間で切り換えを行うことができ、しかし本発明は、そのような交替
して活動化することができる回路構成を2つだけ提供することに範囲を限定され
ない。同様に、本明細書で以後より詳細に記述するように、当該の交替して活動
化することができる回路構成はそれぞれ、特に他の集積回路チップと相互動作す
るように適合されており、異なる他の集積回路チップの半導体デバイスのしきい
値電圧はそれぞれ異なる。
ル・トランジスタからなる、トランジスタ120がPチャネル・トランジスタか
らなり、トランジスタ130および140がそれぞれNチャネル・トランジスタ
からなる。さらに、出力バッファのこの特定の実施形態でのトランジスタは全て
、前述したように、厚いゲート、例えばレガシーI/Oで通常発生する電圧レベ
ルをサポートするゲート厚さを有するトランジスタを備える。本明細書に記述す
る実施形態では、この電圧レベルは約3.3Vであり、しかしこれは限定を加え
るものと解釈すべきではない。単に他の例を与えると、2.5Vまたは5Vが、
サポートすることができるレガシー電圧レベルである。同様に、代替実施形態は
、特定の適用例および出力バッファの構成に応じて、厚いゲートのトランジスタ
と薄いゲートのトランジスタとの両方を含むことができる。
ある。この特定の実施形態に関して、出力バッファは、「高電圧」または「低電
圧」モードで動作する。当然、採用される特定の半導体またはトランジスタ製造
処理に応じて、高電圧モードおよび/または低電圧モードでの電圧レベルの範囲
を変えることができることを理解されたい。この特定の実施形態では、本発明は
この点で範囲を限定されないが、高電圧モードが、約1.8ボルトから約3.3
ボルトの範囲内にあるI/O電圧レベルを備えることができる。同様に、この実
施形態に関する低電圧モードが、約0.7ボルトから約1.0ボルトの範囲内に
あるI/O電圧レベルを備えることができ、しかしここでも本発明はこの点で範
囲を限定されない。したがって、図1に例示される出力バッファ実施形態では、
高電圧モードでの動作が、プレドライバ160によってドライブされるPMOS
プルアップ・トランジスタ120によって行われる。この特定の実施形態では、
プレドライバ160が「low」にアサートされると、トランジスタ120がア
クティブまたはオンになり、飽和または線形動作領域内で動作することに留意さ
れたい。例えば、大部分のパッド信号遷移によって飽和することができる。さら
に、プレドライバ160を「high」論理レベルにドライブすることによって
トランジスタ120はターン・オフされる、すなわち非活動化される。この「h
igh」論理レベルは、この特定の実施形態では、図1に例示される高電圧供給
によって供給される電圧レベルであり、しかし当然、本発明はこの点で範囲を限
定されない。同様に、高電圧モード動作に対して、NMOSプルダウン・トラン
ジスタ130は、プレドライバ180を「high」をアサートし、ここでも、
この特定の実施形態で、高電圧供給の電圧レベルに対応する電圧レベルまでドラ
イブすることによって活動化される。本発明はこの点で範囲を限定されないが、
高電圧モードで出力バッファのプルダウン動作を正常に活動化するためにトラン
ジスタ140のゲートに適用されるとき、プレドライバ190が同様に「hig
h」をアサートされる場合があることに留意されたい。当然、本発明は、論理「
high」または論理「low」に関する特定の規則に範囲を限定されない。同
様に、この特定の実施形態では、プレドライバが個別回路要素として図示され説
明されているが、これらは、別法として、レベルシフト回路を含むより少数のプ
レドライバを用いて実装することができる。本発明はこの点で範囲を限定されな
いが、そのようなプレドライバの一例が、前述したL.Clarkによる「A
5−Volt Tolerant 3−Volt Drive Push−Pu
ll Buffer/Driver」という名称の米国特許出願09/2727
66号に与えられている。
えるトランジスタ110が、プルアップ・トランジスタとして動作する。同様に
、この特定の実施形態では、プレドライバ170を論理highにドライブする
ことによってトランジスタ110が活動化される。しかし、この特定の実施形態
では、プレドライバ170がトランジスタ110をドライブし、トランジスタ1
10のドレインソース間チャネルの両端間の電圧レベルが、高電圧供給ではなく
低電圧供給に対応する。より具体的には、この実施形態では、高電圧モード動作
では、プレドライバ160および180が、当該のトランジスタを「ハードな」
状態にドライブし、例えば、印刷回路板伝送線特性インピーダンスよりもはるか
に小さい20オーム以下の出力インピーダンスを「シミュレート」する。低電圧
モード動作では、プレドライバ170および190が、当該のトランジスタを「
あまりハードでない」状態にドライブし、例えば回路板伝送線インピーダンスに
近似する出力インピーダンスを「シミュレート」する。さらに、低電圧モードで
は、プレドライバが、プルダウンおよびプルアップNMOSデバイスをオーバー
ドライブし、普通よりも良いドライブを提供し、より大きなパッド信号スイング
範囲にわたって線形動作モードにこれらのデバイスを維持する。これは、後で詳
細に説明するように回路板伝送線との一致を改善する。この特定の実施形態では
、これは、少なくとも1つにはトランジスタのそれぞれのサイズによる。プレド
ライバ160および180によってドライブされるトランジスタは、プレドライ
バ170および190によってドライブされるトランジスタよりも比較的大きい
。同様に、high論理信号がNMOSトランジスタ110に印加されるとき、
プレドライバ160は、high論理レベルに「デアサート」され、したがって
PMOSトランジスタ120は活動化されたままであることに留意されたい。さ
らに、高電圧モード動作または低電圧モード動作に関わらず、論理highに関
する特定の電圧供給レベルから接地までの全スイングが出力バッファによって提
供されることにも留意されたい。ただし、低電圧モードでの電圧スイングは、高
電圧モードでのスイングに比べて小さい。本明細書で以後より詳細に説明するよ
うに、この特定の実施形態は、少なくとも部分的には、トランジスタの両端間に
印加される高電圧レベルに対する耐性がある厚いゲートのトランジスタにより、
高い、または比較的高いしきい値電圧を生成するプロセスによって生成または製
造された半導体デバイスでオーバードライブ動作を可能にする。
図1の実施形態を例示する回路図を含む。当然、これらは単に例として提供され
ており、本発明はこれら特定の実施形態には範囲を限定されていない。実施形態
210は、低コア電圧デバイスに関して採用することができる手法を示す。した
がって、この実施形態は、前述したものなど、高電圧モードおよび低電圧モード
をサポートする。出力バッファのこの実施形態は、トランジスタ110、120
、130、140と、パッド150とを含む。同様に、これらのトランジスタは
、それぞれレベルシフタ/バッファ270、260、280、290によってド
ライブされる。例えばNANDゲート230、240、250、260などこれ
らのレベルシフタ/バッファに結合するデジタル論理は、コア電圧レベルで動作
し、このコア電圧レベルは図2のVccpadよりも低い。
/バッファの一実施形態が図12に図示されている。レベルシフタ/バッファの
この特定の実施形態は、前述したL.Clarkによる「A 5−Volt T
olerant 3−Volt Drive Push−Pull Buffe
r/Driver」という名称の米国特許出願09/272766号により詳細
に説明されており、したがって本明細書では詳細に説明しない。しかし、所望の
レベルシフト動作を行う任意の回路で十分であり、これは取り得る実装形態の一
例にすぎない。他の実施形態も同様の利点を提供することができるが、この実施
形態を使用する1つの利点は、少なくとも出力バッファが低電圧モードで動作す
るとき、レベルシフタが、ドライブされる出力バッファの出力電圧スイングより
も大きな出力電圧スイングを有することである。これは、出力バッファ・トラン
ジスタのゲートをオーバードライブすることができ、低電圧バスと共に比較的高
いしきい値電圧を有するトランジスタを使用できるようにする。同様に、ここで
も本発明はこの点で範囲を限定されないが、適切であれば、1998年6月30
日に出願され(代理人番号04230.P5591)、本発明の譲受人に譲渡さ
れたAdam Brandによる「Transistor Device Co
nfigurations for High Voltage Applic
ations and Improved Device Performan
ce」という名称の米国特許出願第09/109231号に記載されているもの
など垂直ドレインNMOS(VDNMOS)を採用することができる。したがっ
て、図12に示される実施形態では、トランジスタ1210、1220、123
0、1240が、厚いゲートのMOSトランジスタを備え、トランジスタ125
0と1260が薄いゲートのVDNMOSトランジスタを備える。
とができる手法、すなわちバス電圧レベルとコア電圧レベルが等しい、または少
なくともほぼ等しい手法を示す。したがって、この実施形態は高電圧モードをサ
ポートする。ここでも、出力バッファのこの実施形態が、トランジスタ110、
120、130、140と、パッド150とを含む。ただし、この特定の実施形
態は、レベル・シフティングを採用せず、しかし何らかのバッファリングを採用
することができることに留意されたい。NANDゲート225、235、245
、255などこれらのトランジスタをドライブするデジタル論理は、例えば、コ
ア電圧レベルで動作する。このレベルは、図2のVccpにほぼ等しい。
に基づいて、図1に示されるものなど本発明による実施形態によって生成するこ
とができる波形のプロットである。このシミュレーションでは、採用されるコア
電圧レベルが1.1ボルトであり、低電圧バスの電圧レベルが0.8ボルトであ
り、高電圧バスの電圧レベルが3.0ボルトであった。このプロットは、データ
入力波形と、高電圧モードと低電圧モードで生成される両出力波形とを示す。
は、低電圧モードで電圧範囲全体に対して線形動作領域内で動作する。逆に、プ
ルダウン・トランジスタは、低電圧モードで、線形に、あるいはVssまたはこの
特定の実施形態では接地よりも上でVDSATまでの線形動作範囲内で動作する。ト
ランジスタが線形動作領域内で動作するので、これは、少なくとも低電圧モード
動作で、出力バッファが「ソース終端」され、したがって、実効伝送線の遠位端
から戻る電圧反射を効果的に吸収する、または少なくとも一部吸収することがで
きるようにし、伝送線は、回路チップがバスを介して別の集積回路チップに結合
されるときに作成される、または生成される。したがって、ソース終端バス・ス
キームの使用を、例えばオーバーシュート電圧および反射を減衰するように採用
することができる。
る波形を示すプロットであり、ここではソース終端バス・スキームが採用されて
いる。ここで、回路板伝送線特性インピーダンスは50オームであり、プルアッ
プは、本明細書で前述したように、提供されるゲート電圧での実効幅を調節する
ことによって50オームに合致され、プルダウンは、同様の様式で線形領域にわ
たって調整される。図5は、出力バッファの動作を数学的にモデルするために開
発されたコンピュータ・シミュレーションによって生成されるプロットである。
このシミュレーションでは、波形が、高電圧トランジスタを使用する0.7ボル
ト・スイングを用いて各受信機で測定されるバスに対してドライブされる。終端
は不完全であるが、100MHzレートで信号を良好な挙動で維持するのに適し
ている。したがって、例示されるリンギングの量は、ほとんどの適用例で許容で
きるものである。10cm50オーム伝送線に沿ってタップが等距離で位置され
る。線路は端部からドライブされ、トランジスタは、線路インピーダンスに合致
するようにサイズを取られる。当然、ICで採用するときには、本発明による出
力バッファの一実施形態が採用される環境のインピーダンスに合致するソース終
端スキームを正常に採用できるように、例えば前述したものなど、トランジスタ
幅の何らかの「調整」または補償が存在することもある。印刷板上の実際の構成
要素配置は異なる場合があり、反射の大きさに影響を与える場合がある。
1に示されるように、回路構成内に結合された複数の厚いゲートのMOSトラン
ジスタを含む。上述したように、この特定の回路構成が、2つの交互の、または
交替して活動化することができる回路構成を提供し、しかし本発明はこの点で範
囲を限定されない。それにもかかわらず、複数のトランジスタが、プルアップ・
トランジスタとして、トランジスタ110および120など、少なくとも1つの
厚いゲートのPMOSトランジスタおよび1つの厚いゲートのNMOSトランジ
スタを含み、両方がそれぞれ、個別電圧供給ポートと、図1に図示した出力パッ
ド150などバッファの出力ポートとの間に結合される。同様に、図1に示した
ように、この個別電圧供給ポートは、前述したように、高電圧レベルや低電圧レ
ベルなど異なる電圧レベルを有する供給電圧を提供するように意図されている。
複数のトランジスタがさらに、プルダウン・トランジスタとして、トランジスタ
130や140など少なくとも2つのより厚いゲートのNMOSトランジスタを
含み、両方がそれぞれ接地と、パッド150など出力バッファの出力ポートとの
間に結合されている。同様に、トランジスタ120など少なくとも1つのプルア
ップ・トランジスタと、トランジスタ130など1つのプルダウン・トランジス
タとが、この回路構成内で結合されて、ハードな状態にドライブされ、高いまた
は大きい電圧スイングを送り、その一方で、少なくとも1つのプルアップ・トラ
ンジスタ、この実施形態では他のプルアップ・トランジスタ130と、1つのプ
ルダウン・トランジスタ、この実施形態では他のプルダウン・トランジスタ14
0とが、この回路構成内で結合されて、前述したように、あまりハードでない状
態にドライブされ、低減された電圧スイングを送る。当然、前述したように、代
替実施形態では追加のプルアップおよびプルダウン・トランジスタが存在する場
合もある。前述したように、出力バッファは、プルアップ・トランジスタとプル
ダウン・トランジスタで切り換えを行うように結合され、それぞれ異なる電圧を
印加して、この特定の実施形態でそれぞれ交互の、または交替して活動化するこ
とができる回路構成内でトランジスタをドライブする。
る回路図である。当然、これらは例示の目的でのみ提供されており、本発明は、
これら特定の動作モードに範囲を限定されない。図6〜8は高電圧モードを例示
し、図9〜10は低電圧モードを例示する。図6では、図示されるように3ボル
トの電圧供給を仮定する。トランジスタ120がアクティブまたはオンになり、
したがって、この実施形態でパッド150の電圧を3ボルトに「プルアップ」す
る。このプルアップの場合には、トランジスタ110、130、140はオフに
なっている。図7は、パッド150が高電圧モードにプルアップされる代替手法
を例示する。この手法では、トランジスタ120と110の両方がアクティブで
ある。したがって、図6ではゲートに0ボルトが印加されていたのに対し、この
実施形態では、トランジスタ110のゲートに3ボルトが印加されている。図8
は高電圧プルダウン状況を例示する。したがって、トランジスタ130および1
40がアクティブであり、トランジスタ110および120がオフ、すなわちイ
ンアクティブである。この状況では、パッド150が接地に引かれる。また、こ
の状況および実施形態では、トランジスタ120のゲートに3ボルトを印加する
ことで、トランジスタ120がターン・オフされる。
は、トランジスタ110のみがアクティブであり、したがって、パッド150は
、この実施形態で低電圧バスの電圧レベルである0.7ボルトまでプルアップさ
れる。対照的に、図10では、トランジスタ130のみがアクティブであり、パ
ッド150を接地に引く。前述したように、これらのトランジスタは、低電圧動
作モードでより良い性能を得ることができるように設計される。
できるコンピュータ・システムまたはコンピューティング・プラットフォームな
どシステム1100の一実施形態を示す概略図である。図示されるように、この
実施形態では、電源1110が、例えば1.8〜3.3ボルトの高電圧レベルと
、例えば1.5ボルト未満の低電圧レベルとを含む。この実施形態では、デバイ
ス1120、1130、1140は全て、電源1110の高電圧レベルと低電圧
レベルの両方に結合し、しかしこれは、そのようなシステムに関して珍しいこと
ではない。この実施形態で論理およびマイクロプロセッサを含むデバイス112
0は、本発明による出力バッファの一実施形態を含む。したがって、コア論理に
低電圧レベルが印加され、I/Oに高電圧レベルが印加される。低電圧バス11
20がDRAM1130およびフラッシュ1140に結合することに留意された
い。ただし、ディスプレイやキーボードなど様々なI/Oデバイスへのバス・カ
ップリング1120は、高電圧である場合も、低電圧である場合もある。この実
施形態では、DRAM1130およびフラッシュ1140に印加される低電圧レ
ベルが低電圧バスとして採用される。当然、いくつかの他のシステムの任意の1
つが、本発明による出力バッファの一実施形態を採用することができることを理
解されたい。例えば、1130は、SRAM、SDRAMなどによって置き換え
ることができる。同様に1140は、例えばEEPROMなど任意の不揮発性メ
モリによって置き換えることができる。同様に、例示したもの以外の多くの他の
システム・アーキテクチャを採用することができる。
では、同じプレドライバ回路、または同じプレドライバ回路の少なくとも一部を
採用して、例えば約0.7から約1.0ボルトの範囲内の比較的低い電圧レベル
から、例えば約1.8から約3.3ボルトの範囲内の比較的高い電圧レベルまで
電圧レベルをシフトすることができるプレドライバを採用することによって、両
トランジスタをハードな状態にドライブする、かつトランジスタをあまりハード
でない状態にドライブすることができる。したがって、低電圧モード動作を提供
するように意図されたトランジスタと、高電圧モード動作を提供するように意図
されたトランジスタとの両方に対するインターフェースに関して、レベルシフト
・モードで、同じ、または実質的に同じプレドライバ回路を使用することができ
る。これは、チップのシリコンまたは半導体領域をあまり使わないという点で利
点となる。
、例えばマイクロプロセッサおよび/またはマイクロコントローラなど、いくつ
かの他のタイプの集積回路に関して達成されている低電圧レベルを達成していな
いデバイスを用いて、ダイナミックRAM(DRAM)と、同期DRAM(SD
RAM)などの導出メモリ・デバイスとをサポートすることができる能力、およ
び/または動作または相互動作するように複数のI/O電圧レベルをサポートす
ることができる能力を提供することである。同様に、そのようなより高い電圧レ
ベルは、フラッシュ・メモリと相互動作するために望まれることもあり、しかし
ここでも本発明はこの点で範囲を限定されない。
らず、いくつかの可能な利点を有する。前に示したように、この特定の実施形態
でNチャネル・トランジスタを備えるトランジスタ110は、前に説明し例示し
たように従来の手法であるPチャネル・トランジスタを採用するよりも安定な電
流特性を提供する。これは、少なくとも1つには、Nチャネル・トランジスタが
、飽和領域ではなくトランジスタの線形動作領域内で動作するためである。さら
に、前に説明し例示したように、この線形動作領域はまた、本発明による出力バ
ッファの一実施形態に関して低電圧モードでソース終端を採用することができる
ようにして、バスを介して結合された集積回路チップに関して通常生じる場合が
あるインピーダンス整合の問題のいくつかに対処する。図3に例示されるように
、Pチャネル・トランジスタではなく110などNチャネル・トランジスタを採
用する別の利点は、Nチャネル・トランジスタが通常、低電圧でドレイン電流飽
和劣化に悩まされないことである。Pチャネル・トランジスタでは通常生じる。
具体的には、NMOSデバイスの使用により、ゲートをオーバードライブさせる
ことができるようになる。PMOSプルアップと共に同様のオーバードライブを
実施することは、チップ上での負電圧の使用および発生を伴う場合があるので問
題となる。これは、Pチャネル・トランジスタではなくNチャネル・トランジス
タを採用することによって、同じまたは実質的に同じ性能レベルで実施しながら
、より大きなトランジスタの必要性を効果的に回避できることを意味する。Pチ
ャネル・トランジスタではなくNチャネル・トランジスタを採用する別の利点は
、トランジスタをドライブするのに比較的高い電圧供給を利用できるので、この
手法が、はるかに広範なシリコンまたは半導体製造プロセスでの実装に適用でき
ることである。より具体的には、比較的高いしきい値電圧を有するトランジスタ
を製造するシリコンまたは半導体製造プロセスでは、Pチャネル・トランジスタ
をアクティブ・モードにドライブするのに望まれる電圧範囲により、Pチャネル
・トランジスタを採用してこれらのプロセスをサポートするのは困難である。し
かし、Pチャネルと逆の極性を有するNチャネル・トランジスタが採用されるの
で、比較的高い電圧供給を利用することができ、例えばドレインソース間(出力
スイング)電圧よりも高いゲート電圧を印加することができる。別の利点は、デ
ュアル・モードで動作することができる出力バッファを提供する、したがって広
範囲のI/O電圧レベルの互換性を提供する不利益が、この実施形態では比較的
小さいことである。より具体的には、これらの考慮事項により図1のトランジス
タ120および130など比較的大きなトランジスタが用いられるので、この特
定の実施形態に関してトランジスタによって使用されるシリコンまたは半導体領
域の量は、静電放電(ESD)拡散ダイオードに採用すべきトランジスタ・サイ
ズが支配的なものとなる傾向がある。従来のバッファでは、大きなPMOSおよ
びNMOSドレインがこの機能を提供し、本明細書でも同様である。したがって
、この機能が望まれる場合、低電圧動作モードが提供されていさえすれば、これ
らのトランジスタが依然として採用される(実質的に同じ面積を占める)。した
がって、両モードをサポートする領域不利益は比較的小さい。対照的に、出力バ
ッファのために2つの動作モードを有するようにフレキシビリティを与えるトラ
ンジスタ110および140を用いるために採用される追加のシリコンまたは半
導体領域が比較的小さい。同様に、前述したように、本発明はこの点で範囲を制
限されないが、出力バッファは、代替実施形態で、プレドライバ回路を共有する
こともでき、それにより2つの個別バッファが単一回路構成に効果的に提供され
、個別または代替バッファは、それらが使用される電圧環境に応じてイネーブル
またはディスエーブルされる。さらに、ある電圧モードが他の電圧モードに比べ
て高い代替電圧モードで動作する出力バッファを有することができることにより
、DRAM、フラッシュ・メモリ、および論理回路を製造するために採用される
プロセスを含めたほぼ任意の一般的に使用されている補完金属酸化物半導体(M
OS)製造プロセスでの実装に適用できる集積回路がもたらされる。
修正形態、代用形態、変更形態、および等価形態が当業者には想定されよう。し
たがって、頭記の特許請求の範囲が、本発明の真の精神に入る全てのそのような
修正形態および変更形態を包含するように意図されていることを理解されたい。
態を示す第1および第2の回路図である。
て、図1に示されるものなど、本発明による出力バッファの一実施形態によって
生成することができる波形のプロットである。
レーションに基づいて、図1に示されるものなど、本発明による出力バッファの
一実施形態によって生成することができる波形のプロットである。
実施形態を示す概略図である。
用することができるレベルシフト・バッファの一実施形態を示す回路図である。
Claims (21)
- 【請求項1】 出力バッファを備える集積回路であって、 前記出力バッファが半導体デバイスを含み、 前記出力バッファが、個別電圧供給電圧レベル・ポートに結合するように適合
されており、さらに交替して活動化することができる回路構成間で切り換えを行
うように適合されており、 交替して活動化することができる回路構成がそれぞれ、他の集積回路チップと
相互動作するように適合されており、異なる他の集積回路チップの半導体デバイ
スのしきい値電圧レベルがそれぞれ異なる集積回路。 - 【請求項2】 交替して活動化することができる回路構成が2つの回路構成
を備え、両方が前記集積回路の出力パッドに結合されており、 2つの回路構成がそれぞれ、前記パッドに結合された少なくとも1つのプルア
ップ・トランジスタおよび1つのプルダウン・トランジスタを含む請求項1に記
載の集積回路。 - 【請求項3】 少なくとも1つのプルアップ・トランジスタおよびプルダウ
ン・トランジスタが、特定のトランジスタ幅をほぼ有するトランジスタをエミュ
レートするように結合された複数のトランジスタを備える請求項2に記載の集積
回路。 - 【請求項4】 2つの回路構成がそれぞれ、少なくとも1つには電圧供給電
圧レベルに依存する特定の動作モードに関して他の回路構成よりも良い電気的性
能を提供するように特に適合されている請求項3に記載の集積回路。 - 【請求項5】 2つの回路構成の一方が、少なくとも特定の電圧供給電圧レ
ベルに関してより良い電気的性能を提供するように適合されており、前記特定の
電圧供給電圧レベルが約1ボルト以下である請求項4に記載の集積回路。 - 【請求項6】 2つの回路構成の前記一方がさらに、前記バスが前記出力パ
ッドに結合されたときに、前記特定の電圧供給電圧レベルで動作することができ
るバスに関するソース終端を提供するように結合されている請求項5に記載の集
積回路。 - 【請求項7】 2つの回路構成のもう一方が、少なくとも特定の電圧供給電
圧レベルに関してより良い電気的性能を提供するように適合され、前記特定の電
圧供給電圧レベルが、約1.8ボルトから約3.3ボルトの範囲内にある請求項
5に記載の集積回路。 - 【請求項8】 前記集積回路が、約1ボルト以下の電圧供給電圧レベルで動
作することができるコア論理を含み、2つの回路構成のプルアップおよびプルダ
ウン・トランジスタが、コア論理の電圧供給電圧レベルを超えるようにプルアッ
プおよびプルダウン・トランジスタのゲートに印加される電圧レベルをシフトす
るレベルシフト・バッファによってドライブされるように結合されている請求項
7に記載の集積回路。 - 【請求項9】 レベルシフト・バッファが、約1ボルト以下の電圧供給電圧
レベルに関してより良い電気的性能を提供するように適合された1つの回路構成
のプルアップおよびプルダウン・トランジスタをオーバードライブすることがで
きる請求項8に記載の集積回路。 - 【請求項10】 前記集積回路のコア論理がマイクロプロセッサを含む請求
項8に記載の集積回路。 - 【請求項11】 出力バッファが、交替して活動化することができる回路構
成それぞれにおいてトランジスタをドライブするためにそれぞれ異なる電圧を印
加することによって、回路構成間で切り換えを行うように結合されている請求項
1に記載の集積回路。 - 【請求項12】 前記集積回路が、システムを形成するために複数の他の集
積回路に結合されている請求項1に記載の集積回路。 - 【請求項13】 集積回路の前記システムが印刷回路板に取り付けられてい
る請求項12に記載の集積回路。 - 【請求項14】 前記複数の他の集積回路の1つが不揮発性メモリを備える
請求項12に記載の集積回路。 - 【請求項15】 前記出力バッファが、約1ボルト以下の電圧供給電圧レベ
ルを有するバスを介して前記不揮発性メモリに結合される請求項14に記載の集
積回路。 - 【請求項16】 前記不揮発性メモリが、フラッシュ・メモリおよびEEP
ROMの一方を備える請求項15に記載の集積回路。 - 【請求項17】 前記複数の他の集積回路の別のものが、不揮発性メモリを
備え、前記出力バッファが、前記バスを介して前記不揮発性メモリに結合されて
いる請求項15に記載の集積回路。 - 【請求項18】 前記不揮発性メモリがランダム・アクセス・メモリ(RA
M)を備える請求項17に記載の集積回路。 - 【請求項19】 前記RAMが、DRAMおよびSDRAMの一方を備える
請求項18に記載の集積回路。 - 【請求項20】 回路構成内に結合された複数の厚いゲートのMOSトラン
ジスタを備える複数ドライブ電圧レベル出力バッファであって、 前記複数のトランジスタが、プルアップ・トランジスタとして、少なくとも1
つの厚いゲートのPチャネルMOS(PMOS)トランジスタおよび1つの厚い
ゲートのNチャネルMOS(NMOS)トランジスタを含み、両方がそれぞれ、
個別電圧供給電圧レベル・ポートと、前記出力バッファの出力ポートとの間に結
合され、 前記複数のトランジスタがさらに、プルダウン・トランジスタとして、少なく
とも2つのより厚いゲートのNMOSトランジスタを含み、両方がそれぞれ、接
地と前記出力ポートとの間に結合され、 少なくとも1つの前記プルアップ・トランジスタおよび1つの前記プルダウン
・トランジスタが、前記回路構成内で結合されて、ハードな状態にドライブされ
、高い電圧スイングを提供し、 少なくとも1つの前記プルアップ・トランジスタおよび1つの前記プルダウン
・トランジスタが、前記回路構成内で結合されて、あまりハードでない状態にド
ライブされ、低減された電圧スイングを提供する 複数ドライブ電圧レベル出力バッファ。 - 【請求項21】 集積回路チップ上で出力バッファを動作する方法であって
、前記出力バッファが個別電圧供給電圧レベルに結合され、 それぞれの交替して活動化することができる回路構成間で切り換えを行うこと
を含み、交替して活動化することができる回路構成がそれぞれ、他の集積回路チ
ップと相互動作するように特に適合されており、異なる他の集積回路チップのト
ランジスタのしきい値電圧レベルがそれぞれ異なる方法。
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