JP2843393B2 - 多値レベル出力回路 - Google Patents

多値レベル出力回路

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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は多値レベル出力回路に係り、特に、液晶を駆
動するための出力回路に用いて好適なものである。
〈従来の技術〉 ３個以上の複数の入力端子と１つの出力端子とを有
し、これらの入力端子にそれぞれ与えられる電位のうち
の１つを選択して上記出力端子に導出するようにした多
値レベル出力回路が知られている。
第13図は、従来の多値レベル出力回路の一例を示す回
路図である。この回路は第１から第４までの４つの入力
端子1,2,3,4が設けられ、それぞれに与えられるバイア
ス電圧の１つを選択して出力端子５に導出する。上記入
力端子1,2,3,4に与えられるバイアス電圧はバイアス回
路６によって作られ、各入力端子1,2,3,4には異なる電
位の電圧がそれぞれ与えられる。
実施例のバイアス回路６は、第13図に示すように直流
電圧源７から種々の電位を作り出して各入力端子に供給
するようにしている。すなわち、直流電圧源７のプラス
側の電位を第１の入力端子１に直接供給する。したがっ
て、例えば上記直流電圧源７の出力電位が、例えば5V〜
−15V間の20Vであるとすれば、上記第１の入力端子１に
は5Vの電圧が印加されることになる。
一方、上記直流電圧源７のプラス側電極とマイナス側
電極との間に、４つの抵抗器8,9,10,11を直列に接続し
てなる分圧器7aが介設され、各抵抗器の接続点から取り
出された電圧がオペアンプ12,13,24の非反転入力端子に
それぞれ与えられる。すなわち、第１の抵抗器８と第２
の抵抗器９との接続点の電位が第１のオペアンプ12の非
反転入力端子に与えられ、第２の抵抗器９と第３の抵抗
器10との接続点の電位が第２のオペアンプ13の非反転入
力端子に与えられ、第３の抵抗器10と第４の抵抗器11
（この例では可変抵抗器が用いられている）との接続点
の電位が第３のオペアンプ24に与えられる。
上記オペアンプ12,13,24は、出力電圧を反転入力端子
側に直接フィードバックする電圧フォロアに構成され、
非反転入力端子に与えられた電圧と略同じ大きさで、ま
た極性も反転しない電圧を出力する。したがって、直流
電圧源７の電位が分圧器7aによって等電位に分圧された
場合には、第１のオペアンプ12から0V、第２のオペアン
プ13から−5V、第３のオペアンプ24から−10Vが出力さ
れ、これらのオペアンプ出力電圧が第２の入力端子2,第
３の入力端子３および第４の入力端子４にそれぞれ与え
られる。
各入力端子１〜４に与えられている電位の１つが選択
回路42によって選択され、選択された電位が共通の出力
端子５から出力される。上記選択回路42は、各入力端子
1,2,3,4と出力端子５との間に第１〜第４のMOSトランジ
スタ14,15,16,17を介設して構成されている。第１およ
び第２のMOSトランジスタ14,15はＰ−MOSトランジスタ
が用いられ、第３および第４のMOSトランジスタ16,17は
Ｎ−MOSトランジスタが用いられている。また、第１のM
OSトランジスタ14のソースとバックゲート、および第２
のMOSトランジスタ15のバックゲートが接続されている
とともに、第４のMOSトランジスタ17のソースとバック
ゲート、および第３のMOSトランジスタ16のバックゲー
トが接続されている。
一方、第１〜第４のMOSトランジスタ14〜17のゲート
と第１〜第４の信号入力端子18〜21とがそれぞれ接続さ
れ、各MOSトランジスタはこれらの信号入力端子18〜21
を介してゲートに与えられる選択信号18a〜21aに応じて
動作してソース・ドレイン間を導通させる（以後オンさ
せるという）。したがって、上記選択信号18a〜21aによ
り４つのMOSトランジスタの内の１つを選択してオンさ
せることにより、第１〜第４の入力端子１〜４のうちの
何れか１つが上記出力端子５と導通する。これにより、
その入力端子に与えられている電位が上記出力端子５か
ら出力される。
〈発明が解決しようとする課題〉 上記構成の多値レベル出力回路を出力端子が多数（た
とえば80個）あるLCD駆動用に使用した場合には以下の
問題が発生する。
すなわち、この出力回路を、Ｐ−WELLのＣ−MOSプロ
セスで構成した時には、容量負荷のLCD（例えば１出力
当たり600PFとすると80出力で48NF）を駆動する時、充
電したLCDを放電する際に瞬間的（たとえば１μｓ）に
大電流 が出力端子５からＮ−MOS17,電位入力端子４を通ってオ
ペアンプ24へ流れることになる。
この時、電源入力端子４から、Ｎ−MOSトランジスタ1
7のソースまでをアルミで配線した場合、アルミ配線抵
抗が10Ω程度であるとすると、1Aの電流が流れた時、電
圧降下として10Vが発生する。するとＮ−MOSトランジス
タ17,16のバックゲート電位も10V上昇し、Ｎ−MOS16の
ソース電位よりも5V高くなってしまい、ラッチアップし
てしまう。このラッチアップはＣ−MOSのプロセス構造
によるものであり、以下にこの説明をする。
第14図にＰ−WELL構造のＣ−MOS断面図を示す。第14
図において、第13図の各部と対応する部分には同一の符
号を付している。第14図から明らかなように、この出力
回路にはPNPトランジスタ25,NPNトランジスタ26,27およ
び抵抗器28,29,30,31により、第15図の回路図に示すよ
うなサイリスタT1が構成される。したがって、例えば端
子４の電位が端子３の電位よりも5V高くなる電位逆転が
生じると、この逆転電圧はNPNトランジスタ26のベース
・エミッタ電圧VBE（0.7V）よりも大きいために上記ト
ランジスタ26がオンする。これにより、ベース電流をβ
26倍（β26はNPNトランジスタ26の電流増幅率）したコ
レクタ電流がコレクタからエミッタへ流れる。このコレ
クタ電流は端子１から抵抗器28,29を通って流れるの
で、上記の電位逆転が生じると上記抵抗器28の両端に電
位差が発生し、これがPNPトランジスタ25のベース・エ
ミッタに印加される。したがって、抵抗器28の両端の電
位差がPNPトランジスタ25のベース・エミッタ電圧VBE以
上になると、上記PNPトランジスタ25がオンとなり、ベ
ース電流のβ25倍（β25はPNPトランジスタ25の電流増
幅率）のコレクタ電流がエッタからコレクタに流れ出
す。
上記コレクタ電流は抵抗器30,31を通して入力端子４
へ流れるので、抵抗器31の両端に電位差が発生する。上
記抵抗器31の電位差はNPNトランジスタ27のベース・エ
ミッタ間に印加されるので、これがNPNトランジスタ27
のベース・エミッタ電圧VBE（0.7V）以上になるとNPNト
ランジスタ27はオンする。これにより、ベース電流のβ
27倍（β27はNPNトランジスタ27の電流増幅率）のコレ
クタ電流がNPNトランジスタ27のコレクタからエミッタ
へ流れる。このように動作するので、例えば１μｓ後に
入力端子４の電位が元に戻ってNPNトランジスタ26がオ
フしても、NPNトランジスタ27およびPNPトランジスタ25
のオン状態が保持される。このため、サイリスタT1がオ
ンし続けることとなり、いわゆるラッチアップする。
なお、ここではＰ−WELL構造において、Ｎ−MOSがト
リガーとなって、ラッチアップすることを述べたが、同
様にＰ−MOS14がONした時第１の入力端子１からＰ−MOS
14,出力端子５を通して流れる電流が多くなり、入力端
子１からＰ−MOS14のソースでの電圧降下が大きく（5.7
V以上）なったときにも前記と同様にラッチアップす
る。
また、このようなラッチアップはＮ−WELL構造のＣ−
MOSに関しても、同様に発生する。
本発明は上述の問題点にかんがみ、負荷駆動時にダイ
ナミックラッチアップが発生しないようにすることを目
的とする。
〈課題を解決するための手段〉 本発明では、第１の電位が与えられる第１の入力端子
と、第１の電位とは異なる第２の電位が与えられる第２
の入力端子と、第１の入力端子に接続された第１の配線
と、第２の入力端子に接続された第２の配線と、第１の
配線と出力端子とに接続された第１のトランジスタと、
第２の配線と出力端子とに接続された第２のトランジス
タとを有し、選択信号に応答して第１及び第２のトラン
ジスタの導通状態が制御される多値レベル出力回路にお
いて、第１のトランジスタのバックゲートと、第１の配
線の第１の入力端子近傍箇所又は第１の入力端子とに接
続された第３の配線を有する構成となっている。
〈作用〉 上記構成の多値レベル出力回路において、MOSトラン
ジスタのバックゲートに所定の電位を供給するための第
３の配線が、ソース電極に所定の電位を供給するための
第１の配線とは別に設けられていることにより、第１の
配線に電圧降下が発生してもMOSトランジスタのバック
ゲートの電位が変動しなくなる。
また、第１の配線の途中に抵抗器が設けられているこ
とで、この抵抗器が電流制限をなし、第１の配線での電
圧降下を小さくする。
さらに、異なる電位が与えられる第1,第２の入力端子
間に接続されたダイオードは、第1,第２の入力端子間に
おける電位逆転をその順方向電圧以内に抑制する。
〈実施例〉 第１図は本発明の多値レベル出力回路の一実施例を示
す回路図であり、第13図と同一のものについては同一の
符号を付して説明を省略する。
本実施例に係る多値レベル出力回路では、第13図に示
す従来技術の構成に加え、第3,第４のMOSトランジスタ1
6,17の各バックゲートと、ソース接続ラインl4の第４の
入力端子４の近傍箇所（又は、第４の入力端子４）との
間にバックゲート接続ライン（第３の配線）l6が接続さ
れるとともに、ソース接続ラインl4のバックゲート接続
ラインl6との接続箇所とMOSトランジスタ17のソース電
極との間には抵抗器22が設けられ、さらに第3,第４の入
力端子3,4間にダイオード45が、そのカソードが入力端
子３に、アノードが入力端子４にそれぞれ接続されて設
けられた構成となっている。
先ず、第１図に従って本発明を低電位側に適用した場
合について第３図の動作波形図を参照して説明する。第
３図のＡ〜Ｄに示すように、時点t0において第２〜第４
の制御信号入力端子19〜21に与える選択信号19a〜21aを
低レベルにするとともに、第１の制御信号入力端子18に
与える選択信号18aを高レベルにする。これにより、第
２のMOSトランジスタ15がオンとなるとともに、第１のM
OSトランジスタ14,第３のMOSトランジスタ16および第４
のMOSランジスタ17はオフとなり、第２の入力端子２に
与えられている第２の電位V2が選択され、第３図Ｅに示
すように選択回路42の出力電圧V0として出力端子５から
出力される。
次に、時点t1において第１および第２の選択信号18a,
19aのレベルを反転させ、第1,第３および第４の制御信
号入力端子18,20,21に低レベルを印加するとともに第２
の制御信号入力端子19に高レベルを印加すると、第１の
MOSトランジスタ14がオンとなり、他のMOSトランジスタ
15,16,17がオフとなる。これにより、第１の入力端子１
に入力されている第１の電位V1が選択されて出力端子５
から出力される。
次に、時点t2において第1,第２および第４の制御信号
入力端子18,19,21を高レベルにするとともに第３の制御
信号入力端子20を低レベルにすると、第４のMOSトラン
ジスタ17のみがオンなり第４の電位V4が選択されて出力
端子５から出力される。
次に、時点t3においては第１〜第３の制御信号入力端
子18,19,20に高レベルの信号が与えられ、第４の制御信
号入力端子21に低レベルの信号が与えられる。これによ
り、時点t3においては第３のMOSトランジスタ16のみが
オンとなり、第３の入力端子３に与えられている第３の
電位V3が選択されて出力５から出力される。
このようにして動作しているときに、MOSトランジス
タ14〜17のオンに対応して各ソース接続ラインl1〜l4に
電流が流れる。例えば、時点t2において第４のMOSトラ
ンジスタ17がオンすると、第１図に示すように第４のソ
ース接続ラインl4に電流I4が流れ、第３図Ｆに示すよう
に第４のソース接続ラインl4に電圧降下が発生する。本
実施例においては、第３および第４のMOSトランジスタ1
6,17のバックゲートに第４の入力端子４の電位を印加す
るためのバックゲート接続ラインl6を第４の入力端子４
の近傍において第４のソース接続ラインl4とは分岐して
独立的に設けている。したがって、MOSトランジスタ16,
17のバックゲートに電位を印加するラインl6には電流が
流れないために第４のソース接続ラインl4に電圧降下が
発生しても、第３図Ｇに示すようにMOSトランジスタ16,
17には電圧降下が発生しない。
一方、第４のソース接続ラインl4には抵抗器22が介設
されているので、第４のMOSトランジスタ17から第４の
入力端子４までの間における抵抗値はラインl4の抵抗と
抵抗器22の抵抗とを加算したものとなり、電流I4が流れ
ると合成抵抗および電流の大きさに対応する電圧降下が
発生する。例えば、抵抗器22の抵抗が50（Ω）、第４の
ソース接続ラインl4の抵抗が10（Ω）であるときの電圧
降下が18（Ｖ）である場合、第４のソース接続ラインl4
に流れる電流I4の大きさは0.3（Ａ）となり、従来の約1
/3に減少する。
このように、18（Ｖ）の電圧降下が発生することによ
り、第４のMOSトランジスタ17のソース電位が18（Ｖ）
上昇した場合は、第３の入力端子３に入力されている第
３の電位V3よりも高くなってしまう。しかし、本実施例
においては第３および第４のトランジスタ16,17のバッ
クゲート電位は第２のバックゲート接続ラインl6を介し
て供給されているので、これらのバックゲート電位は第
４の入力端子４に入力されている第４の電位V4に保持さ
れる。したがって、第４のソース接続ラインに電圧降下
が発生してもラッチアップしない。
なお、第４の入力端子４と、この入力端子４に第４の
電位V4を与えるオペアンプ（図示せず）間の配線抵抗お
よびオペアンプ自身の出力インピーダンスがあるので、
電流I4が流れるとこれらの抵抗および電流による電圧降
下も発生する。しかし、実施例の場合は流れる電流I4の
大きさが従来の同様な回路の約1/3に減っているので、
出力回路の外部状態が従来と同じ場合、すなわち、同じ
条件で比較した場合にはラッチアップの危険性が約1/3
に低下する。
更に、実施例においては第１図に示したように、高い
電位が与えられる第３の入力端子３にカソードを接続す
るとともに、低い電位が与えられる第４の入力端子４に
アノードを接続して、第３および第４の入力端子間にダ
イオード45を配設している。したがって、第４の入力端
子４の電位が第３の入力端子３の電位より高くなっても
これらの端子間の電位差がダイオード45の順方向電圧以
下にクランプされるので、例えば、シリコンダイオード
で0.7（Ｖ）、ゲルマニウムダイオードで0.3（Ｖ）、シ
ョットキーダイオードで0.2（Ｖ）以上は電位逆転が大
きくはならず、したがってラッチアップしなくなる。
第４図は本発明をＰ−WELL構造のＣ−MOSに適用した
例を示す模式的な断面図、第５図は第４図におけるサイ
リスタの構造を示す回路図である。第４図から明らかな
ように、PNPトランジスタ25,NPNトランジスタ26,27,抵
抗28,29,30,31,22によりサイリスタT2が構成されてい
る。なお、第４図および第５図において第１図と実質的
に同一な部分については同一の符号を付している。
サイリスタT2がこのように構成されることにより、第
４の入力端子４の電位V4が第３の入力端子３の電位V3よ
りも0.7V以上大きくなるとNPNトランジスタ26がオンす
る。これにより、NPNトランジスタ26のコレクタには、
第１の入力端子１より抵抗器28,29を通してベースに流
れる電流のβ26倍（β26はNPNトランジスタ26の電流増
幅率）の電流がコレクタ電流が流れる。このコレクタ電
流が流れることにより抵抗器28の両端に電位差が生じ、
この電位差がPNPトランジスタ25のベース・エミッタに
加わる。したがって、抵抗器28の両端に0.7V以上の電位
差が生じるとPNPトランジスタ25がオンとなり、そのベ
ース電流のβ25倍（β25はPNPトランジスタ25の電流増
幅率）の電流がコレクタに流れる。
このコレクタ電流は抵抗器30,31を通って第４の入力
端子４へ流れるので、PNPトランジスタ25がオンすると
抵抗器31の両端に電位差が生じる。抵抗器31の両端に発
生した電圧はNPNトランジスタ27のベース・エミッタに
加えられるので、その大きさが0.7V以上になるとNPNト
ランジスタ27はオンとなり、ベース電流のβ27倍（β27
はNPNトランジスタ27の電流増幅率）の電流がコレクタ
からエミッタへ流れる。しかし、この場合、NPNトラン
ジスタ27のエミッタに上記した電流制限用の抵抗器22が
接続され、ベース電流とコレクタ電流の合計がエミッタ
電流として抵抗器22を流れるために、抵抗器22の両端に
電圧降下が発生するので、ベース電流はそれほど大きく
流れない。これは、NPNトランジスタ27のエミッタと第
４の入力端子４との間の抵抗値が、従来はラインl4の抵
抗値である10Ωだけであったのに対し、本実施例ではラ
インl4の抵抗と抵抗器22の抵抗とを合計した抵抗値60Ω
になっている。すなわち、エミッタに接続される抵抗の
大きさが６倍になっているので、エミッタ電流は従来の
1/6しか流れないことになる。つまり、NPNトランジスタ
27がエミッタフォロワのように動作することにより、NP
Nトランジスタ27の入力インピーダンスが高い。したが
って、PNPトランジスタ25のコレクタ電流が増えて抵抗
器31の両端に発生する電圧が大きくなってもラッチアッ
プしなくなる。
また、NPNトランジスタ27のエミッタの電位が上昇す
ることによりコレクタ電流にリミッタがかかるので、抵
抗器28の両端に大きな電圧降下が発生するのが抑制され
る。これにより、ほとんどの場合抵抗器28の両端に発生
する電圧降下はPNPトランジスタ25のベース・エミッタ
電圧以下に抑制され、ラッチアップは発生しなくなる。
そして、例えば３μｓ後に第４の入力端子４の電位が元
の第４の電位V4に戻りNPNトランジスタ26がオフになる
とPNPトランジスタ25もオフになるので、ラッチアップ
は回避される。
更に、本実施例においては第３の入力端子３と第４の
入力端子４との間にダイオード45が設けられている。し
たがって、この間における電位逆転はダイオード45の順
方向電圧以下に抑えられるので、電位逆転によるラッチ
アップはなくなる。
なお、上記実施例ではＰ−WELL構造において最低電位
側に本発明を適用した例を示したが、Ｎ−WELL構造にお
いて最低電位側に適用した場合も同様であり、説明を省
略する。
次に、本発明を最高電位側に適用した第２図の例につ
いて説明する。
この例の場合には、第１の入力端子１と第１のMOSト
ランジスタ14のソースとを接続する第１のソース接続ラ
インl1に電流制限用の抵抗器23が介設される。また、第
１および第２のMOSトランジスタ14,15に第１の入力端子
１の電位を与えるためバックゲート接続ラインl5が設け
られるとともに、第１および第２の入力端子1,2がダイ
オード46を介して短絡される。
このように構成された第２図の実施例の回路の動作を
第６図の動作波形図に従って説明する。
先ず、第６図Ａ〜Ｄに示すように時点t0において第１
〜第３の制御信号入力端子18,19,20に与える選択信号18
a,19a,20aの信号レベルを高レベルにするとともに、第
４の制御信号入力端子21に与える選択信号21aの信号レ
ベルを低レベルにする。これにより、第３のMOSトラン
ジスタ16がオンするとともに他のMOSトランジスタ14,1
5,17がオフし、第６図Ｅに示すように第３の入力端子３
に与えられている第３の電位V3が選択され、出力電圧V0
として出力端子５から出力される。
次に時点t1において第３および第４の選択信号20a,21
aの信号レベルを反転させると第４のMOSトランジスタ17
のみが動作するようになり、第４の入力端子４に与えら
れている第４の電位V4が選択されて出力端子５から出力
される。
また、時点t2において第１および第４の選択信号18a,
21aを反転させると第１の入力端子１に与えられている
第１の電位V1が選択され、次に、時点t3において第１お
よび第２の選択信号18a,19aを反転させると第２の入力
端子２に与えられている第２の電位V2が選択され、出力
端子５から順次出力される。
このようにして動作しているので、第１のMOSトラン
ジスタ14がオンするごとに第１のソース接続ラインl1に
電流が流れる。本実施例では第１および第２のMOSトラ
ンジスタ14,15のバックゲートに第１の入力端子１の電
位を与えるためのラインl5をソース接続ラインl1とは別
に設けているので、第６図Ｆに示すように第１のMOSト
ランジスタ14がオンして電流が流れて電圧降下が発生し
ても、第６図Ｇに示すように第１および第２のMOSトラ
ンジスタのバックゲートには電圧降下が発生しない。
一方、第１のソース接続ラインl1には電流制限用の抵
抗器23が介設されているので、第１のMOSトランジスタ
と第１の入力端子１間の抵抗はラインl1自体の抵抗値と
抵抗器23の抵抗値とを合計したものとなり、電流が流れ
ると大きな電圧降下が発生する。例えば18Vの電圧降下
が発生した場合における配線抵抗の大きさが10Ω、抵抗
器23の抵抗値が50Ωならばラインl1に流れる電流は0.3A
となる。この場合、第１のMOSトランジスタ14に印加さ
れる電位は18V低下して第２の入力端子２に与えられて
いる第２の電位V2よりも低くなってしまうが、第１およ
び第２のMOSトランジスタ14,15のバックゲートが第１の
電位V1に保持されているのでラッチアップしない。
また、第１の入力端子１と直流電圧源（図示せず）と
の間において電圧降下が発生するが、これらの間を接続
する配線に流れる電流の大きさが従来の1/3に減ってい
るので、出力回路の外部の条件が従来と同じ場合におけ
るラッチアップの危険性を従来の約1/3に減らすことが
できる。
更に、この場合は第１および第２の入力端子1,2間に
ダイオード46が接続されているので、これらの入力端子
間に電位の逆転が起きても逆転電圧はダイオード46の順
方向電圧にクランプされるのでラッチアップが防止され
る。
ところで、飽和電流は約1/3に減少するものの非飽和
電流は従来と同様であるので、例えばLCDの様な容量性
の負荷を駆動する場合には、充放電に要する時間が約2.
5倍になる。しかし、従来から充放電時間は非常に短
く、例えば約１μｓ程度である。したがって、充放電時
間が2.5倍となることによりこれが約2.5μｓになったと
しても、デューティが1/200〜1/400程度のLCDにおける
充放電時間は72μｓ〜36μｓくらいあるので、波形のな
まりは約3.5〜７％程度と僅かであり、特に問題はな
い。
第７図は、第２図の回路図の出力部をＰ−WELL構造の
Ｃ−MOS断面で表わした図、第８図は、第７図における
サイリスタの回路図である。
第７図および第８図に示すように、PNPトランジスタ3
2,25,NPNトランジスタ27,抵抗器28,29,30,31,23によっ
てサイリスタT3が形成される。このサイリスタT3におい
ては、入力端子１に与えられる電位が入力端子２に与え
られる電位よりも0.7V以上低くなるとPNPトランジスタ3
2がオンする。これにより、PNPトランジスタ32のコレク
タにはベース電流のβ32倍（β32はPNPトランジスタ32
の電流増幅率）のコレクタ電流が流れる。このコレクタ
電流は抵抗器30,31を通って第４の入力端子４へ流れる
ので、この場合抵抗器31の両端に電圧降下が発生する。
抵抗器31の両端の電圧がNPNトランジスタ27のベース・
エミッタに加えられるので、電圧降下の大きさが0.7V以
上になるとNPNトランジスタ27はオンする。これによ
り、NPNトランジスタ27のコレクタには、そのベース電
流のβ27倍（β27はNPNトランジスタ27の電流増幅率）
のコレクタ電流が流れる。このコレクタ電流は第１の入
力端子１から抵抗器28,29を通ってNPNトランジスタ27の
コレクタに流れるので、このときに抵抗器28の両端に電
圧降下が発生する。この電圧降下が0.7V以上になると、
抵抗器28の両端の電圧がそのベース・エミッタに与えら
れるPNPトランジスタ25がオンとなり、ベース電流のβ
25倍（β25はPNPトランジスタ25の電流増幅率）の電流
がエミッタからコレクタへ流れる。
PNPトランジスタ25のエミッタには上述した電流制御
用の抵抗器23が介設されているので、この抵抗器23にベ
ース電流とコレクタ電流とを合計した電流が流れるとそ
の両端に大きな電圧降下が発生する。このため、PNPト
ランジスタ25においては大きなベース電流が流れない。
すなわち、PNPトランジスタ25のエミッタに接続される
抵抗値が従来の６倍になっているので、ベース電圧が従
来と同じならばベース電流は約1/6に減少する。つま
り、電流制限用の抵抗器23が接続されることによりPNP
トランジスタ25がエミッタフォロアのように動作する。
したがって、PNPトランジスタ25はベース電流が増加し
ないのでコレクタ電流も増加せずラッチアップしなくな
る。
また、PNPトランジスタ25のコレクタ電流が増加しな
いので、第１の入力端子１の電位が元の電位に戻ったと
きの抵抗器31の電圧降下は0.7V以下であり、ラッチアッ
プしなくなる。
更に入力端子１と２との間にダイオード46を接続して
いるので、これらの間における電位の逆転はダイオード
46の順方向電圧以上にはならない。したがって、電位逆
転によってPNPトランジスタ32がオンする不都合がな
く、電位逆転によるラッチアップが確実に防止される。
なお、上述したような動作はＮ−WELL構造において最
高電位側に本発明を適用した場合でも同様に行なわれ
る。
なお、上記ダイオード45,46をICに内蔵する場合に
は、最高または、最低電位入力端子と、複数の中間入力
電位入力端子の全てに、ダイオードを付ける場合と、こ
れらの内のただ１ヶ所のみに付ける場合とがある。しか
し、このダイオードを外付けする場合には、IC1つに、
１つ以上のダイオードを付ける必要は無い。以下この説
明をする。
第13図の従来回路を、出力端子数が多数（たとえば80）
あるLCD駆動用ICに使用し、このICを８個使用してLCDパ
ネルを駆動した場合には以下の問題が発生する。
すなわち、容量負荷のLCD（たとえば１出力当たり600
PFとすると、80出力で48NF）を駆動する場合、充電した
LCDを放電すると、瞬間的（たとえば１μＳ）に大電流 がICの第４の入力端子４から、オペアンプ24の出力側へ
流れる。したがって、合計８個のICを使用すると、オペ
アンプ24には8Aの電流が流れることになる。
ところで、一般にオペアンプには発振防止用及び出力
ショート時の保護として低抵抗（たとえば１Ω）が出力
に入っており、又出力の電流容量は、10〜100mA程度し
か無い。したがってこのオペアンプの出力に、パワーブ
ースターを付けた場合でも、流れる電流は１〜2A程度で
ある。
よって、8Aの電流が流れると最低でも8V程度の電圧降
下が発生するので、第３のMOSトランジスタ16はソース
電位よりもバック電位が高くなってしまい、ラッチアッ
プしてしまう。
第９図は、第４の電位を作っているオペアンプ24と、
８個の80出力駆動IC55〜62及び、その間の配線インピー
ダンス47〜54を含めた結線図である。
第９図において、インピーダンス47〜54は、基板の配
線抵抗やライン結線抵抗であり、これらの基板やライン
を構成するための部材として一般に銅を使用するため、
抵抗成分としては、数10mΩ〜数100mΩである。したが
って、配線インピーダンス47の結線が1m程度あっても、
その抵抗値は数100mΩ程度である。また、配線インピー
ダンス48〜54の結線が10cm程度であるとすると、抵抗値
は数10mΩ程度であり、電圧降下としては1V程度であ
る。すなわち、例えば配線インピーダンス47が100mΩ，
配線インピーダンス48〜54が10mΩとすると、全抵抗は1
70mΩとなる。したがって、電圧降下は1.08V,配線イン
ピーダンス47が30mΩとしても、全抵抗は100mΩで、電
圧降下は0.52Vとなる。しかし、インダクタンス成分
は、配線インピーダンス47の結線が1m程度で数μH,配線
インピーダンス48〜54が10cm程度で数100NHである。一
方、１μＳ間に電流の増減があるとすると、これは周波
数成分としては少なくとも2MHzである。したがって、配
線インピーダンス47は、２πfL＝２×3.14×2M×１μＨ
＝12.56（Ω）となる。また、各配線インピーダンス48
〜54も同様に、1.256（Ω）となる。よって、これらの
インピーダンスによる電圧降下は135.648Vとなる。この
場合、配線インピーダンス47が30cm程度で3.718（Ω）
であっても65.312Vとなるものの、実際には最高電位と
最低電位との電位差が20（Ｖ）しかないので、ここまで
電位降下は発生しないが、最高電位付近まで上昇してラ
ッチアップすることは明白である。
したがって、この条件でダイオード45,46を外付けす
るときには、IC1つについて必ず１つ付ける必要があ
る。
しかし、LCDの容量値が1/4になり、また、電源の配線
を強化することにより、配線のインピーダンスを1/4に
低下させると以下の様になる。
すなわち、インピーダンス47を流れる電流は2Aとな
り、第１の接続点63の電位は6.28V上昇する（ただし、
インピーダンス47＝3.142（Ω）で長さ1mのとき）。ま
た、インピーダンス47＝0.942（Ω）で長さ30cmのとき
には、3.768Vとなる。よってIC55の第４の電位V4と第３
の電位V3の電位入力端子間にダイオードが必要となる。
このダイオードに、ショットキーダイオードを使用する
と電位逆転を0.2Vでクランプすることができる。
インピーダンス48を流れる電流が1.75Aの場合、第２
の接続点64の電位が0.5495V上昇する（インピーダンス4
8＝0.314（Ω）で長さ10cmのとき）。しかし、第１の接
続点63の電位がすでに、0.2V上昇しているので、電圧降
下の合計は0.7495Vである。したがって、IC56の第４の
電位V4と第３の電位V3とが入力される端子間にダイオー
ドが必要となる。このダイオードに、ショットキーダイ
オードを使用すると、0.2Vでクランプすることができ
る。インピーダンス49を流れる電流は1.5Aであり、第３
の接続点65の電位は0.471V上昇する。しかし第２の接続
点64の電位は、すでに0.2V上昇しているので合計0.671V
となる。この電圧は、トランジスタのベース・エミッタ
電圧（0.7V）以下なのでラッチアップしない。したがっ
てIC57の入力端子4,3間にダイオードは不要である。
インピーダンス50を流れる電流は1.25Aであり、第４
の接続点66の電位は0.3925V上昇する。この場合、第３
の接続点65の電位は0.671V上昇しているので、第４の接
続点66の電位は合計1.0635Vとなる。したがってこの場
合はIC58の入力端子4,3間にダイオードが必要となる。
このダイオードにショットキーダイオードを使用する
と、0.2Vでクランプすることができる。
インピーダンス51を流れる電流は1Aであり、第５の接
続点67の電位は、0.314Vと0.2Vとを合計した値0.514V上
昇する。この電位は0.7V以下であり、ラッチアップを起
さない為IC59の入力端子4,3間にダイオードは不要であ
る。
インピーダンス52を流れる電流は0.75Aであり、第６
の接続点68の電位は0.2355＋0.314＋0.2＝0.7495V上昇
する。よってIC60の入力端子4,3間にダイオードが必要
になる。このダイオードにショットキーダイオードを使
用すると、0.2Vでクランプすることができる。
インピーダンス53を流れる電流は0.5Aであり、第７の
接続点69の電位は0.157＋0.2＝0.357V上昇する。この電
位は0.7V以下であり、ラッチアップを起さない為IC61の
入力端子4,3間にダイオードは不要である。
インピーダンス54を流れる電流は0.25Aであり、第８
の接続点70の電位は0.0785＋0.357V上昇する。この電位
は0.7V以下なのでラッチアップを起さない為、IC62の入
力端子4,3間にダイオードは不要である。
以上、この条件のもとではIC55,56,58,60の各入力端
子4,3間にダイオードを設ける必要がある。また、IC57,
59,61,62は入力端子4,3間にダイオードを設ける必要が
ない。
上記説明は端子4,3間で述べたが、同様に最高電位V1
と中間電位V2とが入力される端子間でも同様であり説明
を省略する。
なお、前記説明で電流や配線インピーダンスがさらに
低下した場合には、ダイオードを付ける必要があるICは
さらに減少し、最少は１つ付ければよくなるまで減少す
る。
なお、上述の実施例では４レベルを出力する場合につ
いて説明したが、本発明は、本文中の説明から明らかな
ように、３レベル以上の多値レベルを出力する全ての回
路に適用することができる。
なお、第10図および第11図の回路図に示すように、低
電位側または高電位側の何れか一方の側にのみバックゲ
ート接続ラインを設けるようにしてもよく、第12図の回
路図に示すように、低電位側および高電位側の両方にバ
ックゲート接続ラインを設けるようにしてもよい。な
お、第10〜第12図には２個しか示されていないが、実施
例の多値レベル出力回路には、各入力端子1,2,3,4に与
えられる電位を選択する選択回路42,43が例えば80個設
けられている。選択回路43は選択回路42と同一に構成さ
れ、選択回路42における電位選択用の第１〜第４のMOS
トランジスタ14〜17に対応して第１〜第４のMOSトラン
ジスタ34〜37が設けられているとともに、出力端子５に
対応して出力端子33が設けられている。また、第１〜第
４の信号入力端子18〜21に対応して第１〜第４の信号入
力端子38〜41が設けられていて、これらの選択回路42,4
3は各信号入力端子18〜21および38〜41に与えられる制
御信号に応じた動作を行ない、全ての選択回路42,43が
同じ動作を行なったときに最大電流が流れる。また、電
流制限用の抵抗器22,23やダイオード45,46等は必ずしも
全ての設ける必要はなく、必要に応じて設ければよい。
なお、上記抵抗器22や23等を設ける場合には、上述の実
施例で示したように、各選択回路42,43…に共通なソー
ス接続ライン中に１つ設けてもよく、また各種選択回路
42,43…に個別に設けてもよい。このように個別に抵抗
器を設ける場合、金属と比較して比較的抵抗値の大きい
ポリシリコン等を使用してジャンパー配線を行なうこと
により、ジャンパー配線と抵抗器の形成を同時に行なう
ことができる。
また、本発明はMOSトランジスタによるスイッチのみ
ならず、例えばＰ−MOSとＮ−MOSの両方を用いたアナロ
グスイッチによる選択回路に適用することができる。
〈発明の効果〉 請求項１の発明は、MOSトランジスタのバックゲート
に所定の電位を供給するためのバックゲート接続ライン
をソースに所定の電位を供給するためのソース接続ライ
ンとは別に設けたので、大電流が流れることにより上記
ソース接続ラインに電圧降下が発生しても上記バックゲ
ートの電位が変動しないようにすることができ、電位逆
転によるラッチアップが生じないようにすることができ
る。
請求項３の発明は、MOSトランジスタのソースに所定
の電位を供給するためのソース接続ラインに抵抗器を介
設したので、上記ソース接続ラインに流れる電流を減少
させることができ、ラッチアップのトリガーとなる電位
の逆転を生じにくくしてラッチアップの危険性を低下さ
せることができる。
請求項５又は請求項７の発明は、それぞれに所定の電
位が入力される２つの入力端子間に、低い電位が入力さ
れる入力端子にアノードを接続するとともに、高い電位
が入力される入力端子にカソードを接続してダイオード
を設けたので、上記２つの入力端子間における電位逆転
を上記ダイオードの順方向電圧以内に抑えることがで
き、電位逆転によるラッチアップを防止することができ
る。
【図面の簡単な説明】
第１図は、本発明を低電位側に適用した例を示す回路
図、 第２図は、本発明を高電位側に適用した例を示す回路
図、 第３図は、第１図の回路図の各部の動作を説明するため
の動作波形図、 第４図は、第１図の回路図の出力部をＰ−WELL構造のＣ
−MOS断面で表わした図、 第５図は、第４図におけるサイリスタ構造を示す回路
図、 第６図は、第２図の回路図の各部の動作を説明するため
の動作波形図、 第７図は、第２図の回路図の出力部をＰ−WELL構造のＣ
−MOS断面で表わした図、 第８図は、第７図におけるサイリスタ構造を示す回路
図、 第９図は、外部配線状態の概略を示す配線図、 第10図は、第１図と異なる実施例を示す多値レベル出力
回路の回路図、 第11図は、第１図および第10図と異なる実施例を示す多
値レベル出力回路の回路図、 第12図は、第１図，第10図および第11図と異なる実施例
を示す多値レベル出力回路の回路図、 第13図は、従来の多値レベル出力回路の一例を示す回路
図、 第14図は、第13図の回路図の出力部をＰ−WELL構造のＣ
−MOS断面で表わした図、 第15図は、第14図におけるサイリスタ構造を示す回路図
である。 １…第１の入力端子,2…第２の入力端子,3…第３の入力
端子,4…第４の入力端子,5…出力端子,14…第１のMOSト
ランジスタ,15…第２のMOSトランジスタ,16…第３のMOS
トランジスタ,17…第４のMOSトランジスタ,18…第１の
制御信号入力端子,19…第２の制御信号入力端子,20…第
３の制御信号入力端子,21…第４の制御信号入力端子,2
2,23…電流制限用抵抗器,42,43…選択回路，l1〜l4…第
１〜第４のソース接続ライン，l5，l6…第1,第２のバッ
クゲート接続ライン，V1…第１の電位，V2…第２の電
位，V3…第３の電位，V4…第４の電位，V0…出力電位。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電位が与えられる第１の入力端子
    と、前記第１の電位とは異なる第２の電位が与えられる
    第２の入力端子と、前記第１の入力端子に接続された第
    １の配線と、前記第２の入力端子に接続された第２の配
    線と、前記第１の配線と出力端子とに接続された第１の
    トランジスタと、前記第２の配線と前記出力端子とに接
    続された第２のトランジスタとを有し、選択信号に応答
    して前記第１及び第２のトランジスタの導通状態が制御
    される多値レベル出力回路において、 前記第１のトランジスタのバックゲートと、前記第１の
    配線の前記第１の入力端子近傍箇所又は前記第１の入力
    端子とに接続された第３の配線を有する ことを特徴とする多値レベル出力回路。
  2. 【請求項２】前記第１及び第２の電位とは異なる第３の
    電位が与えられる第３の入力端子と、 前記第３の入力端子に接続された第４の配線と、 前記第４の配線と前記出力端子とに接続された第３のト
    ランジスタとを有し、 前記第１及び第２のトランジスタは第１導電型のトラン
    ジスタであり、前記第３のトランジスタは第２導電型の
    トランジスタである ことを特徴とする請求項１記載の多値レベル出力回路。
  3. 【請求項３】前記第１の配線と前記第３の配線との接続
    箇所又は該第３の配線と前記第１の入力端子との接続箇
    所と、前記第１のトランジスタとの間の前記第１の配線
    に抵抗器を設けた ことを特徴とする請求項１又は２記載の多値レベル出力
    回路。
  4. 【請求項４】前記第１導電型のトランジスタはＮ型MOS
    トランジスタであって、前記第２導電型のトランジスタ
    はＰ型MOSトランジスタであって、前記第１の電位は、
    前記第１の入力端子以外の入力端子に与えられた電位の
    内、最も電位が低い ことを特徴とする請求項２又は３記載の多値レベル出力
    回路。
  5. 【請求項５】前記第１の入力端子にアノードが接続さ
    れ、前記第２の入力端子にカソードが接続されたダイオ
    ードを有する ことを特徴とする請求項１乃至４いずれか記載の多値レ
    ベル出力回路。
  6. 【請求項６】前記第１導電型のトランジスタはＰ型MOS
    トランジスタであって、前記第２導電型のトランジスタ
    はＮ型MOSトランジスタであって、前記第１の電位は、
    前記第１の入力端子以外の入力端子に与えられた電位の
    内、最も電位が高い ことを特徴とする請求項２又は３記載の多値レベル出力
    回路。
  7. 【請求項７】前記第１の入力端子にカソードが接続さ
    れ、前記第２の入力端子にアノードが接続されたダイオ
    ードを有する ことを特徴とする請求項１乃至３いずれか又は６記載の
    多値レベル出力回路。
  8. 【請求項８】前記第２のトランジスタのバックゲートと
    前記第３の配線とが接続されている ことを特徴とする請求項１乃至７いずれか記載の多値レ
    ベル出力回路。
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