KR100753123B1 - 출력 드라이빙 장치 - Google Patents

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Abstract

본 발명은 슬루 레이트를 향상시켜 데이터의 유효 데이터 구간의 마진을 확보하기 위한 데이터 출력 드라이버를 제공하기 위한 것으로, 이를 위한 본 발명으로 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버; 풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 및 프리-풀업 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀업 구동하기 위한 제1 NMOS트랜지스터를 구비하는 반도체메모리소자를 제공한다.
출력 드라이버, 프리 앰파시스(pre-emphasis), 슬루 레이트(slew rate), 면적, 고속 동작

Description

출력 드라이빙 장치{OUTPUT DRIVING DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 출력 드라이버.
도 2는 도 1의 동작 파형도.
도 3은 본 발명에 따른 반도체메모리소자의 출력 드라이버.
도 4는 도 3의 풀업-레벨 변환부의 내부 회로도.
도 5는 도 3의 풀다운-레벨 변환부의 내부 회로도.
도 6은 도 3의 동작 파형도.
도 7은 일반적인 MOS트랜지스터의 특성곡선.
* 도면의 주요 부분에 대한 부호의 설명
100 : 풀업-레벨 변환부
200 : 풀다운-레벨 변환부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 슬루 레이트를 향상시켜 유효 데이터 구간의 마진을 확보할 수 있는 출력 드라이빙 장치에 관한 것이다.
일반적으로, 출력 드라이빙장치로서 푸쉬-풀(push-pull) 타입의 드라이버가 널리 사용되고 있다. 푸쉬-풀 타입의 출력 드라이버와 관련하여 슬루 레이트의 제어가 중요한 이슈로 부각되고 있다.
슬루 레이트(slew rate)는 출력 신호의 전압 레벨이 얼마나 빨리 변하는지를 나타내는 지표로서, 단위 시간 당 전압 레벨의 변화량을 나타낸 기울기로 정의할 수 있다. 한편, 슬루 레이트에는 업 슬루 레이트와 다운 슬루 레이트로 구분되는데, 업 슬루 레이트는 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 천이될 때의 기울기를 말하며, 다운 슬루 레이트는 출력 신호의 전압 레벨이 하이 레벨에서 로우 레벨로 천이될 때의 기울기를 말한다. 어떤 경우이든지 슬루 레이트가 클수록 천이하는 출력 신호의 기울기가 급하게 나타나며, 이는 짧은 시간 내에 전압 레벨이 변하게 됨을 의미한다
도 1은 종래기술에 따른 반도체메모리소자의 출력 드라이버이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 풀업-구동신호(PU_CTR)에 응답하여 출력노드를 풀업 구동하기 위한 풀업 드라이버(PM1)와, 풀다운-구동신호(PD_CTR)에 응답하여 출력노드를 풀다운 구동하기 위한 풀다운 드라이버(NM1)를 구비한다.
구체적으로 살펴보면, 풀업 드라이버(PM1)는 풀업-구동신호(PU_CTR)를 게이트 입력으로 가지며 구동전압(VDDQ)과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터로 구현되며, 풀다운 드라이버(NM1)는 풀다운-구동신호(PD_CTR)를 게이트 입력으로 가지며 출력노드와 접지전압(VSSQ) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현된다.
도 2는 도 1의 동작 파형도로서, 이를 참조하여 보면 풀업 구동을 위한 풀업-구동신호(PU_CTR)는 풀다운-구동신호(PD_CTR) 보다 더 긴 활성화 시간을 갖는다.
이는 출력 드라이버 구현소자의 특성에 따른 것으로, 풀업 드라이버의 PMOS트랜지스터(PM1)는 풀다운 드라이버의 NMOS트랜지스터(NM1)에 비해 구동 능력 및 슬루 레이트가 작다. 따라서, 출력 데이터의 논리레벨 'H'및 'L'에 따른 유효 데이터 윈도우를 동일하게 확보하기 위해서 PMOS트랜지스터(PM1)의 싸이즈를 키우는 방법을 사용한다. 그러나, PMOS트랜지스터(PM1)의 싸이즈를 증가시키면 출력신호가 노이즈에 취약해질 뿐만 아니라, 출력노드의 커패시턴스가 커져서 양방향 데이터 입출력 시 입력 특성을 열화 시킬 수 있다.
더욱이 이러한 문제점은 고속동작 시 더욱 심화 되어 나타난다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 슬루 레이트를 향상시켜 데이터의 유효 데이터 구간의 마진을 확보하기 위한 데이터 출력 드라이버를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 출력 드라이빙장치는, 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버; 풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 및 프리-풀업 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀업 구동하기 위한 제1 NMOS트랜지스터를 구비한다.
본 발명의 타측면에 따른 출력 드라이빙장치는, 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버; 풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 프리-풀업 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀업 구동하기 위한 제1 NMOS트랜지스터; 및 프리-풀다운 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀다운 구동하기 위한 제1 PMOS트랜지스터를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체메모리소자의 출력 드라이빙 장치이다.
도 3을 참조하면, 본 발명에 따른 반도체메모리소자의 출력 드라이빙장치는 풀업-제어신호(PU_CTR)에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버(PM2)와, 풀다운-제어신호(PD_CTR)에 응답하여 출력노드를 풀다운 구동하기 위한 풀다운-드라이버(NM2)와, 프리-풀업-앰파시스신호(PU_PRE_EMP)의 활성화 전압 레벨 을 구동전압 보다 높여서 프리-풀업 제어신호(PU_PP)로 출력하기 위한 풀업-레벨 변환부(100)와, 프리-풀업 제어신호(PU_PP)를 인가받아 출력노드를 풀업 구동하기 위한 NMOS트랜지스터(NM3)를 구비한다.
그리고 출력 드라이빙장치는 프리-풀다운-앰파시스신호(PD_PRE_EMP)의 활성화 시 전압 레벨을 접지전압(VSSQ) 보다 낮추어서 프리-풀다운 제어신호(PD_BB)로 출력하기 위한 풀다운-레벨 변환부(200)와, 접지전압(VSSQ)보다 낮은 전압 레벨을 갖는 프리-풀다운 제어신호(PD_BB)를 인가받아 출력노드를 풀다운 구동하기 위한 PMOS트랜지스터(PM3)를 더 구비한다.
구체적으로 살펴보면, NMOS트랜지스터(NM3)는 프리-풀업 제어신호(PU_PP)를 게이트 입력으로 가지며 구동전압(VDDQ)과 출력노드 사이에 드레인-소스 경로를 갖는다. 또한, PMOS트랜지스터(PM3)는 프리-풀다운 제어신호(PD_BB)를 게이트 입력으로 가지며 출력노드와 접지전압(VSSQ) 사이에 드레인-소스 경로를 갖는다.
풀업-드라이버(PM2)는 풀업-제어신호(PU_CTR)를 게이트 입력으로 가지며 구동전압(VDDQ)과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)를 구비한다. 풀다운-드라이버(NM2)는 풀다운-제어신호(PD_CTR)를 게이트 입력으로 가지며 출력노드와 접지전압(VSSQ) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터로 구현된다.
도 4는 도 3의 풀업-레벨 변환부(100)의 내부 회로도이다.
도 4를 참조하면, 풀업-레벨 변환부(100)는 프리-풀업-앰파시스신호(PU_PRE_EMP)를 게이트 입력으로 가지며 노드 A와 접지전압(VSSQ)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 프리-풀업-앰파시스신호(PU_PRE_EMP)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 가지며 노드 B와 접지전압(VSSQ)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 노드 B에 걸린전압을 게이트 입력으로 가지며 구동전압(VDDQ) 보다 높은 전압 레벨을 갖는 고전압(VPP)의 공급단과 노드 A 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 노드 A에 걸린 전압을 게이트 입력으로 가지며 고전압(VPP)의 공급단과 노드 B 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM5)를 구비하여, 노드 B에 걸린 전압을 프리-풀업 제어신호(PU_PP)로 출력한다.
도 5는 도 3의 풀다운-레벨 변환부(200)의 내부 회로도이다.
도 5을 참조하면, 풀다운-레벨 변환부(200)는 프리-풀다운-앰파시스신호(PD_PRE_EMP)를 게이트 입력으로 가지며 구동전압(VDDQ)의 공급단과 노드 C 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM6)와, 프리-풀다운-앰파시스신호(PD_PRE_EMP)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 구동전압(VDDQ)의 공급단과 노드 D 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM7)와, 노드 C에 걸린 전압을 게이트 입력으로 가지며 노드 D와 접지전압(VSSQ)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM7)와, 노드 D에 걸린 전압을 게이트 입력으로 가지며 노드 D와 접지전압(VSSQ)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 구비하여, 노드 D에 걸린 전압을 프리-풀다운 제어신호(PD_BB)로 출력하는 것을 특징으로 한다.
도 6은 도 3 내지 도 5에 도시된 출력 드라이빙 장치의 동작 파형도로서, 이를 참조하여 동작을 살펴보도록 한다.
먼저, 풀업-제어신호(PU_CTR)가 논리레벨 'L'로 활성화되면 풀업-드라이버(PM2)가 액티브되어 출력노드를 풀업 구동한다.
이때, 프리-풀업-앰파시스신호(PU_PRE_EMP) 역시 논리레벨 'H'로 활성화되므로, 풀업-레벨 변환부(100)를 이를 구동전압(VDDQ) 보다 높은 레벨로 상승시켜 프리-풀업 제어신호(PU_PP)로 출력한다. 따라서, 풀업 드라이버(PM2)가 액티브될 때, NMOS트랜지스터(NM3) 역시 구동되어 출력노드를 함께 풀업 구동한다.
또한, 풀다운-제어신호(PD_CTR)가 논리레벨 'H'로 활성화되면, 풀다운-드라이버(NM2)가 액티브되어 출력노드를 풀다운 구동하게 된다.
풀다운-제어신호(PD_CTR)의 활성화 시 함께 프리-풀다운-앰파시스신호(PD_PRE_EMP)가 논리레벨 'L'로 활성화되므로, 풀다운-레벨 변환부(200)는 이를 접지전압(VSSQ)보다 낮은 활성화 레벨을 갖는 프리-풀다운 제어신호(PD_BB)로 출력한다. 따라서, 풀다운 드라이버(NM2)가 액티브될 때, PMOS트랜지스터(PM3) 역시 구동되어 출력노드를 함께 풀다운 구동한다.
참고적으로, 도시된 도면에서는 프리-풀업-앰파시스신호(PU_PRE_EMP)가 풀업-제어신호(PU_CTR)와 함께, 프리-풀다운-앰파시스신호(PD_PRE_EMP)가 풀다운-제어신호(PD_CTR)와 함께 활성화되는 경우를 도시하였으나, 프리-풀다운-앰파시스신호(PD_PRE_EMP) 및 프리-풀업-앰파시스신호(PU_PRE_EMP)는 제어신호(PU_CTR, PD_CTR)보다 먼저 활성화되거나, 또는 이후에 활성화시킬 수 있다.
도 7는 일반적인 MOS트랜지스터의 특성곡선이다.
도 7에 도시된 바와 같이, NMOS트랜지스터가 PMOS트랜지스터 보다 풀업 구동의 초기 동작 시 슬루레이트가 좋은 것을 알 수 있다. 또한, PMOS트랜지스터가 NMOS트랜지스터 보다 높은 전압레벨을 전달할 수 있는 것을 알 수 있다.
본 발명에 따른 출력 드라이빙 장치와 같이, 출력노드를 풀업 구동하기 위한 NMOS트랜지스터를 더 구비하므로서, 종래 풀업 드라이버의 구현소자인 PMOS트랜지스터에 의한 슬루 레이트의 저감현상을 보완해 줄 수 있다.
따라서, 본 발명에 따른 출력 드라이빙장치는 슬루 레이트를 향상시켜 데이터의 유효 데이터 구간의 마진을 충분히 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 풀업 구동하기 위한 NMOS트랜지스터를 더 구비하므로서, 데이터의 유효 데이터 구간의 마진을 확보한다.

Claims (15)

  1. 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버;
    풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버; 및
    프리-풀업 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀업 구동하기 위한 제1 NMOS트랜지스터
    를 구비하는 출력 드라이빙 장치.
  2. 제1항에 있어서,
    프리-풀업-앰파시스신호의 활성화 전압레벨을 구동전압보다 상승시켜 상기 프리-풀업 제어신호로 출력하기 위한 풀업-레벨 변환수단
    을 더 포함하는 출력 드라이빙 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 프리-풀업 제어신호는 상기 풀업 제어신호의 활성화 직전이나, 활성화 동안, 또는 활성화 직후에 소정시간 동안 활성화되는 신호인 것을 특징으로 하는 출력 드라이빙 장치.
  4. 제3항에 있어서,
    상기 제1 NMOS트랜지스터는,
    상기 프리-풀업 제어신호를 게이트 입력으로 가지며 상기 구동전압과 출력노드 사이에 드레인-소스 경로를 갖는 것을 특징으로 하는 출력 드라이빙 장치.
  5. 제4항에 있어서,
    상기 풀업-드라이버는,
    상기 풀업-제어신호를 게이트 입력으로 가지며 상기 구동전압과 상기 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이빙 장치.
  6. 제5항에 있어서,
    상기 풀다운-드라이버는,
    상기 풀다운-제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이빙 장치.
  7. 제6항에 있어서,
    상기 풀업-레벨 변환수단은,
    상기 프리-풀업-앰파시스신호를 게이트 입력으로 가지며 제1 노드와 상기 접지전압 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터와,
    상기 프리-풀업-앰파시스신호를 반전시키기 위한 인버터와,
    상기 인버터의 출력신호를 게이트 입력으로 가지며 제2 노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제4 NMOS트랜지스터와,
    상기 제2 노드에 걸린전압을 게이트 입력으로 가지며 상기 전원전압 보다 높은 고전압의 공급단 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와,
    상기 제1 노드에 걸린 전압을 게이트 입력으로 가지며 상기 고전압의 공급단과 상기 제2 노드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터를 구비하는 것
    을 특징으로 하는 출력 드라이빙 장치.
  8. 풀업-제어신호에 응답하여 출력노드를 풀업 구동하기 위한 풀업-드라이버;
    풀다운-제어신호에 응답하여 상기 출력노드를 풀다운 구동하기 위한 풀다운-드라이버;
    프리-풀업 제어신호를 인가받아 풀업 구간 초기에 상기 출력노드를 풀업 구동하기 위한 제1 NMOS트랜지스터; 및
    프리-풀다운 제어신호를 인가받아 풀다운 구단 초기에 상기 출력노드를 풀다운 구동하기 위한 제1 PMOS트랜지스터
    를 구비하는 출력 드라이빙 장치.
  9. 제8항에 있어서,
    프리-풀업-앰파시스신호의 활성화 전압레벨을 구동전압보다 상승시켜 상기 프리-풀업 제어신호로 출력하기 위한 풀업-레벨 변환수단과,
    프리-풀다운-앰파시스신호의 활성화 전압레벨을 접지전압보다 하강시켜 상기 프리-풀다운 제어신호로 출력하기 위한 풀다운-레벨 변환수단
    을 더 포함하는 출력 드라이빙 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 프리-풀업 제어신호는 상기 풀업 제어신호의 활성화 직전이나, 활성화 동안, 또는 활성화 직후에 소정시간 동안 활성화되는 신호이며,
    상기 프리-풀다운 제어신호는 상기 풀다운 제어신호의 활성화 직전이나, 활성화 동안, 또는 활성화 직후에 소정시간 동안 활성화되는 신호인 것
    을 특징으로 하는 출력 드라이빙 장치.
  11. 제10항에 있어서,
    상기 제1 NMOS트랜지스터는,
    상기 프리-풀업 제어신호를 게이트 입력으로 가지며 상기 구동전압과 출력노드 사이에 드레인-소스 경로를 갖는 것을 특징으로 하는 출력 드라이빙 장치.
  12. 제11항에 있어서,
    상기 제1 PMOS트랜지스터는,
    상기 프리-풀다운 제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전압 사이에 소스-드레인 경로를 갖는 것을 특징으로 하는 출력 드라이빙 장치.
  13. 제12항에 있어서,
    상기 풀업-드라이버는 상기 풀업-제어신호를 게이트 입력으로 가지며 상기 구동전압과 상기 출력노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 구비하며,
    상기 풀다운-드라이버는 상기 풀다운-제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전압 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이빙 장치.
  14. 제13항에 있어서,
    상기 풀업-레벨 변환수단은,
    상기 프리-풀업-앰파시스신호를 게이트 입력으로 가지며 제1 노드와 상기 접지전압 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터와,
    상기 프리-풀업-앰파시스신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 제2 노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제4 NMOS트랜지스터와,
    상기 제2 노드에 걸린전압을 게이트 입력으로 가지며 상기 전원전압 보다 높은 고전압의 공급단 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터와,
    상기 제1 노드에 걸린 전압을 게이트 입력으로 가지며 상기 고전압의 공급단과 상기 제2 노드 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터를 구비하는 것
    을 특징으로 하는 출력 드라이빙 장치.
  15. 제14항에 있어서,
    상기 풀다운-레벨 변환수단은,
    상기 프리-풀다운-앰파시스신호를 게이트 입력으로 가지며 상기 전원전압의 공급단과 제3 노드 사이에 소스-드레인 경로를 갖는 제5 PMOS트랜지스터와,
    상기 프리-풀다운-앰파시스신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호를 게이트 입력으로 가지며 상기 전원전압의 공급단과 제4 노드 사이에 소스-드레인 경로를 갖는 제6 PMOS트랜지스터와,
    상기 제3 노드에 걸린 전압을 게이트 입력으로 가지며 상기 제4 노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제5 NMOS트랜지스터와,
    상기 제4 노드에 걸린 전압을 게이트 입력으로 가지며 상기 제4 노드와 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제6 NMOS트랜지스터를 구비하여,
    상기 제4 노드에 걸린 전압을 상기 프리-풀다운 제어신호로 출력하는 것
    을 특징으로 하는 출력 드라이빙 장치.
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