KR20080075252A - 출력 드라이버 회로 - Google Patents

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송희웅
오익수
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Abstract

본 발명의 출력 드라이버 회로는 입력 신호를 버퍼링한 신호가 제1 전압 레벨보다 작으면 풀다운시키는 제1 프리 드라이버; 입력 신호를 버퍼링한 신호가 제2 전압 레벨보다 크면 풀업시키는 제2 프리 드라이버; 및 제1,제2 프리 드라이버의 출력을 입력 받아 구동되는 메인 드라이버를 포함한다.
스위칭 노이즈, 프리 드라이버

Description

출력 드라이버 회로{Output Driver Circuit}
도 1은 본 발명에 따른 출력 드라이버 회로의 블록도,
도 2는 도 1에 도시한 제1 피드백 수단의 일 실시예를 나타낸 블록도,
도 3은 도 1에 도시한 제2 피드백 수단의 일 실시예를 나타낸 블록도,
도 4는 도 1에 도시한 출력 드라이버 회로의 상세 회로도,
도 5는 도 1에 도시한 제1,제2 프리 드라이빙부의 출력 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제1 프리 드라이버 20 : 제2 프리 드라이버
110 : 제1 프리 드라이빙부 120 : 제2 프리 드라이빙부
200 : 제1 피드백 수단 210 : 제1 레벨 디텍터
220 : 제1 보조 프리 드라이버 300 : 제2 피드백 수단
310 : 제2 레벨 디텍터 320 : 제2 보조 프리 드라이버
400 : 메인 드라이버
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 출력 드라이버 회 로에 관한 것이다.
데이터 출력 버퍼는 칩 내부의 데이터를 칩 외부로 출력하는 회로로서, 통상적으로 그 출력단만을 한정해서 데이터 출력 드라이버로 불리우기도 한다. 반도체 메모리 장치의 고집적, 저전력화 및 고속 동작화 경향에 따라 데이터 출력 버퍼도 대응하여 안정적인 버퍼링 동작을 수행하도록 설계된다.
프리 드라이버 회로는 데이터 신호를 입력 받아 그 논리 레벨에 따라 풀업 또는 풀다운 기능을 수행한다. 일반적으로 프리 드라이버 회로는 반도체 장치의 출력 버퍼를 구동하기 위해 사용된다.
현재 일반적으로 사용되는 프리 드라이버 회로는 스위칭 노이즈를 감소시키는 특별한 회로가 없어서 여러 개의 데이터가 스위칭할 때 생기는 파워 노이즈에 의해 슬루 레이트의 변화가 크게 나타나게 된다. 또한, 프리 드라이버가 차지하는 면적도 매우 커서 전류 소모가 큰 편이다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 스위칭 노이즈, 파워 노이즈 및 전류 소모량을 감소시킨 출력 드라이버 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 출력 드라이버 회로는 입력 신호를 버퍼링한 신호가 제1 전압 레벨보다 작으면 풀다운시키는 제1 프리 드라이버; 상기 입력 신호를 버퍼링한 신호가 제2 전압 레벨보다 크면 풀업시키는 제2 프 리 드라이버; 및 상기 제1,제2 프리 드라이버의 출력을 입력 받아 구동되는 메인 드라이버를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 출력 드라이버 회로의 블록도이다.
본 발명에 따른 출력 드라이버 회로는 제1 프리 드라이버(10), 제2 프리 드라이버(20) 및 메인 드라이버(400)를 포함한다.
상기 제1 프리 드라이버(10)는 입력 신호(IN)를 버퍼링한 신호가 제1 전압 레벨보다 작으면 풀다운된 신호를 출력한다. 상기 제2 프리 드라이버(20)는 상기 입력 신호(IN)를 버퍼링한 신호가 제2 전압 레벨보다 크면 풀업된 신호를 출력한다.
상기 제1 프리 드라이버(10)는 제1 프리 드라이빙부(110)와 제1 피드백 수단(200)으로 구성된다. 상기 제2 프리 드라이버(20)는 제2 프리 드라이빙부(120)와 제2 피드백 수단(300)으로 구성된다.
상기 제1, 제2 프리 드라이빙부(110,120)는 상기 입력 신호(IN)를 풀업 또는 풀다운 시킨다. 상기 입력 신호(IN)를 한 개의 프리 드라이빙부에 의해 출력 파형을 생성하려면 상기 프리 드라이빙부를 구성하는 회로의 사이즈가 커져야 한다. 예를 들면, 상기 프리 드라이빙부를 인버터에 의해 구현한다면 상기 인버터를 구성하는 트랜지스터의 면적이 커야 한다. 이로 인해 상기 입력 신호(IN)가 하이 레벨에서 로우 레벨 또는 로우 레벨에서 하이 레벨로 천이시 발생하는 파워 노이즈가 크 게 된다. 이러한 파워 노이즈를 감소시키기 위해 본 발명의 프리 드라이빙부는 상기 입력 신호(IN)를 버퍼링 하는 두개의 프리 드라이빙부로 구성하고, 대신 두개의 프리 드라이빙부들의 면적을 줄임으로 인해 파워 소모가 줄고, 파워 노이즈, 스위칭 노이즈의 감소 효과가 있다. 상기 제1, 제2 프리 드라이빙부(110,120)는 일반적인 프리 드라이버 회로로 구현할 수 있다.
상기 제1 피드백 수단(200)은 상기 제1 프리 드라이빙부(110)의 출력(I3)을 입력 받아 상기 제1 프리 드라이빙부(110)의 출력(I1) 레벨이 제1 전압(VREF1)에 비해 작으면 상기 제1 프리 드라이빙부(110)의 출력(I1)을 풀다운시킨다. 따라서, 상기 제1 프리 드라이빙부(110)의 출력(I1)은 상기 제1 전압(VREF1)에 비해 작은 경우 상기 제1 피드백 수단(200)에 의해 더욱더 로우 레벨의 신호를 형성하므로 스위칭 노이즈가 개선된다.
상기 제2 피드백 수단(300)은 상기 제2 프리 드라이빙부(120)의 출력(I4)을 입력 받아 상기 제2 프리 드라이빙부(120)의 출력 레벨이 제2 전압(VREF2)에 비해 크면 상기 제2 프리 드라이빙부(120)의 출력을 풀업시킨다. 상기 제2 프리 드라이빙부(120)의 출력(I2)은 상기 제2 전압(VREF2)에 비해 큰 경우 상기 제2 피드백 수단(300)에 의해 더욱더 하이 레벨의 신호를 형성하므로 스위칭 노이즈가 개선된다.
즉, 상기 제1, 제2 피드백 수단(200,300)은 상기 제1, 제2 프리 드라이빙부(110,120)의 출력을 상기 제1,제2 전압 레벨(VREF1,VREF2)과 비교하여 그에 따라 풀다운 또는 풀업 시킨다. 상기 제1 전압(VREF1)과 상기 제2 전압(VREF2)은 일반적으로 같은 레벨의 전압이겠지만, 프리 드라이버 회로의 동작 상태에 따라 상기 제 1,제2 전압(VREF1,VREF2)을 다른 값으로 설정할 수도 있을 것이다. 그러나, 상기 제1 피드백 수단(200)은 상기 제1 프리 드라이빙부(110)의 출력을 상기 제1 전압(VREF1)에 비해 낮은 경우 풀다운 시켜주고, 상기 제2 피드백 수단(300)은 상기 제2 프리 드라이빙부(120)의 출력을 상기 제2 전압(VREF2)에 비해 높은 경우 풀업 시켜주어 결국 상기 제1,제2 프리 드라이빙부(110,120)의 출력을 상기 메인 드라이버(400)에서 입력받아 하나의 출력을 형성하므로, 상기 제1 전압(VREF1)과 상기 제2 전압(VREF2)의 기준이 같은 경우가 일반적일 것이다.
상기 메인 드라이버(400)는 상기 제1,제2 피드백 수단(200,300)의 출력을 입력받아 구동된다. 상기 메인 드라이버(400)는 일반적인 메인 드라이버 회로를 이용하여 구현가능하다.
도 2 및 도 3은 도 1에 도시한 제1 피드백 수단(200) 및 제2 피드백 수단(300)의 일 실시예를 나타낸 블록도이다.
도 2에 도시한 상기 제1 피드백 수단(200)은 제1 레벨 디텍터(210) 및 제1 보조 프리 드라이버(220)로 구성된다.
상기 제1 레벨 디텍터(210)는 상기 제1 프리 드라이빙부(110)의 출력(I1)과 상기 제1 전압(VREF1)을 비교하여 제1 검출 신호(DET1)를 출력한다. 상기 제1 레벨 디텍터(210)는 일반적인 레벨 디텍터 회로로 구현 가능하다.
상기 제1 보조 프리 드라이버(220)는 상기 제1 프리 드라이빙부(110)의 출력(I3)을 입력 받아 상기 제1 검출 신호(DET1)에 따라 구동하며 상기 제1 프리 드라이빙부(110)의 출력(I1)을 풀다운시킨다. 그 동작 원리는 상기 제1 레벨 디텍 터(210)에서 상기 제1 전압(VREF1)에 비해 상기 제1 프리 드라이빙부(110)의 출력(I1)이 낮은 레벨이면 상기 제1 보조 프리 드라이버(220)에서 상기 제1 프리 드라이빙부(110)의 출력(I1)을 풀다운시키고, 상기 제1 전압(VREF1)에 비해 상기 제1 프리 드라이빙부(110)의 출력(I1)이 높은 레벨이면 상기 제1 보조 프리 드라이버(220)는 풀다운 동작을 수행하지 않는다.
도 3에 도시한 상기 제2 피드백 수단(300)은 제2 레벨 디텍터(310) 및 제2 보조 프리 드라이버(320)로 구성된다.
상기 제2 레벨 디텍터(310)는 상기 제2 프리 드라이빙부(120)의 출력(I2)과 상기 제2 전압(VREF2)을 비교하여 제2 검출 신호(DET2)를 출력한다. 상기 제2 레벨 디텍터(310)는 일반적인 레벨 디텍터 회로로 구현 가능하다.
상기 제2 보조 프리 드라이버(320)는 상기 제2 프리 드라이빙부(120)의 출력(I4)을 입력받아 상기 제2 검출 신호(DET2)에 따라 구동하며 상기 제2 프리 드라이빙부(120)의 출력(I2)을 풀업시킨다. 그 동작 원리는 상기 제2 레벨 디텍터(310)에서 상기 제2 전압(VREF2)에 비해 상기 제2 프리 드라이빙부(120)의 출력(I2)이 높은 레벨이면 상기 제2 보조 프리 드라이버(320)에서 상기 제2 프리 드라이빙부(120)의 출력(I2)을 풀업시키고 상기 제2 전압(VREF2)에 비해 상기 제2 프리 드라이빙부(120)의 출력(I2)이 낮은 레벨이면 상기 제2 보조프리 드라이버(320)는 풀업 동작을 수행하지 않는다.
도 4는 도 1에 도시한 출력 드라이버 회로의 상세 회로도이다.
도시한 것과 같이, 상기 제1 및 제2 프리 드라이빙부(110,120)는 입력 신 호(IN)를 입력 받는 인버터(IV1~IV3,IV4~IV6)를 순차적으로 연결되어 구성한다.
상기 제1 보조 프리 드라이버(220)는 상기 제1 검출 신호(DET1)를 게이트에 입력 받고 접지 라인에 소스가 연결된 제1 엔모스 트랜지스터(NM1) 및 상기 제1 엔모스 트랜지스터(NM1)의 드레인에 소스가 연결되고 상기 제2 인버터(IV2)의 출력 신호(I3)가 게이트에 연결되고, 상기 제1 프리 드라이빙부(110)의 출력 신호(I1)가 드레인에 연결된 제2 엔모스 트랜지스터(NM2)로 구성된다.
상기 제2 보조 프리 드라이버(320)는 상기 제2 검출 신호(DET2)를 게이트에 입력 받고 상기 제2 프리 드라이빙부(120)의 출력에 드레인이 연결된 제1 피모스 트랜지스터(PM1) 및 상기 제1 피모스 트랜지스터(PM1)의 소스에 드레인이 연결되고 상기 제5 인버터(IV5)의 출력 신호(I4)가 게이트에 연결되고, 공급 전압(VDDQ)이 소스에 입력 되는 제2 피모스 트랜지스터(PM2)로 구성된다.
상기 제1 레벨 디텍터(210)는 공급 전압(VDDQ)을 소스에 입력 받고 게이트와 드레인이 연결된 제3 피모스 트랜지스터(PM3), 상기 제3 피모스 트랜지스터(PM3)의 게이트와 게이트가 연결되고 상기 공급 전압(VDDQ)을 소스에 입력 받는 제4 피모스 트랜지스터(PM4), 상기 제1 전압(VREF1)을 게이트에 입력받고 상기 제3 피모스 트랜지스터(PM3)의 드레인에 드레인이 연결된 제3 엔모스 트랜지스터(NM3), 상기 제3 인버터(IV3)의 출력을 게이트에 입력받고 제4 피모스 트랜지스터(PM4)의 드레인에 드레인이 연결되는 제4 엔모스 트랜지스터(NM4) 및 상기 제3, 제4 엔모스 트랜지스터(NM3,NM4)의 소스와 드레인을 연결하고 인에이블 신호(EN)가 게이트에 입력되고 접지 라인에 소스가 연결되는 제5 엔모스 트랜지스터(NM5)로 구성된다.
상기 제2 레벨 디텍터(310)는 상기 공급 전압(VDDQ)을 소스에 입력 받고 게이트와 드레인이 연결된 제5 피모스 트랜지스터(PM5), 상기 제5 피모스 트랜지스터(PM5)의 게이트와 게이트가 연결되고 상기 공급 전압(VDDQ)을 소스에 입력 받는 제6 피모스 트랜지스터(PM6), 상기 제2 전압(VREF2)을 게이트에 입력받고 상기 제5 피모스 트랜지스터(PM5)의 드레인에 드레인이 연결된 제6 엔모스 트랜지스터(NM6), 상기 제6 인버터(IV6)의 출력을 게이트에 입력받고 제6 피모스 트랜지스터(PM6)의 드레인에 드레인이 연결되는 제7 엔모스 트랜지스터(NM7) 및 상기 제6, 제7 엔모스 트랜지스터(NM6,NM7)의 소스와 드레인을 연결하고 상기 인에이블 신호(EN)가 게이트에 입력되고 접지 라인에 소스가 연결되는 제8 엔모스 트랜지스터(NM8)로 구성된다.
상기 메인 드라이버(400)는 상기 제1 피드백 수단(200)의 출력(I1)이 게이트에 입력되고, 소스단에 공급 전압이 입력되는 제7 피모스 트랜지스터(PM7), 상기 제2 피드백 수단(300)의 출력(I2)이 게이트에 입력되고, 소스단이 접지 라인에 연결되고, 상기 제7 피모스 트랜지스터(PM7)의 드레인에 드레인이 연결되어 드레인에서 출력하는 제9 엔모스 트랜지스터(NM9)로 구성된다.
도 4에 도시한 출력 드라이버 회로의 동작 원리는 다음과 같다.
상기 제1 프리 드라이빙부(110)의 출력이 상기 제1 전압(VREF1)에 비해 낮은 경우 상기 제3 엔모스 트랜지스터(NM3)에 흐르는 전류가 상기 제4 엔모스 트랜지스터(NM4)에 흐르는 전류에 비해 상대적으로 크므로 상기 제3 피모스 트랜지스터(PM3)의 게이트 전압은 로우 레벨이 된다. 이로 인해 상기 제4 피모스 트랜지스 터(PM4)가 턴온되고 상기 제4 피모스 트랜지스터(PM4)의 드레인 전압은 상기 상기 공급 전압(VDDQ) 레벨의 신호를 출력하여 상기 제1 보조 프리 드라이버(220)내의 상기 제1 엔모스 트랜지스터(NM1)를 구동시킨다. 이로 인해 상기 제1 보조 프리 드라이버(220)의 상기 제1,제2 엔모스 트랜지스터(NM1,NM2)가 턴온되고 상기 제1 프리 드라이빙부(110)의 출력(I1)을 접지 전압 레벨까지 풀다운시킬수 있다. 따라서, 도 5에 도시한 것과 같이, 상기 제1 프리 드라이빙부(110)의 출력(I1)은 상기 제1 전압(VREF1) 이하인 경우 풀다운되어 종래 기술(S1 그래프)에 비해 본 발명(S2 그래프)은 하이 레벨에서 로우 레벨로 천이시의 슬로프가 샤프해짐으로써 스위칭 노이즈가 개선됨을 알수 있다.
상기 제2 프리 드라이빙부(120)의 출력(I2)이 상기 제2 전압(VREF2)에 비해 높은 경우 역시 같은 원리가 적용된다. 상기 제7 엔모스 트랜지스터(NM7)에 흐르는 전류가 상기 제6 엔모스 트랜지스터(NM6)에 흐르는 전류에 비해 크므로 상기 제2 레벨 디텍터(310)의 출력 신호(DET2)는 로우 레벨이 되므로 상기 제2 보조 프리 드라이버(320)내의 상기 제1,제2 피모스 트랜지스터(PM1,PM2)를 구동시켜 상기 제2 프리 드라이빙부(120)의 출력(I2)을 풀업시킨다. 도 5에 도시한 것과 같이, 상기 제2 프리 드라이빙부(120)의 출력(I2)은 상기 제2 전압(VREF2) 레벨 이상인 경우 풀업시켜 종래 기술(S3 그래프)에 비해 본 발명(S4 그래프)의 로우에서 하이 레벨로 천이시 슬로프가 샤프해짐으로써 스위칭 노이즈가 개선됨을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 출력 드라이버 회로는 스위칭 노이즈, 파워 노이즈 및 소모 전류량 감소 효과가 있다.

Claims (10)

  1. 입력 신호를 버퍼링한 신호가 제1 전압 레벨보다 작으면 풀다운시키는 출력하는 제1 프리 드라이버;
    상기 입력 신호를 버퍼링한 신호가 제2 전압 레벨보다 크면 풀업시키는 제2 프리 드라이버; 및
    상기 제1,제2 프리 드라이버의 출력을 입력 받아 구동되는 메인 드라이버를 포함하는 출력 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 제1 프리 드라이버는,
    상기 입력 신호를 풀업 또는 풀다운 시키는 제1 프리 드라이빙부; 및
    상기 제1 프리 드라이빙부의 출력이 상기 제1 전압 레벨보다 작으면 풀다운시키는 제1 피드백 수단으로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  3. 제 1 항에 있어서,
    상기 제2 프리 드라이버는,
    상기 입력 신호를 풀업 또는 풀다운 시키는 제2 프리 드라이빙부; 및
    상기 제2 프리 드라이빙부의 출력이 상기 제2 전압 레벨보다 크면 풀업시키는 제2 피드백 수단으로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  4. 제 2 항에 있어서,
    상기 제1 피드백 수단은,
    상기 제1 프리 드라이빙부의 출력과 상기 제1 전압 레벨을 비교하여 제1 검출 신호를 출력하는 제1 레벨 디텍터; 및
    상기 제1 검출 신호에 따라 구동하여 상기 제1 프리 드라이빙부의 출력을 풀다운시키는 제1 보조 프리 드라이버로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  5. 제 3 항에 있어서,
    상기 제2 피드백 수단은,
    상기 제2 프리 드라이빙부의 출력과 상기 제2 전압 레벨을 비교하여 제2 검출 신호를 출력하는 제2 레벨 디텍터; 및
    상기 제2 검출 신호에 따라 구동하여 상기 제2 프리 드라이빙부의 출력을 풀업시키는 제2 보조 프리 드라이버로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제1 프리 드라이빙부 또는 상기 제2 프리 드라이빙부는 각각,
    각각 상기 입력 신호를 입력 받아 순차적으로 연결된 제1, 제2 및 제3 인버 터로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  7. 제 6 항에 있어서,
    상기 제1 보조 프리 드라이버는,
    상기 제1 레벨 디텍터의 출력을 게이트에 입력 받고 접지 라인에 소스가 연결된 제1 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 드레인에 소스가 연결되고 상기 제2 인버터의 출력이 게이트에 연결되고, 상기 제3 인버터의 출력이 드레인에 연결된 제2 엔모스 트랜지스터로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  8. 제 6 항에 있어서,
    상기 제2 보조 프리 드라이버는,
    상기 제2 레벨 디텍터의 출력을 게이트에 입력 받고 상기 제3 인버터의 출력에 드레인이 연결된 제1 피모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터의 소스에 드레인이 연결되고 상기 제2 인버터의 출력이 게이트에 연결되고, 공급 전압이 소스에 입력 되는 제2 피모스 트랜지스터로 구성된 것을 특징으로 하는 출력 드라이버 회로.
  9. 제 1 항에 있어서,
    상기 제1 전압 레벨은 상기 제2 전압 레벨과 같음을 특징으로 하는 출력 드 라이버 회로.
  10. 제 1 항에 있어서,
    상기 메인 드라이버는,
    상기 제1 프리 드라이버의 출력이 게이트에 입력되고, 소스단에 공급 전압이 입력되는 피모스 트랜지스터; 및
    상기 제2 프리 드라이버의 출력이 게이트에 입력되고, 소스단이 접지 라인에 연결되고, 상기 피모스 트랜지스터의 드레인에 드레인이 연결되어 드레인에서 출력하는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 출력 드라이버 회로.
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