KR20070069383A - 반도체 메모리 장치의 래치 회로 - Google Patents

반도체 메모리 장치의 래치 회로 Download PDF

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KR20070069383A
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공용호
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Abstract

본 발명은 반도체 메모리 장치의 래치 회로에 관한 것으로, 두개의 신호를 입력받는 노어 게이트(NOR gate)를 포함하는 래치(Latch) 회로에서 발생하는 글리치(Glitch)를 제거할 수 있는 반도체 메모리 장치의 래치 회로에 관한 것이다.
본 발명에 따른 반도체 메모리 장치의 래치 회로는, 제 1 입력 신호와 제 2 입력 신호를 입력으로 하여 조합된 레벨을 래치하는 래치 수단; 상기 래치 수단에서 출력된 레벨을 반전 시켜 출력하는 출력 수단; 및 상기 제 1 입력 신호와 상기 제 2 입력 신호가 활성화되어 입력 될 때 상기 출력 수단의 전류 경로를 차단하는 출력 수단 제어부를 포함한다.
본 발명은 래치 회로에서 불필요하게 생성된 글리치를 제거하여 회로가 안정적인 동작을 할 수 있는 효과를 수반한다.
글리치, 출력 수단 제어부.

Description

반도체 메모리 장치의 래치 회로{Latch Circuit of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 래치 회로를 나타내는 회로도,
도 2는 도 1에 도시된 래치 회로의 동작을 나타내는 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 래치 회로를 나타내는 회로도,
도 4는 도 3에 도시된 래치 회로의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 래치 수단 200 : 출력 수단
300 : 출력 수단 제어부
본 발명은 반도체 메모리 장치의 래치 회로에 관한 것으로, 보다 상세하게는 두개의 신호를 입력받는 노어 게이트(NOR gate)를 포함하는 래치(Latch) 회로에서 발생하는 글리치(glitch)를 제거할 수 있는 반도체 메모리 장치의 래치 회로에 관한 것이다.
이하, 일반적인 반도체 메모리 장치의 래치 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 래치 회로를 나타내는 회로도이다.
제 1 입력 신호(IN1)와 제 2 입력신호(IN2)가 입력되면, 제 1 인버터(INV1)가 상기 제 1 입력 신호(IN1)를 반전시킨 신호(IN1b)를 출력하고, 상기 반전 신호(IN1b)와 상기 제 2 입력 신호(IN2)를 입력받는 노어 게이트(NOR1)는 상기 반전 신호(IN1b)와 상기 제 2 입력 신호(IN2)가 모두 로우 레벨일 경우에만 하이 레벨을 제 1 노드(Node1)에 출력하고, 상기 제 1 노드(Node1)의 신호를 제 2 인버터(INV2)가 반전시켜 상기 반전 신호(IN1b)가 입력 되는 노드에 출력한다.
그러나 상기 제 2 입력 신호(IN2)가 풀업 능력이 약해져서, 상기 제 1 입력 신호(IN1)와 상기 제 2 입력 신호(IN2)가 로우 레벨에서 하이 레벨로 풀업 되는 타이밍에 상기 제 2 입력 신호(IN2)가 바로 풀업 하지 못하고 경사를 지면서 풀업 하게 되면 상기 제 1 입력 신호(IN1)가 반전되어 생성된 상기 반전 신호(IN1b)와 상기 제 2 입력 신호(IN2)가 동시에 로우 레벨 상태를 가지게 된다.
이러한 상기 제 2 입력 신호(IN2)의 원하지 않는 로우 레벨 상태가 글리치(glitch)를 발생시키는데, 발생된 글리치(glitch)는 제 3 인버터(INV3)를 통해 반전되고 제 4 인버터(INV4)를 통해 다시 반전되어도 계속 유지하게 된다.
도 2는 도 1에 도시된 래치 회로의 동작을 나타내는 타이밍도이다.
도 2에 도시된 바와 같이 상기 반전 신호(IN1b)가 하이 레벨에서 로우 레벨로 반전하고, 상기 제 2 입력 신호(IN2)가 로우 레벨에서 하이 레벨로 반전할 때 상기 제 2 입력 신호(IN2)가 완만한 경사를 이루며 반전하기 때문에 상기 반전 신호(IN1b)와 상기 제 2 입력 신호(IN2)가 모두 로우 레벨이 되는 상태가 존재하게 되고, 이러한 타이밍에 상기 노어 게이트(NOR1)에서 글리치(glitch)가 발생되어 제 1 노드(Node1)에서 작은 펄스 형태로 나타나게 된다. 상기 제 1 노드(Node1)의 글리치(glitch)가 상기 제 3 인버터(INV3)를 통해 반전되어도 제 2 노드(Node2)의 파형과 같이 상기 글리치(glitch)가 유지되고 상기 제 4 인버터(INV4)를 통해 반전시켜 출력된 신호(OUT)도 A에서와 같이 글리치(glitch)를 유지하게 된다.
이러한 글리치(glitch)는 신호의 레벨을 인식하는데 어려움을 주기 때문에, 회로의 안정적인 동작을 방해하게 되어 회로에 문제를 유발하게 되는 원인이 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 원하지 않게 발생되는 글리치(glitch)를 인버터에 구비되는 엔모스 트랜지스터가 긴 채널 길이를 가진 효과를 가지게 함으로써 글리치(glitch)를 제거할 수 있는 반도체 메모리 장치의 래치 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 래치 회로는, 제 1 입력 신호와 제 2 입력 신호를 입력으로 하여 조합된 레벨을 래치하는 래치 수단; 상기 래치 수단에서 출력된 레벨을 반전 시켜 출력하는 출력 수단; 및 상기 제 1 입력 신호와 상기 제 2 입력 신호가 활성화되어 입력 될 때 상기 출력 수단의 전류 경로를 차단하는 출력 수단 제어부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 래치 회로를 나타내는 회로도이다.
본 발명에 따른 반도체 메모리 장치의 래치 회로는, 제 1 입력 신호(IN1)를 반전시켜 출력하는 제 1 인버터(INV31), 상기 제 1 인버터(INV31)로부터 출력된 신호(IN1b)와 제 2 입력 신호(IN2)를 입력으로 하여 조합된 레벨을 래치하는 래치 수단(100), 상기 래치 수단(100)에서 출력된 레벨을 반전 시켜 출력하는 출력 수단(200), 상기 제 1 입력 신호(IN1)와 상기 제 2 입력 신호(IN2)가 활성화되어 입력 될 때 상기 출력 수단(200)의 전류 경로를 차단하는 출력 수단 제어부(300) 및 상기 출력 수단(200)으로부터 출력된 레벨을 반전시켜 출력하는 제 2 인버터(INV32)로 구성된다.
상기 래치 수단(100)은 상기 제 1 인버터(INV31)로부터 출력된 신호(IN1b) 및 제 2 입력 신호(IN2)를 입력으로 하는 노어 게이트(NOR1)와 상기 노어 게이트(NOR1)에서 출력된 신호를 입력받아, 상기 제 1 인버터(INV31)로부터 출력된 신호(IN1b)가 입력되는 노드에 반전된 신호를 출력하는 제 3 인버터(INV33)로 구성된다.
상기 출력 수단(200)은 소스 단에서 전원(VPERI)을 공급받고 게이트 단에서 상기 래치 수단(100)에서 출력된 신호를 입력받는 피모스(PMOS) 트랜지스터(P1)와 게이트 단이 상기 피모스(PMOS) 트랜지스터(P1)의 게이트 단과 연결되어 있고, 드 레인 단이 상기 피모스(PMOS) 트랜지스터(P1)의 드레인 단과 공통 노드(Node2)에서 만나는 제 1 엔모스(NMOS) 트랜지스터(N1)로 구성된다.
상기 출력 수단 제어부(300)은 상기 제 2 입력 신호(IN2)를 반전시켜 출력하는 제 4 인버터(INV34) 및 상기 제 4 인버터(INV34)에서 출력된 신호를 입력으로 하고 상기 제 1 엔모스(NMOS) 트랜지스터(N1)에 연결되는 풀-다운 소자로 구성된다.
상기 풀-다운 소자로 사용되는 제 2 엔모스(NMOS) 트랜지스터(N2)는 상기 제 4 인버터(INV34)에서 출력된 신호를 게이트 단에서 입력으로 하고 소스 단이 그라운드(VSS)에 접지되어 있으며 드레인 단이 상기 제 1 엔모스(NMOS) 트랜지스터(N1)의 소스 단과 연결되어있다.
도 4는 도 3에 도시된 래치 회로의 동작을 나타내는 타이밍도이다.
이하, 본 발명에 따른 반도체 메모리 장치의 래치 회로의 동작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
제 1 입력 신호(IN1)가 제 1 인버터(INV31)를 통해 반전되어 출력(IN1b)되고, 상기 반전된 신호(IN1b)와 제 2 입력 신호(IN2)를 입력받는 노어 게이트(NOR1)는 상기 반전된 신호(IN1b)와 상기 제 2 입력 신호(IN2)가 로우 레벨일 경우에만 하이 레벨을 제 1 노드(Node1)로 출력하게 된다. 상기 제 1 노드(Node1)에 출력된 신호는 제 3 인버터(INV33)에 의해 반전되어 상기 반전된 신호(IN1b)가 입력되는 노드에 출력되고, 상기 제 1 노드(Node1)의 신호는 출력 수단(200)에 입력되게 된 다. 도 4에 도시된 바와 같이, 상기 노어 게이트(NOR1)에 입력되는 상기 반전된 신호(IN1b)가 하이 레벨에서 로우 레벨로 반전하고 상기 제 2 입력 신호(IN2)가 로우 레벨에서 하이 레벨로 반전할 때, 상기 제 2 입력 신호(IN2)가 빠르게 로우 레벨에서 하이 레벨로 반전하지 못하고 경사를 이루며 반전할 경우 상기 제 2 입력 신호(IN2)가 잠시동안 로우 레벨로 인식되어, 상기 노어 게이트(NOR1)는 정확한 동작을 하지 못하고 글리치(glitch)를 발생하게 된다.
상기 제 2 입력 신호(IN2)가 빠르게 로우 레벨에서 하이 레벨로 반전하지 못하고 잠시동안 로우 레벨로 인식되는 경우에, 도 3 에서와 같이 상기 제 4 인버터(INV34)에 입력되는 로우 레벨 상태인 상기 제 2 입력 신호(IN2)를 상기 제 4 인버터(INV34)가 하이 레벨로 반전 시켜 출력하여 상기 제 2 엔모스(NMOS) 트랜지스터(N2)를 턴온 시킨다.
상기 글리치(glitch)가 발생되어 상기 제 1 노드(Node1)를 통해 상기 출력 수단(200)에 입력되면, 상기 글리치(glitch)가 제 1 엔모스(NMOS) 트랜지스터(N1)를 턴온 시키고, 상기 제 2 엔모스(NMOS) 트랜지스터(N2)도 턴온 되어 있어서 전위를 풀다운 하는 모스 트랜지스터의 채널 렝쓰(Channel length)가 길어지는 효과를 발생하므로 제 2 노드(Node2)와 그라운드(VSS)사이의 전위를 낮추기 어렵게 된다. 즉 글리치(glitch)가 반전되기 어렵기 때문에 도 4에서와 같이 상기 출력 수단(200)을 통과한 글리치(glitch)는 상기 제 2 노드(Node2)에서 나타나지 않고 하이 레벨 상태로 나타나고, 상기 제 2 노드(Node2)의 신호를 상기 제 2 인버터(INV32) 를 통해 반전 시키면 출력 신호(OUT)는 안정적인 로우 레벨을 유지하는 것을 B에서 확인 할 수 있다.
상기 설명한 바와 같이, 상기 제 2 엔모스(NMOS) 트랜지스터(N2)를 글리치(glitch)가 발생되는 구간에서 턴온 시킴으로써, 상기 제 1 엔모스(NMOS) 트랜지스터(N1)의 채널 랭쓰(Channel Length)의 길이를 늘리는 효과를 가져오게 되어 상기 글리치(glitch)를 효과적으로 제거 할 수 있다.
본 발명은 래치 회로에서 불필요하게 생성된 글리치를 제거하여 회로가 안정적인 동작을 할 수 있는 효과를 수반한다.

Claims (5)

  1. 제 1 입력 신호와 제 2 입력 신호를 입력으로 하여 조합된 레벨을 래치하는 래치 수단; 상기 래치 수단에서 출력된 레벨을 반전 시켜 출력하는 출력 수단; 및 상기 제 1 입력 신호와 상기 제 2 입력 신호가 활성화되어 입력 될 때 상기 출력 수단의 전류 경로를 차단하는 출력 수단 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  2. 제 1 항에 있어서,
    상기 래치 수단은 제 1 입력 신호와 제 2 입력 신호를 입력으로 하는 노어 게이트와 상기 노어 게이트에서 출력된 신호를 입력받아 상기 제 1 입력 신호가 입력되는 노드에 반전된 신호를 출력하는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  3. 제 1 항에 있어서,
    상기 출력 수단은 소스 단에서 전원을 공급받고 게이트 단에서 상기 래치 수단에서 출력된 신호를 입력받는 피모스 트랜지스터와 게이트 단이 상기 피모스 트랜지스터의 게이트 단과 연결되어 있고, 드레인 단이 상기 피모스 트랜지스터의 드레인 단과 공통 노드에서 만나는 제 1 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  4. 제 3 항에 있어서,
    상기 출력 수단 제어부는 상기 제 2 입력 신호를 반전시켜 출력하는 인버터 및 상기 인버터에서 출력된 신호를 입력으로 하고 상기 제 1 엔모스 트랜지스터에 연결되는 풀-다운 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 래치 회로.
  5. 제 4 항에 있어서,
    상기 풀-다운 소자는 엔모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 래치 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100908528B1 (ko) * 2007-12-24 2009-07-20 주식회사 하이닉스반도체 잡음 제거 장치
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