KR100500946B1 - 전자기 방해를 개선한 데이터 입출력 버퍼 - Google Patents

Abstract

본 발명은 반도체 집적 회로의 EMI(Electro Magnetic Interference) 특성을 개선한 삼상 버퍼에 관한 것으로 전자기 방해에 강하고 스위칭 노이즈가 발생하지 않는 삼상 버퍼를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 패드를 풀업 풀다운 구동하기 위한 제1드라이버; 인에이블신호와 데이터신호에 응답하여 상기 제1드라이버를 구동 제어하는 논리회로부; 및 상기 패드의 신호 및 상기 논리회로부의 출력에 응답하여 상기 제1드라이버가 구동된 후 일정시간 지연되어 상기 패드를 풀업 및 풀다운 구동하는 제2드라이버를 포함하는 데이터 입출력버퍼를 제공한다.

Description

전자기 방해를 개선한 데이터 입출력 버퍼{Tristate buffer with improved characteristic of EMI}

본 발명은 반도체 집적 회로에 관한 것으로, 특히 전자기 방해(EMI : Electro Magnetic Interference) 특성을 개선한 데이터입출력 버퍼에 관한 것이다.

일반적으로 반도체 집적 회로에서는 논리 하이와 논리 로우인 상태가 아닐 때 그의 중간 값이 정해지지 않을 상태가 존재할 수 있는데, 통상적으로 이러한 상태에서는 하이 임피던스 상태를 유지하고 접속되지 않는 다른 회로에 영향을 미치지 않게 된다. 이러한 목적으로, 논리 하이 값과 논리 로우 값과 하이 임피던스 값의 세 상태를 출력하는데 쓰이는 회로가 삼상 버퍼(Tri-state Buffer)이다.

이러한 삼상버퍼는 통상적으로 데이터의 입출력 버퍼로써 사용된다.

도1은 종래기술에 따른 데이터입출력 버퍼를 도시한 상세 회로도이다.

도1을 참조하면, 종래기술에 따른 데이터입출력버퍼는 데이터(D)와 활성화 신호(EN)을 입력받는 낸드게이트(100)와, 낸드게이트(100)의 출력 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 출력 패드 사이에 형성된 피모스 트랜지스터(110)와, 활성화신호(EN)를 입력받는 인버터(120)와, 인버터(120)의 출력 신호와 데이터(D)를 입력받는 노아게이트(130)와, 노아게이트(130)의 출력을 게이트단으로 입력받고 소스-드레인 경로가 출력 패드(PAD)와 접지단 사이에 형성된 엔모스 트랜지스터(140)와, 출력 패드(PAD)의 신호를 입력받는 인버터(150)를 구비한다.

활성화신호(EN)가 논리 로우일 때 데이터입출력 버퍼의 출력은 하이 임피던스 상태를 출력하고, 활성화신호(EN)가 논리 하이로 활성화되었을 때 출력 패드(PAD)에는 입력되는 데이터(D)의 논리 값이 출력된다.

상기한 도1의 회로에서는 출력 패드(PAD)가 0V에서 전원전압 레벨로 상승하는 시간이나 전원전압 레벨에서 0V로 하강하는 시간이 짧아서 단위 시간당 전류의 변화율(di/dt)가 크다,

단위시간 당 전류의 변화율이 크므로 전자기 방해(EMI)에 취약하고 트랜지스터의 스위칭 시에 노이즈가 발생하는 문제점이 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전자기 방해에 강하고 스위칭 노이즈가 발생하지 않는 데이터입출력 버퍼를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 패드를 풀업 풀다운 구동하기 위한 제1드라이버; 인에이블신호와 데이터신호에 응답하여 상기 제1드라이버를 구동 제어하는 논리회로부; 및 상기 패드의 신호 및 상기 논리회로부의 출력에 응답하여 상기 제1드라이버가 구동된 후 일정시간 지연되어 상기 패드를 풀업 및 풀다운 구동하는 제2드라이버를 포함하는 데이터 입출력버퍼를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 데이터 입출력 버퍼를 도시한 상세 회로도이다.

도2를 참조하면, 본 발명의 일실시예에 따른 데이터 입출력 버퍼는 데이터(D)와 인에이블신호(EN)을 입력받아 제1 내지 제4드라이버를 구동 제어하는 논리회로부(200)와, 논리회로부(200)의 출력신호에 응답하고 출력 패드로부터 제공되는 신호를 일정 시간동안 지연하여 출력 패드(PAD)를 풀업/풀다운 구동하는 제1드라이버(240)와, 논리회로부(200)의 출력신호에 응답하고 제1드라이버(240)가 구동된 후 일정 시간 지연되어 출력 패드(PAD)를 풀업/풀다운 구동하는 제2드라이버(230)와, 논리회로부(200)의 출력신호에 응답하고 제2드라이버(230)가 구동된 후 일정 시간 지연되어 출력 패드(PAD)를 풀업/풀다운 구동하는 제3드라이버(220)와, 논리회로부(200)의 출력에 응답하여 출력 패드(PAD)를 풀업 및 풀다운 구동하기 위한 제4드라이버(210)를 구비한다.

구체적으로, 논리회로부(200)는 데이터(D)와 인에이블신호(EN)를 입력받아 제1제어신호를 출력하는 낸드게이트(201)와, 낸드게이트(201)의 출력을 입력받아서 제2제어신호를 출력하는 제1인버터(202)와, 활성화신호(EN)를 입력받는 제2인버터(203)와, 제2인버터(203)의 출력과 데이터(D)를 입력받아 제4제어신호를 출력하는 노아게이트(204)와, 노아게이트(204)의 출력을 입력받아 제3제어신호를 출력하는 제3인버터(205)를 구비한다.

제1드라이버(240)는 출력 노드로부터 신호를 지연하여 제1피드백신호를 출력하는 제1지연부(241)와, 제2제어신호와 제1피드백신호를 입력받는 낸드게이트(242)와, 낸드게이트(242)의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력 노드 사이에 형성된 피모스트랜지스터(243)와, 출력 노드로부터 신호를 지연하여 제2피드백신호를 출력하는 제2지연부(244)와, 제3제어신호와 제2피드백신호를 입력받는 노아게이트(245)와, 노아게이트(245)의 출력을 게이트단을 입력받고 소스-드레인 경로가 출력 노드와 접지단 사이에 형성된 엔모스트랜지스터(246)를 구비한다.

제2드라이버(230)는 제1피드백신호를 지연하여 제3피드백신호를 출력하는 제1지연부(231)와, 제2제어신호와 제3피드백신호를 입력받는 낸드게이트(232)와, 낸드게이트(232)의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력 노드 사이에 형성된 피모스트랜지스터(233)와, 제2피드백신호를 지연하여 제4피드백신호를 출력하는 제2지연부(234)와, 제3제어신호와 상기 제4피드백신호를 입력받는 노아게이트(235)와, 노아게이트(235)의 출력을 게이트단을 입력받고 소스-드레인 경로가 출력 노드와 접지단 사이에 형성된 엔모스트랜지스터(236)를 구비한다.

제3드라이버(220)는 제3피드백신호를 지연하여 제5피드백신호를 출력하는 제1지연부(221)와, 제2제어신호와 제5피드백신호를 입력받는 낸드게이트(222)와, 낸드게이트(222)의 출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력 노드 사이에 형성된 피모스트랜지스터(223)와, 제4피드백신호를 지연하여 제6피드백신호를 출력하는 제2지연부(224)와, 제3제어신호와 제6피드백신호를 입력받는 노아게이트(225)와, 노아게이트(225)의 출력을 게이트단을 입력받고 소스-드레인 경로가 출력 노드와 접지단 사이에 형성된 엔모스트랜지스터(226)를 구비한다.

드라이버(210)는 제1제어신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력 노드 사이에 형성된 피모스트랜지스터(211)와, 제4제어신호를 게이트단으로 입력받고 소스-드레인 경로가 출력 노드와 접지단 사이에 형성된 엔모스트랜지스터(212)를 구비한다.

도2의 본 발명은 도1의 피모스트랜지스터(110)와 엔모스트랜지스터(140)를 작은 사이즈의 여러개의 모스트랜지스터로 나눈 것이다.

예를 들어 도1의 피모스트랜지스터(110)를 도2의 피모스트랜지스터(211, 223, 233, 243)으로 나누고, 도1의 엔모스트랜지스터(140)를 도2의 엔모스트랜지스터(212, 226, 236, 246)로 나눈 것이다.

동작을 설명하면, 인에이블신호(EN)가 논리 하이로 할성화되고 데이터(D)가 논리 하이이면 제4출력부(210)의 피모스트랜지스터(211)이 턴-온되어 출력 노드에 논리 하이인 전압 레벨을 인가한다. 출력 노드의 출력 신호가 논리 하이로 상승하는 중 일정 전압레벨이 되면 제1출력부(240)의 제1지연부(241)를 통해서 피모스트랜지스터(243)를 턴-온시킨다. 이와 같이 일정한 딜레이를 가지고 상기 제1 및 제3출력부(240, 230, 220)의 피모스트랜지스터(243, 233, 223)를 차례로 턴-온시킨다. 데이터(D)가 논리 로우인 경우에도 위의 피모스트랜지스터와 같이 동작한다.

상기의 동작 설명처럼 출력 노드의 신호 상태를 체크하여 순차적으로 모스트랜지스터를 동작시킴으로써 출력 노드의 신호의 상승 시간과 하강 시간을 제어할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 풀업/풀다운을 구동하는 피모스트랜지스터와 엔모스트랜지스터를 차례로 턴-온시킴으로써 출력 신호의 상승 및 하강 시간을 제어할 수 있어 전자기 방해(EMI)의 개선과 천이 시에 발생하는 스위칭 노이즈를 줄일 수 있다.

도1은 종래기술에 따른 데이터입출력 버퍼를 도시한 상세 회로도.

도2는 본 발명의 일실시예에 따른 데이터 입출력 버퍼를 도시한 상세 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

200 : 논리회로부 210 : 제4드라이버

220 : 제3드라이버 230 : 제2드라이버

240 : 제1드라이버

Claims (6)

1. 삭제
2. 패드를 풀업 풀다운 구동하기 위한 제1드라이버;

   인에이블신호와 데이터신호에 응답하여 상기 제1드라이버를 구동 제어하는 논리회로부; 및

   상기 패드의 신호 및 상기 논리회로부의 출력에 응답하여 상기 제1드라이버가 구동된 후 일정시간 지연되어 상기 패드를 풀업 및 풀다운 구동하는 제2드라이버

   를 포함하는 데이터 입출력버퍼.
3. 제 2 항에 있어서,

   상기 제2드라이버가 구동된 후 일정 시간 지연되어 상기 패드를 풀업 및 풀다운 구동하는 제3드라이버를 더 포함하는 것을 특징으로 하는 데이터 입출력 버퍼.
4. 제 2 항에 있어서,

   상기 논리회로부는,

   데이터신호와 인에이블신호를 입력받는 출력하는 낸드게이트;

   상기 낸드게이트의 출력을 입력받는 제1인버터;

   상기 인에이블신호를 입력받는 제2인버터;

   상기 제2인버터의 출력과 상기 데이터신호를 입력받는 노아게이트; 및

   상기 노아게이트의 출력을 입력받는 제3인버터

   를 포함하는 것을 특징으로 하는 데이터 입출력 버퍼.
5. 제 2 항 또는 4 항에 있어서,

   상기 제1드라이버는,

   풀업용 피모스트랜지스터;

   풀다운용 엔모스트랜지스터;

   상기 패드의 신호를 지연시켜 전달하는 제1지연회로부;

   상기 패드의 신호를 지연시켜 전달하는 제2지연회로부;

   상기 제1지연회로부의 출력과 상기 제1인버터의 출력을 입력받고 상기 피모스트랜지스터의 게이트단에 출력단이 접속된 제2낸드게이트; 및

   상기 제2지연회로부의 출력과 상기 제3인버터의 출력을 입력받고 상기 엔모스트랜지스터의 게이트단에 출력단이 접속된 제2노아게이트

   를 포함하는 것을 특징으로 하는 데이터 입출력버퍼.
6. 제 3 항 또는 제 5 항에 있어서,

   상기 제3드라이버는,

   풀업용 제2피모스트랜지스터;

   풀다운용 제2엔모스트랜지스터;

   상기 제1지연회로부의 신호를 지연시켜 전달하는 제3지연회로부;

   상기 제2지연회로부의 신호를 지연시켜 전달하는 제4지연회로부;

   상기 제3지연회로부의 출력과 상기 제1인버터의 출력을 입력받고 상기 피모스트랜지스터의 게이트단에 출력단이 접속된 제3낸드게이트; 및

   상기 제4지연회로부의 출력과 상기 제3인버터의 출력을 입력받고 상기 엔모스트랜지스터의 게이트단에 출력단이 접속된 제3노아게이트

   를 포함하는 것을 특징으로 하는 데이터 입출력버퍼.