KR19980021745A - 낮은 스위칭 노이즈 출력 버퍼 - Google Patents

Abstract

본 발명은 출력 버퍼에 관한 것으로서, 특히 CMOS 디지털 회로 또는 아날로그와 디지털 신호가 함께 사용되는 회로에 사용되는 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼에 관한 것이다.

본 발명에 따른 낮은 스위칭 노이즈를 갖는 출력 버퍼는, VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함이 바람직하다.

상술한 바와 같이 본 발명에 스위칭 노이즈 출력 버퍼는 병렬로 접속된 버퍼사이에 지연소자를 접속하여 입력신호가 지연시간을 갖고 각 드라이버 버퍼에 인가됨으로써, 급격한 레벨변화에 따른 스위칭 노이즈를 억제하는 기능을 제공한다.

Description

낮은 스위칭 노이즈 출력 버퍼

본 발명은 출력 버퍼에 관한 것으로서, 특히 CMOS 디지털 회로 또는 아날로그와 디지털 신호가 함께 사용되는 회로에 사용되는 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼에 관한 것이다.

CMOS 공정기술의 발전과 더불어 CMOS 제품의 동작속도가 더욱 향상됨에 따라 이로인한 스위칭 노이즈 또한 커지게 되었다.

이러한 스위칭 노이즈는 패드에 연결된 큰 용량성 로드를 구동하기 위해 많은 양의 전류를 공급할 수 있도록 출력 버퍼단을 충분히 크게 설계하기 때문에 주로 패드를 드라이빙하는 출력 버퍼에 발생되며 잘못된 트리거링이나, 더블 클락킹(Double Clocking) 등을 유발시켜 제품의 오동작과 성능을 저하시키는 요인이 된다.

도 1은 종래의 출력 버퍼를 도시한 것으로서, 버퍼의 출력이 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 변하는 순간 피크전류가 발생되며, 이때, VDD, VSS에 큰 레벨의 스위칭 노이즈가 발생하게 된다.

여기서, 1vdd와 1vss는 패키지 전압(1vddd), 접지(1vssd)와 패드사이에 접속된 본딩 와이어에 의한 인덕터를 나타낸다.

피크전류는 출력 용량성 로드(Cpacitive load)를 드라이빙하기 위한 로드 전류와 VDD, VSS 사이에 흐르는 전류(Ip)로 분류할 수 있으며 VDD, VSS에 발생되는 스위칭 노이즈의 진폭은 VDD, VSS 사이에 흐르는 전류 Ip에 의해 결정된다.

Ip에 의해 발생되는 스위칭 노이즈 전압을 Vn이라고 할 때, dVn은 대략 L*dIp/dt(식1)과 같이 나타낼 수 있다. 여기서, L은 패드와 패키지이 핀을 연결하는 본딩 와이어(Bonding Wire)의 인덕터(Inductor) 성분값이다.

도 2a는 도 1에 도시된 출력버퍼의 입력신호이고, 도 2b는 도 1에 도시된 출력버퍼의 출력신호이고, 도 2c는 도 1에 도시된 출력버퍼의 VSS에서의 스위칭 노이즈이고, 도 2d는 도 1에 도시된 출력버퍼의 VDD에서의 스위칭 노이즈이고, 도 2e는 도 1에 도시된 인덕터 1vss에 흐르는 전류를 도시한 그래프이다.

도 2a 내지 도 2e에 도시된 바와 같이 입력신호의 레벨이 변동시마다 전원 전압 VDD와 VSS에서 스위칭 노이즈가 발생되는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 창출한 것으로서, 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼를 제공하는 데 목적이 있다.

도 1은 종래의 출력 버퍼 회로도이다.

도 2a는 도 1에 도시된 출력버퍼의 입력신호이다.

도 2b는 도 1에 도시된 출력버퍼의 출력신호이다.

도 2c는 도 1에 도시된 출력버퍼의 VSS에서의 스위칭 노이즈이다.

도 2d는 도 1에 도시된 출력버퍼의 VDD에서의 스위칭 노이즈이다.

도 2e는 도 1에 도시된 인덕터 1vss에 흐르는 전류값이다.

도 3은 본 발명에 따른 출력 버퍼 회로도이다.

도 4a는 도 3에 도시된 출력버퍼의 입력신호이다.

도 4b는 도 3에 도시된 출력버퍼의 출력신호이다.

도 4c는 도 3에 도시된 출력버퍼의 VSS에서의 스위칭 노이즈이다.

도 4d는 도 3에 도시된 출력버퍼의 VDD에서의 스위칭 노이즈이다.

도 4e는 도 3에 도시된 인덕터 1vss에 흐르는 전류값이다.

상기 목적을 달성하기 위한 본 발명에 따른 낮은 스위칭 노이즈를 갖는 출력 버퍼는, VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함이 바람직하다.

이하 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3은 본 발명에 따른 낮은 스위칭 노이즈 출력 버퍼를 도시한 회로도이다.

도 3에서 본 발명회로의 간명성을 위해 출력버퍼를 드라이브하는 프리드라이버 회로는 생략하였다.

여기서, 1vdd와 1vss는 패키지 전압(1vddd), 접지(1vssd)와 패드사이에 접속된 본딩 와이어에 의한 인덕터를 나타낸다.

도 3에서, PMOS 트랜지스터 MP0, MP1, MP2와 MOS 트랜지스터 MN0, MN1, MN2에서 MP0과 MN0, MP1과 MN1, MP2와 MN2로 각기 직렬로 접속된 버퍼가 전원 전압VDD와 VSS 사이를 병렬접속되어 출력 로드를 드라이빙하는 버퍼단을 구성하며, PMOS 트랜지스터 MP3, MP4, MP5, MP6과 NMOS 트랜지스터 MN3, MN4, MN5, MN6은 입력단자인 ip, in에 입력되는 입력신호의 지연을 제어하는 지연소자를 구성한다.

입력단자 ip는 MP0 게이트에 접속되며 MP0 게이트와 MP1 게이트 사이에 MP3과 MN3이 병렬로 접속되어 지연소자를 구성하며, 입력단자 in은 MN0 게이트에 접속되며 MN1 게이트 사이에 MP4와 MN4가 병렬로 접속되어 지연소자를 구성한다.

여기서 MP3과 MP4 게이트는 VSS에 접속되며, MN3과 MN4 게이트는 전원 전압 VDD에 접속된다.

이와 동일한 방법으로 MP5와 MN5는 병렬로 MP1 게이트와 MP2 게이트 사이에 접속되어 신호를 지연시키며, MP6과 MN6은 병렬로 MN1 게이트와 MN2 게이트 사이에 접속되어 신호를 지연시킨다.

도 3의 구성에 따른 동작을 살펴보면, 입력단자인 ip, in은 미도시된 프리-드라이버로부터 동상의 펄스를 인가 받으며, 이 신호에 의해 MP0, MN0이 가장 먼저 동작하게 된다. 입력단자인 ip, in에 인가된 신호는 다시 MP3, MN3, MP4, MN4를 통해 소정 시간 지연되어 노드 P1, N1에 전달된다.

이에 따라 입력단자 ip, in에 유입된 신호는 소정시간 지연되어 MP1, MN1 게이트에 유입되고 MP1, MN1을 동작시킨다. 상기와 같은 동작이 MP2, MN2, MP5, MP6, MN5, MN6에서 반복되며, 이러한 기능을 갖는 단위 블록을 버퍼 용량에 따라 삭제 또는 추가할 수 있다.

도 1에 도시된 종래의 버퍼회로에서 VDD, VSS 사이에 흐르는 전류를 IP1이라 하고, 도 3에 도시된 본 발명의 버퍼회로에서 VDD, VSS 사이에 흐르는 전류를 IP2이라고 할 때, IP1과 IP2의 전류값은 거의 동일하다.

즉, 도 3에서 MP0, MN0, MP1, MN1, MN2, MN2는 각각 일정한 지연값을 갖고 각각의 IP 전류를 발생하며, 이들의 총합은 IP1이다. 따라서, 상기 수식(1)에 의해 도 1과 도 3에 도시된 버퍼의 스위칭 노이즈의 단면적은 같지만 본 발명의 최대 스위칭 노이즈는 종래의 출력버퍼보다 현저히 줄어든다.

도 4a는 도 3에 도시된 출력버퍼의 입력신호이고, 도 4b는 도 3에 도시된 출력버퍼의 출력신호이고, 도 4c는 도 3에 도시된 출력버퍼의 VSS에서의 스위칭 노이즈이고, 도 4d는 도 3에 도시된 출력버퍼의 VDD에서의 스위칭 노이즈이고, 도 4e는 도 3에 도시된 인덕터 1vss에 흐르는 전류를 도시한 그래프이다.

상술한 바와 같이 본 발명에 따른 낮은 스위칭 노이즈 출력 버퍼는 병렬로 접속된 버퍼사이에 지연소자를 접속하여 입력신호가 지연시간을 갖고 각 드라이버 버퍼에 인가됨으로써, 급격한 레벨변화에 따른 스위칭 노이즈를 억제하는 기능을 제공한다.

Claims (2)

1. VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함을 특징으로 하는 낮은 스위칭 노이즈를 갖는 출력 버퍼.
2. 제1항에 있어서,

   상기 지연소자는 NMOS와 PMOS가 병렬로 접속된 소자임을 특징으로 하는 낮은 스위칭 노이즈를 갖는 출력 버퍼.