KR950007285A - 플립플롭형 증폭 회로 - Google Patents
플립플롭형 증폭 회로 Download PDFInfo
- Publication number
- KR950007285A KR950007285A KR1019940017912A KR19940017912A KR950007285A KR 950007285 A KR950007285 A KR 950007285A KR 1019940017912 A KR1019940017912 A KR 1019940017912A KR 19940017912 A KR19940017912 A KR 19940017912A KR 950007285 A KR950007285 A KR 950007285A
- Authority
- KR
- South Korea
- Prior art keywords
- node
- field effect
- insulated gate
- effect transistor
- channel insulated
- Prior art date
Links
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 claims abstract 2
- 230000005669 field effect Effects 0.000 claims 28
- 230000005540 biological transmission Effects 0.000 claims 3
- 238000000034 method Methods 0.000 claims 3
- 239000004065 semiconductor Substances 0.000 claims 2
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
플비플롭형 증폭회로는 제1전압(VIN1)과 제2전압(VIN2)간의 전압차를 증폭하기 위해 적용된다. 이 증폭회로는 제1전압 전원을 공급하는 제1전원선(31)과 제1전원 전압보다 낮은 제2전원 전압을 공급하는 제2전원선(33)과 제1노드(37)가 제1인버터(26)의 입력단과 제2인버터(25)의 출력단에 접속되어 제1전압을 수용하고 제2노드(36)가 제1인버터의 출력단과 제2인버터의 입력단에 접속되어 제2전압을 수용하는 제1 내지 제4노드(37,36,32B,34B)와, 링의 형상으로 접속된 제1 및 제2인버터(26,25)를 포함하는 플립플롭 회로(24)와; 상기 제1전원선과 상기 플립플롭 회로의 제3노드 사이에 접속되는 제1임피던스소자(32)와 상기 제2전원선과 상기 플립플롭 회로의 제4노드 사이에 접속되는 제2임피던스소자(34)와 상기 플립플롭 회로의 제3 및 제4노드 사이에 접속되어 리세트 제어신호(SC)에 응답하여 ON 상태시에 제3 및 제4노드를 전기 접속시키고, OFF 상태시에 제3 및 제4노드를 분리시키는 스위치(35)를 구비하는데, 상기 스위치는 플립플롭형 증폭회로를 리세트시 ON 상태로 되고 리세트 제어신호에 응답하여 리세트후 OFF 상태로 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 플립플롭형 증폭회로의 동작 원리를 설명하는 회로도
제9도는 본 발명에 따른 플립플롭형 증폭회로의 제2실시예를 도시하는 회로도
Claims (11)
- 제1전압(VIN1)과 제2전압(VIN2)간의 전압차를 증폭하기 위해 구성된 플립플롭형 증폭회로에 있어서, 제1전원 전압(Vcc)을 공급하는 제1전원선(31)과; 제1전원 전압보다 낮은 제2전원 전압(Vss)을 공급하는 제2전원선(33)과; 제1노드(37)가 제1인버터의 입력단과 제2인버터의 출력단에 접속되어 제1전압을 수용하고 제2노드(36)가 제1인버터의 출력단과 제2인버터의 입력단에 접속되어 제2전압을 수용하는 제1 내지 제4노드(37,36,32B,34B)와, 링의 형상으로 접속된 제1 및 제2인버터(26,25)를 포함하는 플립플롭 회로(24)와; 상기 제1전원선과 상기 플립플롭 회로의 제3노드 사이에 접속되는 제1임피던스소자(32)와; 상기 제2전원선과 상기 플립플롭 회로의 제4노드 사이에 접속되는 제2임피던스소자(34)와; 상기 플립플롭 회로의 제3 및 제4노드 사이에 접속되어 리세트 제어신호(SC)에 응답하여 ON 상태시에 제3 및 제4노드(32B,34B)를 전기 접속시키고, OFF 상태시에 제3 및 제4노드를 분리시키는 전환수단(35)를 구비하는데, 상기 전환 수단은 리세트 제어신호에 응답하여 플립플롭형 증폭 회로를 리세트시 ON 상태로 되고 리세트후 OFF 상태로 되는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제1항에 있어서, 상기 제1인버터(26)는 제3노드(32B)에 접속된 소오스와, 제1노드(37)에 접속된 드레인 및 제2노드(36)에 접속된 게이트를 가지며, 부하 소자를 형성하는 제1p 채널 트랜지스터(28)와; 제4노드(34B)에 접속된 소오스와, 제1노드에 접속된 드레인 및 제2노드에 접속된 게이트를 가지며, 구동 소자를 형성하는 제1n 채널 트랜지스터(30)와; 제3노드에 접속된 소오스와, 제2노드에 접속된 드레인 및 제1노드에 접속된 게이트를 가지며, 부하 소자를 형성하는 제2p 채널 트랜지스터(27)와; 제4노드에 접속된 소오스와, 제2노드에 접속된 드레인 및 제1노드에 접속된 게이트를 가지며, 구동 소자를 형성하는 제2n 채널 트랜지스터(29)를 구비하는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제2항에 있어서, 상기 제1 및 제2p채널 트랜지스터(28,27)는 p채널 절연 게이트형 전계 효과트랜지스터로 구성되고, 상기 제1 및 제2n 채널 트랜지스터(30,29)는 n채널 절연 게이트형 전계 효과트랜지스터로 구성되는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제1항에 있어서, 제1전압이 제1노드(37)에 공급됨으로서 전송 제어 신호에 응답하여 리세트가 개시되기 이전에 ON 상태로 되고 리세트가 완료된 이후에 OFF 상태로 되는 제1아날로그 스위치(41)와; 제2전압이 제2노드(36)에 공급됨으로서 전송 제어 신호에 응답하여 리세트가 개시되기 이전에 ON 상태로 되고 리세트가 완료된 이후에 OFF 상태로 되는 제2아날로그 스위치(42)를 추가로 구비하는 것을 특징으로 하는 플립플롭형 증폭회로.
- 제4항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 접속된 소오스와, 게이트 및 p채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되고 제3노드(32B)에 접속된 드레인을 갖는 p채널 절연 게이트형 전계 효과 트랜지스터(53)를 구비하고, 상기 제2임피던스 소자(34)는 상기 제2전원선(33)에 접속된 소오스와, 게이트 및 n채널 절연 게이트형 전계 효과트랜지스터의 게이트에 접속되고 제4노드(34B)에 접속된 드레인을 갖는 n채널 절연 게이트형 전계 효과트랜지스터(55)를 구비하는 것을 특징으로 하는 플립플롭형 증폭회로.
- 제4항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 접속된 소오스와, 상기 제2전원선에 접속된 게이트 및 제3노드(32B)에 접속된 드레인을 갖는 p채널 절연 게이트형 전계 효과 트랜지스터(53)를 구비하고, 상기 제2임피던스 소자(34)는 상기 제2전원선(33)에 접속된 소오스와, 상기 제1전원선에 접속된 게이트 및 제4노드(34B)에 접속된 드레인을 갖는 n채널 절연 게이트형 전계 효과트랜지스터(55)를 구비하는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제4항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 공통으로 접속된 소오스와, 제3노드(32B)에 공통으로 접속된 드레인을 갖는 상기 제1 및 제2p채널 절연 게이트형 전계 효과 트랜지스터(75,74)를 구비하고, 상기 제2임피던스 소자(34)는 상기 제3전원선(33)에 공통으로 접속된 소오스와, 제4노드(34B)에 공통으로 접속된 드레인을 갖는 상기 제1 및 제2n채널 절연 게이트형 전계 효과 트랜지스터(77,76)를 구비하며, 상기 제1 p채널 절연 게이트형 전계 효과 트랜지스터(75) 및 상기 제1 n채널 절연 게이트형 전계 효과 트랜지스터(77)는 제1노드(37)에 접속된 게이트를 각각 가지며, 상기 제2 p채널 절연 게이트형 전계 효과 트랜지스터(74) 및 상기 제2 n채널 절연 게이트형 전계 효과 트랜지스터(76)는 제2노드(36)에 접속된 게이트를 각각 갖는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제1항에 있어서, 제1전압이 제1노드(37)에 공급되는 제1전류 미러 회로(66)와; 제2전압이 제2노드(36)에 공급되는 제2전류 미러 회로(67)를 추가로 구비하는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제8항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 접속된 소오스와, 게이트 및 p채널 절연 게이트형 전계 효과트랜지스터의 게이트에 접속되고 제3노드(32B)에 접속된 드레인을 갖는 p채널 절연 게이트형 전계 효과 트랜지스터(53)를 구비하고, 상기 제2임피던스소자(34)는 상기 제2전원선(33)에 접속된 소오스와, 게이트 및 n채널 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되고 제4노드(34B)에 접속된 드레인을 갖는 n채널 절연 게이트형 전계 효과 트랜지스터(55)를 구비하는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제8항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 접속된 소오스와, 상기 제2전원선에 접속된 게이트 및 제3노드(32B)에 접속된 드레인을 갖는 p채널 절연 게이트형 전계 효과 트랜지스터(53)를 구비하고, 상기 제2임피던스 소자(34)는 상기 제2전원선(33)에 접속된 소오스와, 상기 제1전원선에 접속된 게이트 및 제4노드(34B)에 접속된 드레인을 갖는 n채널 절연 게이트형 전계 효과 트랜지스터(55)를 구비하는 것을 특징으로 하는 플립플롭형 증폭 회로.
- 제8항에 있어서, 상기 제1임피던스 소자(32)는 상기 제1전원선(31)에 공통으로 접속된 소오스와, 제3노드(32B)에 공통으로 접속된 드레인을 갖는 상기 제1 및 제2p채널 절연 게이트형 전계 효과 트랜지스터(75,74)를 구비하고, 상기 제2임피던스 소자(34)는 상기 제3전원선(33)에 공통으로 접속된 소오스와, 제4노드(34B)에 공통으로 접속된 드레인을 갖는 제1 및 제2n채널 절연 게이트형 전계 효과 트랜지스터(77,76)를 구비하며, 상기 제1 p채널 절연 게이트형 전계 효과 트랜지스터(75) 및 상기 제1 n채널 절연 게이트형 전계 효과 트랜지스터(77)는 제1노드(37)에 접속된 게이트를 각각 가지며, 상기 제2 p채널 절연 게이트형 전계 효과 트랜지스터(74) 및 상기 제2 n채널 절연 게이트형 전계 효과 트랜지스터(76)는 제2노드(36)에 접속된 게이트를 각각 갖는 것을 특징으로 하는 플립플롭형 증폭 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5197101A JPH0750556A (ja) | 1993-08-09 | 1993-08-09 | フリップフロップ型増幅回路 |
JP93-197101 | 1993-08-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950007285A true KR950007285A (ko) | 1995-03-21 |
KR0146387B1 KR0146387B1 (ko) | 1998-12-01 |
Family
ID=16368748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940017912A KR0146387B1 (ko) | 1993-08-09 | 1994-07-25 | 플립플롭형 증폭 회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5537066A (ko) |
EP (1) | EP0639000B1 (ko) |
JP (1) | JPH0750556A (ko) |
KR (1) | KR0146387B1 (ko) |
DE (1) | DE69411335T2 (ko) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3642079B2 (ja) * | 1995-02-13 | 2005-04-27 | 直 柴田 | 半導体集積回路 |
DE69529615D1 (de) * | 1995-11-23 | 2003-03-20 | St Microelectronics Srl | CMOS-Abfühlverstärker mit Eingangsoffsetspannungsverminderung |
KR0167298B1 (ko) * | 1995-12-20 | 1999-01-15 | 문정환 | 메모리의 데이타 고속 억세스장치 |
US6060912A (en) * | 1997-09-19 | 2000-05-09 | National Semiconductor Corporation | High speed strobed comparator circuit having a latch circuit |
KR100319597B1 (ko) * | 1997-10-24 | 2002-04-22 | 김영환 | 반도체메모리의독출회로 |
GB2346237B (en) * | 1999-01-27 | 2003-04-30 | Sgs Thomson Microelectronics | Dynamic voltage sense amplifier |
US6791370B1 (en) * | 1999-07-16 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for adjusting clock skew |
JP2002150768A (ja) * | 2000-11-06 | 2002-05-24 | Fujitsu Ltd | 半導体記憶装置 |
DE60237966D1 (de) * | 2001-02-27 | 2010-11-25 | Broadcom Corp | Schnelle komparatoren mit verriegelungsstufe |
KR100391825B1 (ko) * | 2001-03-12 | 2003-07-16 | 주식회사 케이이씨 | 고속 리셋기능을 갖는 플립플롭 회로 및 플립플롭 회로의 리셋방법 |
US20050242109A1 (en) | 2004-04-30 | 2005-11-03 | Avon Rubber & Plastics, Inc. | Liquid storage and dispensing system and method |
US20080211569A1 (en) * | 2007-03-01 | 2008-09-04 | Hui Kelvin Yupak | Higher voltage switch based on a standard process |
GB2529861A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier |
GB2529862A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier and reference current circuitry |
PL3582296T3 (pl) | 2017-11-06 | 2021-12-27 | Lg Chem, Ltd. | Elektroda do baterii akumulatorowej o zwiększonym bezpieczeństwie, sposób jej wytwarzania oraz bateria akumulatorowa zawierająca tę samą elektrodę |
US11887655B2 (en) | 2020-08-13 | 2024-01-30 | Anhui University | Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches |
US11862285B2 (en) | 2020-09-01 | 2024-01-02 | Anhui University | Sense amplifier, memory and control method of sense amplifier |
US11929111B2 (en) | 2020-09-01 | 2024-03-12 | Anhui University | Sense amplifier, memory and method for controlling sense amplifier |
CN111933195B (zh) * | 2020-09-01 | 2022-11-01 | 安徽大学 | 灵敏放大器、存储器和灵敏放大器的控制方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4169233A (en) * | 1978-02-24 | 1979-09-25 | Rockwell International Corporation | High performance CMOS sense amplifier |
JPS6010495A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | センスアンプ |
US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
US5055720A (en) * | 1990-08-31 | 1991-10-08 | Simtek Corporation | Current mirror sense amplifier with reduced current consumption and enhanced output signal |
US5169878A (en) * | 1991-04-08 | 1992-12-08 | The Dow Chemical Company | Composition and method of preparation of viscosity-stabilized polyisocyanates comprising triazine groups |
US5196737A (en) * | 1991-04-09 | 1993-03-23 | Harris Corporation | Latching comparator employing transfer gates |
-
1993
- 1993-08-09 JP JP5197101A patent/JPH0750556A/ja not_active Withdrawn
-
1994
- 1994-07-19 US US08/277,517 patent/US5537066A/en not_active Expired - Lifetime
- 1994-07-20 DE DE69411335T patent/DE69411335T2/de not_active Expired - Fee Related
- 1994-07-20 EP EP94111302A patent/EP0639000B1/en not_active Expired - Lifetime
- 1994-07-25 KR KR1019940017912A patent/KR0146387B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0639000B1 (en) | 1998-07-01 |
US5537066A (en) | 1996-07-16 |
KR0146387B1 (ko) | 1998-12-01 |
EP0639000A2 (en) | 1995-02-15 |
JPH0750556A (ja) | 1995-02-21 |
DE69411335T2 (de) | 1998-10-29 |
EP0639000A3 (en) | 1995-10-25 |
DE69411335D1 (de) | 1998-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950007285A (ko) | 플립플롭형 증폭 회로 | |
KR970071829A (ko) | 반도체집적회로 | |
KR860003664A (ko) | 칩온칩(Chip-on-Chip)반도체 장치 | |
KR940027316A (ko) | 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로 | |
KR880010576A (ko) | 논리회로 | |
KR970063902A (ko) | 구동 회로 | |
KR860000719A (ko) | 상보형(相補型)Bi-MIS 게이트회로 | |
KR910015114A (ko) | 반도체 디지탈 회로 | |
US6480050B1 (en) | Level shifter with no quiescent DC current flow | |
KR930020850A (ko) | 레벨 변환회로 | |
KR970060217A (ko) | 출력회로, 누설전류를 감소시키기 위한 회로, 트랜지스터를 선택적으로 스위치하기 위한 방법 및 반도체메모리 | |
KR880012009A (ko) | BiMOS 논리회로 | |
KR910002127A (ko) | 전원절환회로 | |
US6369632B1 (en) | CMOS switching circuitry | |
KR860003712A (ko) | 논리게이트 회로 | |
KR970078002A (ko) | 전류 스파이크 억제 회로를 갖는 차분 신호 발생 회로 | |
KR960025713A (ko) | 링 발진기 | |
KR940012851A (ko) | 차동 전류원 회로 | |
KR950016002A (ko) | 3치 입력 버퍼 회로 | |
KR970013701A (ko) | 버스홀드회로 | |
KR960702698A (ko) | 전자 회로(CMOS input with Vcc compensated dynamic threshold) | |
EP0403174A3 (en) | Differential amplifying circuit operable at high speed | |
KR940004833A (ko) | 씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법 | |
JPH06343034A (ja) | 相補形fetを用いたドライバ装置 | |
KR890011195A (ko) | 증폭회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080425 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |