KR100712806B1

KR100712806B1 - 전자파 특성을 개선한 출력 드라이버

Info

Publication number: KR100712806B1
Application number: KR1020010038794A
Authority: KR
Inventors: 김선민
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2007-05-02
Also published as: KR20030002058A

Abstract

본 발명은 EMI(electro magnetic interference)특성을 개선한 출력 드라이버에 관한 것으로 이를 위한 본 발명은, 입력신호를 인가받아 소정시간 딜레이된 제1 제어신호와 제2 제어신호를 생성하는 신호 지연부; 상기 제1 제어신호가 로우 레벨일때 출력 전류의 피크치를 제한하는 제1 전류 제어부; 상기 제2 제어신호가 하이 레벨일때 출력 전류의 피크치를 제한하는 제2 전류 제어부; 및 상기 제1 전류제어부와 제2 전류 제어부의 출력에 응답한 출력을 생성하는 출력부를 구비한다.

EMI, 출력 드라이버

Description

전자파 특성을 개선한 출력 드라이버{Output Driver with improving EMI characteristic}

도 1a는 종래의 출력 드라이버의 상세 회로도.

도 1b는 종래의 출력 드라이버의 타이밍도.

도 2a는 종래의 다른 출력 드라이버의 상세 회로도.

도 2b는 종래의 다른 출력 드라이버의 타이밍도.

도 3은 본 발명에 따른 출력 드라이버의 일실시예.

도 4는 본 발명에 따른 출력 드라이버의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 신호 지연부 200 : 제1 전류 제어부

300 : 제2 전류 제어부 400 : 출력부

본 발명은 출력 드라이버에 관한 것으로, 특히 EMI(electro magnetic interference)특성을 개선한 출력 드라이버에 관한 것이다.

오늘날 회로의 고집적화와 고속동작의 추세에서 가장 문제가 되는 것은 고속 동작에 따른 EMI 발생을 어떻게 감소시키는가에 대한 것이다.

상기 EMI의 강도는 주로 회로내에서 소모되는 전류의 양과 비례하며, 특히 순간전류의 피크(peak)치에 가장 큰 영향을 받는다.

도 1a는 종래의 출력 드라이버를 나타낸다.

도 1a는 인버터 구성된 출력 드라이버로 입력신호(Vin)의 변화에 따라 캐패시터(CL)가 충전 또는 방전하는 구조로 되어있다.

상기 인버터 구성된 출력 드라이버는 입력신호(Vin)가 하이 에서 로우 또는 그 반대로 천이시 PMOS(P1)와 NMOS(N1)가 동시에 턴온 되는 순간이 발생하게 되는데, 이때 전원전압(VDD)과 접지 사이에 전류패스가 형성되어 도 1b에 도시된 바와 같이 피크 전류가 흐르게 되어 전자파가 생성되게 된다.

도 2a는 종래의 다른 출력 드라이버를 나타낸다.

도 2a를 참조하면, 입력신호에 응답하여 반전 출력을 생성하는 드라이버부(10)와, 상기 입력신호(Vin)가 로우 레벨일때 상기 드라이버부(10)의 출력 전류를 제한하는 PMOS 커런트 미러부(20)와, 상기 입력신호(Vin)가 하이 레벨일때 상기 드라이버부(10)의 출력전류를 제한하는 NMOS 커런트 미러부(30)를 포함하여 이루어진다.

이하 도 2a와 도 2b를 참조하여 설명하면 다음과 같다.

상기 NMOS 커런트 미러부(20)와 PMOS 커런트 미러부(30)는 상기 PMOS(P1)와 NMOS(N1)에 흐르는 전류의 양을 제한한다.

따라서, 상기 PMOS(P1)에 흐를수 있는 최대전류는 전류원(ip)에 흐르는 전류의 양으로 제한되며, 상기 NMOS(N1)에 흐를수 있는 최대전류는 전류원(in)에 흐르는 전류의 양과 같다.

그러므로 도 2b에 도시된 바와 같이 입력신호(Vin)가 천이하여 상기 PMOS(P1)와 NMOS(N1)가 동시에 턴온시 전원전압(VDD)과 접지 사이에 전류패스가 형성되었을때 흐르는 전류는 도 1b에 비하여 감소된다.

그러나, 상기한 출력 드라이버는 도 1b에 도시된 바와 같이 커런트 미러의 영향으로 입력신호(Vin)에 대한 출력신호의 파형이 풀 스윙(full swing)하지 못하게 되는 단점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 순간전류의 발생량을 감소시킴으로서 EMI의 생성을 억제하면서도 입력신호에 대한 출력신호의 파형이 풀 스윙할 수 있는 출력 드라이버를 제공함에 그 목적이 있다.

본 발명은 EMI(electro magnetic interference)특성을 개선한 출력 드라이버에 관한 것으로 이를 위한 본 발명은, 입력신호를 인가받아 소정시간 딜레이된 제1 제어신호와 제2 제어신호를 생성하는 신호 지연부; 상기 제1 제어신호가 로우 레벨일때 비활성화 상태이며 하이 레벨로 천이할 때 로우 레벨로 프리차지된 노드에 의해 전원 전압과 접지 사이에 순간적으로 전류 패스가 형성되는 것에 의해 출력 전류의 피크치를 제한하는 제1 전류 제어부; 상기 제2 제어신호가 하이 레벨일때 비활성화 상태이며 로우 레벨로 천이할 때 하이 레벨로 프리차지된 노드에 의해 전원 전압과 접지 사이에 순간적으로 전류 패스가 형성되는 것에 의해 출력 전류의 피크치를 제한하는 제2 전류 제어부; 및 상기 제1 전류제어부와 제2 전류 제어부의 출력에 응답하여 완만한 경사를 갖는 출력 전압을 생성하는 출력부를 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 EMI 특성을 개선한 출력 드라이버의 일실시예를 나타낸다.

도 3을 참조하면, 입력신호를 인가받아 소정시간 딜레이된 제1 제어신호(sn1)와 제2 제어신호(sn2)를 생성하는 신호 지연부(100)와, 상기 제1 제어신호(sn1)가 로우 레벨일때 출력 전류의 피크치를 제한하는 제1 전류 제어부(200)와, 상기 제2 제어신호(sn2)가 하이 레벨일때 출력 전류의 피크치를 제한하는 제2 전류 제어부(300) 및 상기 제1 전류제어부(200)와 제2 전류 제어부(300)의 출력에 응답한 출력을 생성하는 출력부(400)를 구비한다.

구체적으로, 상기 신호 지연부(100)는, 게이트는 입력신호를 인가받고 일측은 접지되는 NMOS(N1)와, 게이트는 상기 NMOS(N1)의 타측과 연결되고 일측은 입력신호를 인가받고 타측은 노드 1과 연결되는 PMOS(P1)와, 게이트는 상기 노드 1에 연결되고 일측은 상기 NMOS(N1)의 타측과 연결되고 타측에서는 제1 제어신호(sn1)를 출력하는 NMOS(N2)와, 일측은 전원전압에 연결되고 게이트는 입력신호를 인가받는 PMOS(P2)와, 일측은 입력신호를 인가받고 게이트는 상기 PMOS(P2)의 타측과 연결되고 타측은 노드 1에 연결되는 NMOS(N3) 및 일측은 상기 PMOS(P2)의 타측과 연결되고 게이트는 상기 노드 1에 연결되고 타측으로는 제2 제어신호(sn2)를 출력하는 PMOS(P3)를 포함하여 실시 구성되며,

상기 제1 전류 제어부(200)는, 커런트 미러로 구성되어 일측은 각각 전원전압에 연결되고 게이트는 공동으로 연결되는 PMOS(P4)와 PMOS(P5); 및 일측은 상기 PMOS(P4)의 타측에 연결되고 게이트는 상기 PMOS(P5)의 타측과 노드 2에 공동으로 연결되고, 타측은 상기 제1 제어신호(sn2)와 상기 PMOS(P4)의 게이트에 공동으로 연결되는 PMOS(P6)를 포함하여 실시 구성되며,

상기 제2 전류 제어부(300)는, 커런트 미러로 구성되어 일측은 각각 접지준위에 연결되고 게이트는 공동으로 연결되는 NMOS(N4)와 NMOS(N5) 및 일측은 상기 NMOS(N4)의 타측에 연결되고 게이트는 상기 NMOS(N5)의 타측과 노드 2에 공동으로 연결되고, 타측은 상기 제2 제어신호(sn2)와 상기 NMOS(N4)의 게이트에 공동으로 연결되는 NMOS(N6)를 포함하여 실시 구성되며,

상기 출력부(400)는, 게이트는 상기 제1 제어신호를 인가받고 일측은 전원전압에 연결되고 타측은 출력단자와 연결되는 PMOS(P7)와, 일측은 상기 PMOS(P7)의 타측과 연결되고 타측은 접지되며, 게이트는 상기 제2 제어신호(sn2)를 입력받는 NMOS(N7)를 포함하여 실시 구성된다.

상기한 구성의 본 발명을 도 3과 도 4를 참조하여 상세히 설명하도록 한다.

먼저, 입력신호(Vin)이 로우 레벨인 경우, PMOS(P2)가 턴온되어 NMOS(N3)를 활성화 시키므로 PMOS(P3)가 t1의 시간만큼 딜레이되어 턴온된다.

여기서, 상기 t1은 시간간격을 나타내는 것으로 하나의 MOS 트랜지스터에 의한 딜레이 시간을 말한다.

이때, 상기 NMOS N1, N2가 턴 오프 되므로 상기 제1 전류 제어부(200)는 비 활성화 상태에 있게 된다.

이어서, 상기 PMOS(P2)와 PMOS(P3)가 턴온되어 있으므로 제2 제어신호(sn2)가 하이 레벨의 상태에 있게되어 NMOS N4, N5, N7이 턴온되어 노드 2는 로우 레벨이 되고 출력(Vout)은 로우 레벨이 되며, 이때의 시간은 도 4를 기준으로 t2가 끝나는 시점이 된다.

다음으로, 상기 입력신호(Vin)가 하이 레벨로 천이하게 되면, 이번에는 NMOS(N1)이 먼저 턴온되고 이어서 PMOS(P1)이 t1 시간만큼 딜레이되어 턴온된다.

이때, 상기 PMOS P2, P3는 턴 오프 되므로 상기 제2 전류 제어부(300)는 비활성화 상태에 있게 된다.

이어서, NMOS N1, N2가 턴온 되어 있으므로 제1 제어신호(sn1)는 로우 레벨이 되며, PMOS P4, P5, P7을 턴온 시킨다.

또한, 상기 제2 전류 제어부(300)가 활성화시 노드 2를 로우 레벨로 프리차지 시켜 두었으므로 PMOS(P6)도 활성화 상태에 있게된다.

상기 NMOS(N2)에 의하여 제1 제어신호(sn1)이 입력신호(Vin)에 비하여 t1만큼 딜레이 되어 있는데 상기 제1 제어신호(sn1)에 의하여 PMOS P4, P5, P6이 턴온 되는 시점은 도 4의 t2가 종료되는 시점이 된다.

이때, 도 4의 출력신호 그래프에서 보듯이 t2가 완료되는 시점에서 상기 제2 전류 제어부(300)에 의하여 노드 2가 로우 레벨을 유지하는 시점에서 PMOS P4, P6과 NMOS N1, N2이 모두 활성화되는 순간이 발생하게 되며 출력(Vout)은 하이 레벨로 천이하는 과정에 있다.

따라서, 전원전압과 접지 사이에 전류패스가 형성되어 상기 PMOS(P4)는 커런트 미러로 동작하게 되어 PMOS(P5)로 입력되는 전류의 양이 감소하게 되어 출력 전류(Iout)가 감소하게 되므로 결과적으로 출력전압(Vout)이 완만하게 증가하게 된다.

상기 t2가 완료되는 시점에서 순간 활성화 되었던 PMOS(P6)은 노드 2가 PMOS(P5)에 의하여 하이 레벨로 천이함으로서 비활성화 되어 PMOS(P4)의 커런트 미러링을 하지 못하게 하여 이후 통상적인 출력 드라이버의 기능이 수행되도록 한다.

또한, 상기 제1 전류제어부(200)와 제2 전류제어부(300)에 의해 각각 PMOS(P7)와 NMOS(N7)의 게이트 전류를 제어함으로서 입력신호(Vin)에 대한 출력신호(Vout)의 스윙폭이 감소되지 않게 된다.

도 4에서 출력신호 그래프를 보면, 통상적인 출력전압(V1)에 비하여 본 발명의 출력전압(Vout)은 그 기울기가 완만하게 상승하며, 상기 t2가 종료되는 시점에서 NMOS(N1)를 통하여 일정전류(i)를 미리 디스차지(discharge) 시킴으로서 출력전류(Iout)를 감소시키게 되어 본 출력 드라이버는 적은양의 EMI 펄스만을 발생시키게 된다.

본 발명의 출력드라이버는 상기한 바와 같이 출력전압의 스윙 폭(swing width)을 감소시키지 않으면서도 출력 전류를 감소시켜 EMI 펄스를 감소시키고 그라운드 바운스 노이즈를 감소시킨다.

Claims

입력신호를 인가받아 소정시간 딜레이된 제1 제어신호와 제2 제어신호를 생성하는 신호 지연부;

상기 제1 제어신호가 로우 레벨일때 비활성화 상태이며 하이 레벨로 천이할 때 로우 레벨로 프리차지된 노드에 의해 전원 전압과 접지 사이에 순간적으로 전류 패스가 형성되는 것에 의해 출력 전류의 피크치를 제한하는 제1 전류 제어부;

상기 제2 제어신호가 하이 레벨일때 비활성화 상태이며 로우 레벨로 천이할 때 하이 레벨로 프리차지된 노드에 의해 전원 전압과 접지 사이에 순간적으로 전류 패스가 형성되는 것에 의해 출력 전류의 피크치를 제한하는 제2 전류 제어부; 및

상기 제1 전류제어부와 제2 전류 제어부의 출력에 응답하여 완만한 경사를 갖는 출력 전압을 생성하는 출력부

를 구비하는 EMI 특성을 개선한 출력 드라이버.
제 1 항에 있어서,

상기 신호 지연부는,

게이트는 입력신호를 인가받고 일측은 접지되는 제1 NMOS;

게이트는 상기 제1 NMOS의 타측과 연결되고 일측은 입력신호를 인가받고 타측은 제1 노드와 연결되는 제1 PMOS;

게이트는 상기 제1 노드에 연결되고 일측은 상기 제1 NMOS의 타측과 연결되고 타측에서는 제1 제어신호를 출력하는 제2 NMOS;

일측은 전원전압에 연결되고 게이트는 입력신호를 인가받는 제2PMOS;

일측은 입력신호를 인가받고 게이트는 상기 제2 PMOS의 타측과 연결되고 타측은 제1 노드에 연결되는 제3 NMOS; 및

일측은 상기 제2 PMOS의 타측과 연결되고 게이트는 상기 제1 노드에 연결되고 타측으로는 제2 제어신호를 출력하는 제3PMOS

를 포함하여 이루어지는 것을 특징으로 하는 EMI 특성을 개선한 출력 드라이버.
제 1 항에 있어서,

상기 제1 전류 제어부는,

커런트 미러로 구성되어 일측은 각각 전원전압에 연결되고 게이트는 공동으로 연결되는 제4 PMOS와 제5 PMOS; 및

일측은 상기 제4 PMOS의 타측에 연결되고 게이트는 상기 제5 PMOS의 타측과 제2 노드에 공동으로 연결되고, 타측은 상기 제1 제어신호와 상기 제4 PMOS의 게이트에 공동으로 연결되는 제6 PMOS를 포함하는 것을 특징으로 하는 EMI 특성을 개선한 출력 드라이버.
제 1 항에 있어서,

상기 제2 전류 제어부는,

커런트 미러로 구성되어 일측은 각각 접지준위에 연결되고 게이트는 공동으로 연결되는 제4 NMOS와 제5 NMOS; 및

일측은 상기 제4 NMOS의 타측에 연결되고 게이트는 상기 제5 NMOS의 타측과 제2 노드에 공동으로 연결되고, 타측은 상기 제2 제어신호와 상기 제4 NMOS의 게이트에 공동으로 연결되는 제6 NMOS를 포함하는 것을 특징으로 하는 EMI 특성을 개선한 출력 드라이버.