JP4280724B2 - 内部電圧供給回路 - Google Patents

Description

本発明は、内部電圧供給回路に関するもので、詳しくは、半導体装置の電流駆動能力によって入出力センスアンプなどに供給される内部電圧を制御する内部電圧供給回路に関するものである。

一般に、半導体装置は、半導体チップの製造工程における条件および環境などの要因によって製造品質に差があるが、この差によって半導体装置の動作性能にも差が発生することになる。また、半導体装置が高速化されるにつれて、この製造品質の差によって半導体装置の電流駆動能力などの動作性能が低下することもあり、特に、このような問題点は、アクティブ動作時、半導体装置のコア回路部で深刻に発生する。以下、従来の半導体装置の問題点を、図面に基づいて説明する。

図１は、半導体装置のコア回路部、特に、入出力センスアンプに電源を供給する回路及び入出力センスアンプを示した図である。図示したように、入出力センスアンプ１２０は、センスアンプ電源供給部１１０から高電圧Ｖｐｐまたはコア電圧Ｖｃｏｒｅをソース電圧として受けて動作する。このような構成は、ＳＤＲＡＭ以前の製品から始めて、現在のＤＲＡＭ周波数５３３［ＭＨｚ］以上の製品にも適用されている。

以下、前記回路の動作を具体的に説明する。まず、ワードラインがターン−オンされると、センスアンプは、ビットラインＢＩＴと相補ビットライン／ＢＩＴとの電位差を感知するようになる。このとき、まず、高電圧イネーブル信号ＳＡＰ１に応答したＮＭＯＳ（Ｎ１１）がターン−オンされ、高電圧Ｖｐｐがセンスアンプ１２０のソース電源として印加されることで、ノードＡのレベルが高電圧Ｖｐｐレベルになる。その後、所定時間が経過すると、高電圧イネーブル信号ＳＡＰ１がディセーブルされてＮＭＯＳ（Ｎ１１）がターン−オンされる反面、コア電圧イネーブル信号ＳＡＰ２がイネーブルされてＮＭＯＳ（Ｎ１２）がターン−オンされる。よって、コア電圧Ｖｃｏｒｅがセンスアンプ１２０のソース電源として印加されることで、ノードＡのレベルがコア電圧Ｖｃｏｒｅレベルに維持される。

図２は、前記回路における高電圧イネーブル信号ＳＡＰ１およびコア電圧イネーブル信号ＳＡＰ２による各部位の信号波形を示した図である。図示したように、センスアンプのソース電源であるノードＡの電位は、高電圧イネーブル信号ＳＡＰ１がイネーブルされた区間で高電圧Ｖｐｐ水準に上昇した後、高電圧イネーブル信号ＳＡＰ１がディセーブルされる区間からコア電圧Ｖｃｏｒｅ水準に下降して維持される。

しかしながら、従来の半導体装置においては、半導体チップ製造工程における環境および条件などの差による半導体装置の電流駆動能力などの動作性能差とは関係なしに、前記高電圧Ｖｐｐが印加される区間を一定に設定することで、半導体装置のＡＣ特性などの電気的特性が低下するか、または、電流消耗が増加するという問題点があった。すなわち、半導体装置が、製造工程における条件により電流駆動能力などの諸般の動作性能が低下する素子である場合、充分な高電圧Ｖｐｐを供給できないことから電流駆動能力が不足し、前記諸般の動作性能が良好な素子である場合、過多の高電圧Ｖｐｐを供給して不要な電流消耗が増加するという問題点があった。

米国特許出願公開第２００２／０１０９５３１号明細書 米国特許出願公開第２００２／０００３７３７号明細書 米国特許出願公開第２００２／００３１０２７号明細書

本発明は、ウェハー製造工程条件による半導体装置の電流駆動能力差を反映して入出力センスアンプなどのソース電圧に使用される内部電圧を調節することで、半導体装置の電気的特性を向上し、かつ、不要な電流消耗を減少してエネルギー効率を増加できる内部電圧供給回路を提供することを目的とする。

前記課題を達成するために、本発明の内部電圧供給回路は、半導体装置の内部電圧を供給する回路であって、第１イネーブル信号に応答して高電圧を供給する第１電圧駆動部と；第２イネーブル信号に応答してコア電圧を供給する第２電圧駆動部と；初期イネーブル信号の入力を受け、相異なるイネーブル区間幅を有する複数のイネーブル信号を発生する複数のイネーブル区間調節部と；半導体装置の電流駆動能力によって出力ドライバーの駆動能力を調節する複数のドライバーイネーブル信号を組み合わせて複数のゲートイネーブル信号を発生する信号組合せ部と；前記複数のゲートイネーブル信号のうちいずれか一つの信号に応答してオン−オフスイッチング動作をする複数の伝達ゲートを含み、前記複数のイネーブル信号のうちいずれか一つを前記第１イネーブル信号として出力する伝達ゲート部と；を含むことを特徴とする。

前記第２イネーブル信号は、前記第１イネーブル信号がイネーブル状態からディセーブル状態に遷移された後、イネーブルされることを特徴とする。

前記各イネーブル区間調節部は、前記初期イネーブル信号を所定時間遅延して出力する遅延部と、前記遅延部からの出力信号と前記初期イネーブル信号とを論理演算して出力する論理部と、を含むことを特徴とする。

前記論理部は、否定論理積演算を行うナンド（ＮＡＮＤ）ゲートであることを特徴とする。

前記複数のイネーブル区間調節部に含まれた各遅延部は、相異なる遅延時間を有することを特徴とする。

前記半導体装置は、ＯＣＤ（ｏｆｆ−ｃｈｉｐ ｄｒｉｖｅｒ）機能を備えたことを特徴とする。

前記第１電圧駆動部及び第２電圧駆動部は、それぞれＮＭＯＳ素子を含んで構成されることを特徴とする。

前記高電圧及びコア電圧は、半導体装置の入出力センスアンプのソース電源として使用されることを特徴とする。

前記半導体装置は、ＤＤＲ ＳＤＲＡＭ素子であることを特徴とする。

本発明による内部電圧供給回路は、ウェハー製造工程条件による半導体装置の電流駆動能力差によって入出力センスアンプなどのソース電圧に使用される内部電圧の高電圧印加区間幅を減少または増加することで、半導体装置の電気的特性を向上し、一層安定した動作特性を確保し、不要な電流消耗を減少してエネルギー効率を増加できるという効果がある。

ＤＤＲ ＳＤＲＡＭは、バス速度の継続的な増加によるＳＤＲＡＭの限界を克服するために、このＳＤＲＡＭの代りに導入された新しい標準案の一つである。ＤＤＲ ＳＤＲＡＭは、その動作が標準ＳＤＲＡＭとほぼ類似しているが、サイクル当り２回の伝送（クロック信号の上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）および下降エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で）しながら帯域幅を２倍に増加したものである。

一方、このようなＤＤＲ ＳＤＲＡＭ技術は、ＤＤＲ ＩＩ ＳＤＲＡＭに至り、出力ドライビングの強さを制御してインピーダンスを調節するために、各段階別に出力ドライビングの強さを増加または減少するＯＣＤ（ｏｆｆ−ｃｈｉｐ ｄｒｉｖｅｒ）機能を追加するようになった。このＯＣＤ機能は、出力ドライビングの強さを制御することで、内部データであるＤｏｕｔ信号に対するインピーダンスマッチングをするために追加された手段であって、ＯＣＤ機能を備えた半導体装置は、半導体チップの製造工程における条件および環境などの要因によって決定された半導体装置の電流駆動能力により、出力ドライビングの強さを制御するように設計されている。

これを図３に基づいて説明すると、もし半導体装置の電流駆動能力が所定の基準電流駆動能力よりも低い場合は、ターン−オンされる出力ドライバーの個数を増加することで出力ドライビングの強さを増加し、半導体装置の電流駆動能力が基準電流駆動能力よりも高い場合は、ターン−オンされる出力ドライバーの個数を減少することで出力ドライビングの強さを減少する。

本発明は、半導体装置の自体電流駆動能力によって出力ドライビングの強さを調節するＯＣＤ機能の概念的原理を、入出力センスアンプなどに電源を供給する内部電源供給回路に適用したものである。すなわち、半導体装置の前記電流駆動能力が所定の基準電流駆動能力よりも大きい場合は、センスアンプに供給される高電圧Ｖｐｐがイネーブルされる区間の幅を前記所定の基準電流駆動能力であるときの基準幅よりも相対的に小さくする。その反面、半導体装置の前記電流駆動能力が所定の基準電流駆動能力よりも小さい場合は、センスアンプに供給される高電圧Ｖｐｐがイネーブルされる区間の幅を前記所定の基準電流駆動能力であるときの基準幅よりも相対的に大きくする。

図４は、半導体装置の電流駆動能力が前記基準駆動能力に対比して低い場合、高電圧イネーブル信号のイネーブル区間幅を調節する方法を示した図であって、第３イネーブル区間調節部をターン−オンして、相対的にイネーブル区間の幅が大きい高電圧イネーブル信号ＳＡＰ１を出力することを示している。

その反面、図５は、半導体装置の電流駆動能力が所定の基準駆動能力に対比して高い場合、高電圧イネーブル信号のイネーブル区間幅を調節する方法を示した図であって、第１イネーブル区間調節部をターン−オンして、相対的にイネーブル区間の幅が小さい高電圧イネーブル信号ＳＡＰ１を出力することを示している。

以下、前記概念的原理による本発明の構成及び動作を、図６に基づいて説明する。

図６は、本発明の一実施形態による内部電圧供給回路の構成を示した図であって、本発明による内部電圧供給回路は、高電圧イネーブル信号ＳＡＰ１に応答して高電圧Ｖｐｐを供給するＮＭＯＳ（Ｎ１００）と、コア電圧イネーブル信号ＳＡＰ２に応答してコア電圧Ｖｃｏｒｅを供給するＮＭＯＳ（Ｎ２００）と、半導体装置の電流駆動能力によって所定時間のイネーブル区間を有する前記高電圧イネーブル信号ＳＡＰ１を供給する高電圧イネーブル信号発生部２００と、を含んで構成される。ここで、半導体装置の前記電流駆動能力が所定の基準駆動能力よりも大きい場合は、前記イネーブル区間の幅が所定基準幅よりも相対的に小さく設定され、前記電流駆動能力が前記基準駆動能力よりも小さい場合は、前記イネーブル区間の幅が前記所定基準幅よりも相対的に大きく設定される。

コア電圧イネーブル信号ＳＡＰ２は、前記高電圧イネーブル信号ＳＡＰ１がイネーブル状態からディセーブル状態に遷移された後、イネーブルされる。

高電圧イネーブル信号発生部２００は、初期イネーブル信号ＰＲＥ＿ＳＡＰ１の入力を受け、相異なるイネーブル区間幅を有する複数のイネーブル信号ＳＡＰ１＿１，ＳＡＰ１＿２，ＳＡＰ１＿３を発生する複数のイネーブル区間調節部２１１，２１３，２１５を含む。また、各イネーブル区間調節部２１１，２１３，２１５は、初期イネーブル信号ＰＲＥ＿ＳＡＰ１を所定時間遅延して出力する遅延部２１２，２１４，２１６と、前記遅延部２１２，２１４，２１６からの出力信号と初期イネーブル信号ＰＲＥ＿ＳＡＰ１とを否定論理積演算して出力するナンドゲートＮＤ１１，ＮＤ１２，ＮＤ１３を含む。

高電圧イネーブル信号発生部２００は、半導体装置の電流駆動能力によって出力ドライバー２５０の駆動能力を調節する複数のドライバーイネーブル信号ｏｃｄ＿ｄｒｖ５，ｏｃｄ＿ｄｒｖ９を組み合わせて複数のゲートイネーブル信号を発生する信号組合せ部２３０と、前記複数のゲートイネーブル信号に応答して動作し、前記複数のイネーブル信号ＳＡＰ１＿１，ＳＡＰ１＿２，ＳＡＰ１＿３のうちいずれか一つを高電圧イネーブル信号ＳＡＰ１として出力する伝達ゲート部２２０をさらに含む。この伝達ゲート部２２０は、前記複数のゲートイネーブル信号のうちいずれか一つの信号に応答してオン−オフスイッチング動作をする複数の伝達ゲートＴ１０，Ｔ２０、Ｔ３０を含む。

以下、このように構成された本実施形態の動作を説明する。

半導体装置において、出力ドライバーの出力ドライビングの強さは、自体電流駆動能力と基準電流駆動能力とを比較して決定される。ここで、基準電流駆動能力水準とは、半導体装置の自体電流駆動能力の標準になる値であって、半導体装置の特性および機能などによって決定され、これに基づいて半導体装置の電流駆動能力の水準が決定される。

まず、半導体装置の電流駆動能力が基準電流駆動能力水準である場合は、複数のドライバーイネーブル信号のうち、ｏｃｄ＿ｄｒｖ４、ｏｃｄ＿ｄｒｖ５、ｏｃｄ＿ｄｒｖ６及びｏｃｄ＿ｄｅｆａｕｌｔのみがイネーブル状態になる。したがって、ドライバーイネーブル信号ｏｃｄ＿ｄｒｖ５がハイレベル、ドライバーイネーブル信号ｏｃｄ＿ｄｒｖ９がローレベルになって信号組合せ部２３０に入力される。よって、ナンドゲートＮＤ２２の出力がローレベル、ナンドゲートＮＤ２１およびナンドゲートＮＤ２３の出力がハイレベルになるので、伝達ゲートＴ２０のみがターン−オンされる。

その結果、初期イネーブル信号ＰＲＥ＿ＳＡＰ１は、イネーブル区間調節部２１３に印加された後、遅延部２１４の遅延時間と同一である第１時間だけのイネーブル区間を有する信号に変換され、高電圧イネーブル信号ＳＡＰ１として出力される。また、ＮＭＯＳ（Ｎ１００）は、前記高電圧イネーブル信号ＳＡＰ１をゲートで受け、前記第１時間の間高電圧Ｖｐｐをセンスアンプ２４０に供給した後でディセーブルされ、その後、コア電圧イネーブル信号ＳＡＰ２によってイネーブルされるＮＭＯＳ（Ｎ２００）がコア電圧Ｖｃｏｒｅをセンスアンプ２４０に供給する。

一方、もし半導体装置の自体電流駆動能力が基準電流駆動能力水準よりも大きい場合は、複数のドライバーイネーブル信号のうちｏｃｄ＿ｄｒｖ４のみがイネーブル状態になる。したがって、ドライバーイネーブル信号ｏｃｄ＿ｄｒｖ５およびドライバーイネーブル信号ｏｃｄ＿ｄｒｖ９は、全てがローレベルになって信号組合せ部２３０に入力される。よって、ナンドゲートＮＤ２３の出力がローレベル、ナンドゲートＮＤ２１およびナンドゲートＮＤ２２の出力がハイレベルになるので、伝達ゲートＴ１０のみがターン−オンされる。

その結果、初期イネーブル信号ＰＲＥ＿ＳＡＰ１は、イネーブル区間調節部２１１に印加された後、遅延部２１２の遅延時間と同一である第２時間だけのイネーブル区間を有する信号に変換され、高電圧イネーブル信号ＳＡＰ１として出力される。ここで、前記第２時間は、前記第１時間よりも小さい値に設定される。ＮＭＯＳ（Ｎ１００）は、前記高電圧イネーブル信号ＳＡＰ１をゲートで受け、前記第２時間の間高電圧Ｖｐｐをセンスアンプ２４０に供給した後でディセーブルされ、その後、コア電圧イネーブル信号ＳＡＰ２によってイネーブルされるＮＭＯＳ（Ｎ２００）がコア電圧Ｖｃｏｒｅをセンスアンプ２４０に供給する。

したがって、半導体装置の自体電流駆動能力が基準電流駆動能力水準よりも大きい場合は、センスアンプに高電圧を印加する区間を基準区間よりも小さくすることで、不要な電流消耗の発生を防止することができる。

一方、もし半導体装置の自体電流駆動能力が基準電流駆動能力水準よりも小さい場合は、複数のドライバーイネーブル信号のうち、ｏｃｄ＿ｄｒｖ４、ｏｃｄ＿ｄｒｖ５、ｏｃｄ＿ｄｒｖ６、ｏｃｄ＿ｄｅｆａｕｌｔ、ｏｃｄ＿ｄｒｖ８及びｏｃｄ＿ｄｒｖ９が全てイネーブル状態になる。したがって、ドライバーイネーブル信号ｏｃｄ＿ｄｒｖ５およびドライバーイネーブル信号ｏｃｄ＿ｄｒｖ９は、全てハイレベルになって信号組合せ部２３０に入力される。よって、ナンドゲートＮＤ２１の出力がローレベル、ナンドゲートＮＤ２２およびナンドゲートＮＤ２３の出力がハイレベルになるので、伝達ゲートＴ３０のみがターン−オンされる。

その結果、初期イネーブル信号ＰＲＥ＿ＳＡＰ１は、イネーブル区間調節部２１５に印加された後、遅延部２１６の遅延時間と同一である第３時間だけのイネーブル区間を有する信号に変換され、高電圧イネーブル信号ＳＡＰ１として出力される。ここで、前記第３時間は、前記第１時間よりも大きい値に設定される。ＮＭＯＳ（Ｎ１００）は、前記高電圧イネーブル信号ＳＡＰ１をゲートで受け、前記第３時間の間高電圧Ｖｐｐをセンスアンプ２４０に供給した後でディセーブルされ、その後、コア電圧イネーブル信号ＳＡＰ２によってイネーブルされるＮＭＯＳ（Ｎ２００）がコア電圧（Ｖｃｏｒｅ）をセンスアンプ２４０に供給する。

したがって、半導体装置の自体電流駆動能力が基準電流駆動能力水準よりも小さい場合は、センスアンプに高電圧を印加する区間を基準区間よりも大きくして、半導体装置の駆動特性およびＡＣ特性などの電気的特性を低下せずに良好にすることができる。

本発明では、信号組合せ部２３０に印加されるドライバーイネーブル信号の個数を２個にした場合に対して開示したが、これに限定されることなく、半導体装置の自体電流駆動能力によって前記高電圧をイネーブルする区間をさらに細密化するために、ドライバーイネーブル信号をさらに多く使用することができ、イネーブル区間調節部及び伝達ゲートの個数もさらに多く設置することができる。

以上説明したように、本発明による内部電圧供給回路は、ウェハー製造工程条件による半導体装置の電流駆動能力差によって内部電圧の高電圧印加区間幅を減少または増加して調節することで、半導体装置の電気的特性を向上し、一層安定した動作特性を確保し、不要な電流消耗を減少してエネルギー効率を増加することができる。

一般の入出力センスアンプおよびその電源供給回路の構成を示した図である。 図１の各信号波形を示した図である。 半導体装置のＯＣＤ（ｏｆｆ−ｃｈｉｐ ｄｒｉｖｅｒ）機能の概念を示した図である。 半導体装置の電流駆動能力が所定の基準駆動能力に対比して低い場合、高電圧イネーブル信号のイネーブル区間幅を調節する方法を示した図である。 半導体装置の電流駆動能力が所定の基準駆動能力に対比して高い場合、高電圧イネーブル信号のイネーブル区間幅を調節する方法を示した図である。 本発明の一実施形態による内部電圧供給回路の構成を示した図である。

符号の説明

１１０ センスアンプ電源供給部、１２０ センスアンプ、２００ 高電圧イネーブル信号発生部、２１１，２１３，２１５ イネーブル区間調節部、２１２，２１４，２１６ 遅延部、２２０ 伝達ゲート部、２３０ 信号組合せ部、２４０ センスアンプ、２５０ 出力ドライバー。

Claims (9)

1. 半導体装置の内部電圧を供給する回路であって、
   第１イネーブル信号に応答して高電圧を供給する第１電圧駆動部と；
   第２イネーブル信号に応答してコア電圧を供給する第２電圧駆動部と；
   初期イネーブル信号の入力を受け、相異なるイネーブル区間幅を有する複数のイネーブル信号を発生する複数のイネーブル区間調節部と；
   半導体装置の電流駆動能力によって出力ドライバーの駆動能力を調節する複数のドライバーイネーブル信号を組み合わせて複数のゲートイネーブル信号を発生する信号組合せ部と；
   前記複数のゲートイネーブル信号のうちいずれか一つの信号に応答してオン−オフスイッチング動作をする複数の伝達ゲートを含み、前記複数のイネーブル信号のうちいずれか一つを前記第１イネーブル信号として出力する伝達ゲート部と；
   を含むことを特徴とする内部電圧供給回路。
2. 前記第２イネーブル信号は、前記第１イネーブル信号がイネーブル状態からディセーブル状態に遷移された後、イネーブルされることを特徴とする請求項１記載の内部電圧供給回路。
3. 前記各イネーブル区間調節部は、前記初期イネーブル信号を所定時間遅延して出力する遅延部と、前記遅延部からの出力信号と前記初期イネーブル信号とを論理演算して出力する論理部と、を含むことを特徴とする請求項１記載の内部電圧供給回路。
4. 前記論理部は、否定論理積演算を行うナンド（ＮＡＮＤ）ゲートであることを特徴とする請求項３記載の内部電圧供給回路。
5. 前記複数のイネーブル区間調節部に含まれた各遅延部は、相異なる遅延時間を有することを特徴とする請求項３記載の内部電圧供給回路。
6. 前記半導体装置は、ＯＣＤ（ｏｆｆ−ｃｈｉｐ ｄｒｉｖｅｒ）機能を備えたことを特徴とする請求項１記載の内部電圧供給回路。
7. 前記第１電圧駆動部及び第２電圧駆動部は、それぞれＮＭＯＳ素子を含んで構成されることを特徴とする請求項１記載の内部電圧供給回路。
8. 前記高電圧及びコア電圧は、半導体装置の入出力センスアンプのソース電源として使用されることを特徴とする請求項１記載の内部電圧供給回路。
9. 前記半導体装置は、ＤＤＲ ＳＤＲＡＭ素子であることを特徴とする請求項１記載の内部電圧供給回路。

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