JPH11328973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328973A JPH11328973A JP13875798A JP13875798A JPH11328973A JP H11328973 A JPH11328973 A JP H11328973A JP 13875798 A JP13875798 A JP 13875798A JP 13875798 A JP13875798 A JP 13875798A JP H11328973 A JPH11328973 A JP H11328973A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 昇圧電圧に達するまでの期間中にリングオシ
レータ周期を短くして速く動作させ、昇圧終了後にリン
グオシレータ周期を長くするように制御し、消費電力の
低減を実現する。 【解決手段】 昇圧電位を発生させるものであり、昇圧
電圧に達するまでの期間中の周期を短くして動作し、昇
圧終了後の周期を長くして動作するリングオシレータ１
と、リングオシレータ１から出力される昇圧電位に基づ
いてメモリセル３のワード線を昇圧させる昇圧回路２と
から構成される。リングオシレータ１は、メモリセル３
のワード線の昇圧電位がメモリセル書き込みに必要な昇
圧レベルＶBBに達するまでに複数昇圧し、複数の昇圧回
数まではリングオシレータ出力ＲＯＣの周期を速くして
高速にワード線電位を昇圧させ、昇圧レベルＶBBに達し
た以降はリングオシレータ出力ＲＯＣの周期を遅らせる
ことにより、リングオシレータ１自身に流れるＡＣ電流
を削減する。
レータ周期を短くして速く動作させ、昇圧終了後にリン
グオシレータ周期を長くするように制御し、消費電力の
低減を実現する。 【解決手段】 昇圧電位を発生させるものであり、昇圧
電圧に達するまでの期間中の周期を短くして動作し、昇
圧終了後の周期を長くして動作するリングオシレータ１
と、リングオシレータ１から出力される昇圧電位に基づ
いてメモリセル３のワード線を昇圧させる昇圧回路２と
から構成される。リングオシレータ１は、メモリセル３
のワード線の昇圧電位がメモリセル書き込みに必要な昇
圧レベルＶBBに達するまでに複数昇圧し、複数の昇圧回
数まではリングオシレータ出力ＲＯＣの周期を速くして
高速にワード線電位を昇圧させ、昇圧レベルＶBBに達し
た以降はリングオシレータ出力ＲＯＣの周期を遅らせる
ことにより、リングオシレータ１自身に流れるＡＣ電流
を削減する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティック型半
導体記憶装置（ＳＲＡＭ）、特に低電源電圧化のため採
用されている昇圧回路に関するものである。
導体記憶装置（ＳＲＡＭ）、特に低電源電圧化のため採
用されている昇圧回路に関するものである。
【０００２】
【従来の技術】近年、半導体装置は携帯機器需要の増加
により小型化・省電力化が進んでいる。そのため、バッ
テリー動作を可能とするための半導体装置に昇圧回路が
採用されている。
により小型化・省電力化が進んでいる。そのため、バッ
テリー動作を可能とするための半導体装置に昇圧回路が
採用されている。
【０００３】半導体装置内の電位を外部電位よりも昇圧
させて低電圧動作を可能とした昇圧回路を有する半導体
装置の技術が特開平３−２７３５９４号公報に開示され
ている。
させて低電圧動作を可能とした昇圧回路を有する半導体
装置の技術が特開平３−２７３５９４号公報に開示され
ている。
【０００４】特開平３−２７３５９４号公報に開示され
た技術は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
を対象としたものであり、後述の図７に示すようにチャ
ージポンプを使用した昇圧回路を装備することにより、
低電圧データ増幅やメモリセルデータ書き込み等の能力
向上を図るものである。
た技術は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
を対象としたものであり、後述の図７に示すようにチャ
ージポンプを使用した昇圧回路を装備することにより、
低電圧データ増幅やメモリセルデータ書き込み等の能力
向上を図るものである。
【０００５】また、図７に示す昇圧回路を４ＴＲ（トラ
ンジスタ）型スタティック型半導体記憶装置（ＳＲＡ
Ｍ）に使用し、高集積度を維持したまま低電圧による読
み書き可能なＳＲＡＭを実現させ、メモリセルへのデー
タ書き込み時のみ、ワード線を段階的に昇圧させるとい
う技術が特開平４−２１２７８８号公報に開示され、ま
た、ＴＦＴ型メモリセルのＳＲＡＭにて待機時間中に小
電力で昇圧可能とするＳＲＡＭが特開平５−１２０８８
２号公報に開示されている。
ンジスタ）型スタティック型半導体記憶装置（ＳＲＡ
Ｍ）に使用し、高集積度を維持したまま低電圧による読
み書き可能なＳＲＡＭを実現させ、メモリセルへのデー
タ書き込み時のみ、ワード線を段階的に昇圧させるとい
う技術が特開平４−２１２７８８号公報に開示され、ま
た、ＴＦＴ型メモリセルのＳＲＡＭにて待機時間中に小
電力で昇圧可能とするＳＲＡＭが特開平５−１２０８８
２号公報に開示されている。
【０００６】ここで、なぜ低電圧で動作するＳＲＡＭに
昇圧回路を用いてワード線を昇圧する必要があるのかに
ついて理由を説明する。
昇圧回路を用いてワード線を昇圧する必要があるのかに
ついて理由を説明する。
【０００７】図１１は、４個のトランジスタＱａ，Ｑ
ｂ，Ｑｃ，Ｑｄを用いた４ＴＲ（トランジスタ）型のメ
モリセル１７と、３個のトランジスタＱｅ，Ｑｆ，Ｑｇ
を用いたプリチャージ回路１６とを組み合わせた回路で
ある。
ｂ，Ｑｃ，Ｑｄを用いた４ＴＲ（トランジスタ）型のメ
モリセル１７と、３個のトランジスタＱｅ，Ｑｆ，Ｑｇ
を用いたプリチャージ回路１６とを組み合わせた回路で
ある。
【０００８】図１１において、ＷＬ１はメモリセル１７
のワード線であり、Ｎ型トランジスタＱａ，Ｑｃはメモ
リセルトランスファゲートとして機能し、Ｎ型トランジ
スタＱｂ，Ｑｄはメモリセルドライバーとして機能す
る。また、抵抗素子Ｒ１，Ｒ２はロード抵抗、Ｄ，ＤＢ
はビット線、２個のトランジスタＱｅ，Ｑｆはプリチャ
ージトランジスタである。
のワード線であり、Ｎ型トランジスタＱａ，Ｑｃはメモ
リセルトランスファゲートとして機能し、Ｎ型トランジ
スタＱｂ，Ｑｄはメモリセルドライバーとして機能す
る。また、抵抗素子Ｒ１，Ｒ２はロード抵抗、Ｄ，ＤＢ
はビット線、２個のトランジスタＱｅ，Ｑｆはプリチャ
ージトランジスタである。
【０００９】図１１に示すメモリセル１７にデータの読
み書きを実施したときの昇圧電位の有無に基づく差を図
１２，図１３を用いて説明する。
み書きを実施したときの昇圧電位の有無に基づく差を図
１２，図１３を用いて説明する。
【００１０】図１２（ａ）は、ワード線の電圧を昇圧せ
ずにデータの書き込み動作を行なった場合、図１３
（ａ）は、ワード線の電圧を昇圧してデータの書き込み
動作を行なった場合である。図１２（ｂ）及び図１３
（ｂ）は、図１２（ａ）及び図１３（ａ）の条件の下に
データの書き込み動作を行なった後に、時間を置かずに
読み出しを実施した場合である。
ずにデータの書き込み動作を行なった場合、図１３
（ａ）は、ワード線の電圧を昇圧してデータの書き込み
動作を行なった場合である。図１２（ｂ）及び図１３
（ｂ）は、図１２（ａ）及び図１３（ａ）の条件の下に
データの書き込み動作を行なった後に、時間を置かずに
読み出しを実施した場合である。
【００１１】図において、書き込みを実施する前のデー
タは、接点Ｖ２の電位が電源電圧ＶCC、接点Ｖ１の電位
がＧＮＤ（接地）であり、ビット線Ｄ，ＤＢはプリチャ
ージトランジスタＱｅ，Ｑｆにより電位が供給され電源
電位ＶCCのレベルになっている。
タは、接点Ｖ２の電位が電源電圧ＶCC、接点Ｖ１の電位
がＧＮＤ（接地）であり、ビット線Ｄ，ＤＢはプリチャ
ージトランジスタＱｅ，Ｑｆにより電位が供給され電源
電位ＶCCのレベルになっている。
【００１２】まず、メモリセル１７に接点Ｖ１，Ｖ２を
電位反転させるようにデータの書き込みを行なう場合に
ついて説明する。
電位反転させるようにデータの書き込みを行なう場合に
ついて説明する。
【００１３】この場合、メモリセル１７の選択線である
ワード線ＷＬ１のレベルをハイレベルに遷移させ、ビッ
ト線ＤＢのレベルをロウレベルとなるようにすることに
より、メモリセル１７のデータを書き込む。
ワード線ＷＬ１のレベルをハイレベルに遷移させ、ビッ
ト線ＤＢのレベルをロウレベルとなるようにすることに
より、メモリセル１７のデータを書き込む。
【００１４】このとき、接点Ｖ２は、ビット線ＤＢと同
様にＧＮＤレベルとなるが、接点Ｖ１は、セルトランス
ファゲートの閾値電圧により電源電圧ＶCCまで昇圧する
ことができず、途中の電圧からロード抵抗Ｒ１から供給
される電流のみで電源電圧ＶCCに近づくこととなる。
様にＧＮＤレベルとなるが、接点Ｖ１は、セルトランス
ファゲートの閾値電圧により電源電圧ＶCCまで昇圧する
ことができず、途中の電圧からロード抵抗Ｒ１から供給
される電流のみで電源電圧ＶCCに近づくこととなる。
【００１５】その後、メモリセル１７のデータを読み出
す場合、ビット線Ｄ，ＤＢは、別のメモリセル１７のデ
ータをリセットするため、プリチャージ回路１６のトラ
ンジスタＱｅ，Ｑｆ，Ｑｇが同時にオン状態となり、電
位がプリチャージされて電源電圧ＶCCまで昇圧する。
す場合、ビット線Ｄ，ＤＢは、別のメモリセル１７のデ
ータをリセットするため、プリチャージ回路１６のトラ
ンジスタＱｅ，Ｑｆ，Ｑｇが同時にオン状態となり、電
位がプリチャージされて電源電圧ＶCCまで昇圧する。
【００１６】次に、書き込み後に時間を置かずに書き込
んだメモリセルのデータを読み出す場合、図１２（ｂ）
に示すように、書き込みと同じくワード線ＷＬ１のレベ
ルがハイレベルに遷移するが、接点Ｖ１が電源電圧ＶCC
まで昇圧しない状態で読み出すこととなるため、メモリ
セルのドライバーとしてのトランジスタＱｄのゲート・
ソース間電圧が低い状態にて書き込んだデータを読み出
すことになる。
んだメモリセルのデータを読み出す場合、図１２（ｂ）
に示すように、書き込みと同じくワード線ＷＬ１のレベ
ルがハイレベルに遷移するが、接点Ｖ１が電源電圧ＶCC
まで昇圧しない状態で読み出すこととなるため、メモリ
セルのドライバーとしてのトランジスタＱｄのゲート・
ソース間電圧が低い状態にて書き込んだデータを読み出
すことになる。
【００１７】このため、トランジスタＱｄのゲート電圧
が電源電圧ＶCCである場合よりも電流能力が低下してお
り、ビット線ＤＢ側のトランスファゲートＱｃから流れ
込む電荷によって、接点Ｖ２の電位が上昇する。
が電源電圧ＶCCである場合よりも電流能力が低下してお
り、ビット線ＤＢ側のトランスファゲートＱｃから流れ
込む電荷によって、接点Ｖ２の電位が上昇する。
【００１８】この電位上昇を受けて接点Ｖ１の電位も低
下することになり、接点Ｖ１とＶ２の電位差が非常に小
さくなる。これが、メモリセルのデータを低電圧で保持
する上で障害となる。
下することになり、接点Ｖ１とＶ２の電位差が非常に小
さくなる。これが、メモリセルのデータを低電圧で保持
する上で障害となる。
【００１９】この現象を解消するために、図１３（ａ）
のように昇圧回路を利用し、ワード線のレベルを昇圧電
位ＶBBまで昇圧させ、トランスファゲートＱａの閾値電
圧以上に電位上昇させることにより、書き込み時に接点
Ｖ１のレベルを電源電圧ＶCCレベルに昇圧させる。
のように昇圧回路を利用し、ワード線のレベルを昇圧電
位ＶBBまで昇圧させ、トランスファゲートＱａの閾値電
圧以上に電位上昇させることにより、書き込み時に接点
Ｖ１のレベルを電源電圧ＶCCレベルに昇圧させる。
【００２０】これにより、図１３（ｂ）のように書き込
み直後で読み出しを行っても接点Ｖ１とＶ２の電位差が
大きいため、低電圧でもセルデータの破壊が起きない。
み直後で読み出しを行っても接点Ｖ１とＶ２の電位差が
大きいため、低電圧でもセルデータの破壊が起きない。
【００２１】昇圧回路の構成は、いずれもコンデンサー
の電荷を利用するものであり、コンデンサー電荷をチャ
ージアップさせることにより、外部電源電圧よりも高い
電位を作り出すものであるが、その昇圧電位Ｖａは、外
部電位をＶCCとすると、 Ｖａ＝（Ｃａ÷（Ｃｘ＋Ｃａ））×ＶCC＋ＶCC （式１） となる。ここで、Ｃａは昇圧回路内で構成されるブート
容量、Ｃｘは昇圧電位にするべき負荷容量である。
の電荷を利用するものであり、コンデンサー電荷をチャ
ージアップさせることにより、外部電源電圧よりも高い
電位を作り出すものであるが、その昇圧電位Ｖａは、外
部電位をＶCCとすると、 Ｖａ＝（Ｃａ÷（Ｃｘ＋Ｃａ））×ＶCC＋ＶCC （式１） となる。ここで、Ｃａは昇圧回路内で構成されるブート
容量、Ｃｘは昇圧電位にするべき負荷容量である。
【００２２】式１から分かるように昇圧電位を高くする
場合、負荷容量Ｃｘよりもブート容量Ｃａを大きくしな
ければならない。
場合、負荷容量Ｃｘよりもブート容量Ｃａを大きくしな
ければならない。
【００２３】しかしながら、チップサイズを小さくし、
コストを低くしようとした場合、このブート容量Ｃａを
大きくするのが困難となる。
コストを低くしようとした場合、このブート容量Ｃａを
大きくするのが困難となる。
【００２４】そのため、上述した３つの従来例は、リン
グオシレータを使用し、段階的に昇圧させるように構成
している。
グオシレータを使用し、段階的に昇圧させるように構成
している。
【００２５】図７に示す従来例の昇圧回路は、ＮＡＮＤ
回路Ｂ１とインバータＢ２〜Ｂ６とから構成されるリン
グオシレータ１と、トランジスタＱＢ１〜ＱＢ２とチャ
ージアップ用コンデンサＣＢ１とから構成されるチャー
ジポンプ回路２とを組み合わせている。図７に示す昇圧
回路の動作説明を図１０を用いて説明する。
回路Ｂ１とインバータＢ２〜Ｂ６とから構成されるリン
グオシレータ１と、トランジスタＱＢ１〜ＱＢ２とチャ
ージアップ用コンデンサＣＢ１とから構成されるチャー
ジポンプ回路２とを組み合わせている。図７に示す昇圧
回路の動作説明を図１０を用いて説明する。
【００２６】図７に示す昇圧回路では、書き込み開始信
号ＷＣＥがハイレベルになった後にリングオシレータ１
が動作し、リングオシレータ１の出力信号ＲＯＣは、Ｎ
ＡＮＤ回路Ｂ１とインバータＢ２〜Ｂ５との遅延時間に
よって決まる動作周期で発振する。
号ＷＣＥがハイレベルになった後にリングオシレータ１
が動作し、リングオシレータ１の出力信号ＲＯＣは、Ｎ
ＡＮＤ回路Ｂ１とインバータＢ２〜Ｂ５との遅延時間に
よって決まる動作周期で発振する。
【００２７】チャージポンプ回路２のコンデンサＣＢ１
の対局となる接点Ｖｂは発振前、トランジスタＱＢ１の
閾値電圧で決まる電位で安定しているが、発振信号ＲＯ
Ｃが入力されると、接点Ｖｂは、電源電圧ＶCCと同じ電
位差で昇圧する。
の対局となる接点Ｖｂは発振前、トランジスタＱＢ１の
閾値電圧で決まる電位で安定しているが、発振信号ＲＯ
Ｃが入力されると、接点Ｖｂは、電源電圧ＶCCと同じ電
位差で昇圧する。
【００２８】これにより、トランジスタＱＢ２がオン状
態となり、昇圧回路からの出力電圧Ｖａも昇圧する。
態となり、昇圧回路からの出力電圧Ｖａも昇圧する。
【００２９】しかし、上記式１で示すように、昇圧回路
からの出力電圧Ｖａの出力負荷が大きい場合、一度に昇
圧電位ＶBBまで昇圧することができず、複数回の発振に
よる発振信号ＲＯＣによって、出力電圧Ｖａは昇圧電位
ＶBBに達することとなる。
からの出力電圧Ｖａの出力負荷が大きい場合、一度に昇
圧電位ＶBBまで昇圧することができず、複数回の発振に
よる発振信号ＲＯＣによって、出力電圧Ｖａは昇圧電位
ＶBBに達することとなる。
【００３０】この必要となる発振周期は、式１を応用し
て求めることができる。たとえば、ブート容量Ｃａが５
０ｐＦ、負荷容量Ｃｘが１００ｐＦとし、電源電圧ＶCC
が２Ｖ、トランジスタＱＢ１，ＱＢ２の閾値電圧は０．
５Ｖ、必要となる昇圧電圧ＶBBは２．８Ｖとする。
て求めることができる。たとえば、ブート容量Ｃａが５
０ｐＦ、負荷容量Ｃｘが１００ｐＦとし、電源電圧ＶCC
が２Ｖ、トランジスタＱＢ１，ＱＢ２の閾値電圧は０．
５Ｖ、必要となる昇圧電圧ＶBBは２．８Ｖとする。
【００３１】まず、初めの昇圧動作で昇圧する電位は、 Ｖａ＝（50÷（100＋50））×2＋（2−0.5）＝2.17Ｖ （式２） 次に、２回目の昇圧動作は Ｖａ＝（50÷（100＋50））×2＋2.17＝2.83Ｖ （式３）
【００３２】したがって、図１０に示すように、２回の
昇圧動作によって必要な昇圧電圧ＶBBとなる。
昇圧動作によって必要な昇圧電圧ＶBBとなる。
【００３３】一般的にリングオシレータは、奇数個のイ
ンバータで構成されるが、インバータの動作速度は、低
電圧になるほど遅くなるため、リングオシレータの動作
周期が大きくなり、低電圧になるほど所望の昇圧電位に
昇圧するまでの速度が遅れ、この遅れが書き込み速度を
遅くする要因となる。
ンバータで構成されるが、インバータの動作速度は、低
電圧になるほど遅くなるため、リングオシレータの動作
周期が大きくなり、低電圧になるほど所望の昇圧電位に
昇圧するまでの速度が遅れ、この遅れが書き込み速度を
遅くする要因となる。
【００３４】
【発明が解決しようとする課題】そこで、書き込み速度
の遅れ対策として低電圧になるほどリングオシレータ周
期を速くする図８に示すような技術が特開平５−３２５
５７８号公報に開示されている。
の遅れ対策として低電圧になるほどリングオシレータ周
期を速くする図８に示すような技術が特開平５−３２５
５７８号公報に開示されている。
【００３５】図８に示す技術は、電源電位に依存しない
定電圧電位Ｖrefを使用し、デプレッション型Ｎｃｈト
ランジスタＴ１〜Ｔ５のゲート電位を外部電源電位ＶCC
と逆の依存性（外部電源電位ＶCCが低い場合→トランジ
スタＴ１〜Ｔ５のゲート電位が高い）となるようにし、
トランジスタＴ１〜Ｔ５のオン抵抗値が電源電位の低下
と共に低下することを利用して、リングオシレータ周期
を低電圧になるほど速くすることができるというもので
ある。
定電圧電位Ｖrefを使用し、デプレッション型Ｎｃｈト
ランジスタＴ１〜Ｔ５のゲート電位を外部電源電位ＶCC
と逆の依存性（外部電源電位ＶCCが低い場合→トランジ
スタＴ１〜Ｔ５のゲート電位が高い）となるようにし、
トランジスタＴ１〜Ｔ５のオン抵抗値が電源電位の低下
と共に低下することを利用して、リングオシレータ周期
を低電圧になるほど速くすることができるというもので
ある。
【００３６】定電圧電位Ｖrefをソース入力とするＰｃ
ｈトランジスタＱＣ２は、電源電位ＶCCに依存しない電
流能力となるが、電源電圧ＶCCをゲート入力とするＮｃ
ｈトランジスタＱＣ１は、電源電位の低下に伴い、その
電流能力が低下するため、接点Ｃ１が電源電位の低下と
共に上昇することとなる。
ｈトランジスタＱＣ２は、電源電位ＶCCに依存しない電
流能力となるが、電源電圧ＶCCをゲート入力とするＮｃ
ｈトランジスタＱＣ１は、電源電位の低下に伴い、その
電流能力が低下するため、接点Ｃ１が電源電位の低下と
共に上昇することとなる。
【００３７】これにより、トランジスタＴ１〜Ｔ５のオ
ン抵抗が小さくなり、リングオシレータ周期を速くする
ことが可能となる。
ン抵抗が小さくなり、リングオシレータ周期を速くする
ことが可能となる。
【００３８】図９（ａ），（ｂ）は、特開平５−３２５
５７８号公報に開示された昇圧回路であり、基本的に昇
圧する方式は同じである。図９のＲ１，Ｒ２の入力に接
続されるコンデンサＣＤ１，ＣＤ２は昇圧用であり、図
７のコンデンサＣＢ１に相当し、図９のトランジスタＱ
Ｄ３，ＱＤ４は初期電位保持用であり、図７のトランジ
スタＱＢ１に相当し、図９のトランジスタＱＤ１，ＱＤ
２は昇圧電位出力ゲートであり、図７のトランジスタＱ
Ｂ２に相当する。
５７８号公報に開示された昇圧回路であり、基本的に昇
圧する方式は同じである。図９のＲ１，Ｒ２の入力に接
続されるコンデンサＣＤ１，ＣＤ２は昇圧用であり、図
７のコンデンサＣＢ１に相当し、図９のトランジスタＱ
Ｄ３，ＱＤ４は初期電位保持用であり、図７のトランジ
スタＱＢ１に相当し、図９のトランジスタＱＤ１，ＱＤ
２は昇圧電位出力ゲートであり、図７のトランジスタＱ
Ｂ２に相当する。
【００３９】図９に示す昇圧回路の特徴は、昇圧電位出
力ゲートの電位を別のコンデンサＣＤ３，ＣＤ４を使用
し、１周期にコンデンサＣＤ１，ＣＤ２を使って２回昇
圧動作することにある。
力ゲートの電位を別のコンデンサＣＤ３，ＣＤ４を使用
し、１周期にコンデンサＣＤ１，ＣＤ２を使って２回昇
圧動作することにある。
【００４０】図７及び図９の場合、昇圧用のコンデンサ
サイズを大きくすることができないＳＲＡＭでは、複数
回の昇圧動作が必要となる。
サイズを大きくすることができないＳＲＡＭでは、複数
回の昇圧動作が必要となる。
【００４１】本来の低電圧動作の目的は、バッテリーに
てＳＲＡＭを使用することにあるが、リングオシレータ
に流れるＡＣ電流を抑えることがバッテリーで長時間使
用するために必要な条件となる。
てＳＲＡＭを使用することにあるが、リングオシレータ
に流れるＡＣ電流を抑えることがバッテリーで長時間使
用するために必要な条件となる。
【００４２】上述した従来例は、低電圧になるほど動作
周期を速くし、低電圧で高速に動作するＳＲＡＭとして
は有効な手段であるが、低電圧で書き込み動作を繰り返
し行った場合、消費電流が多くなり、バッテリーによる
長時間の動作を保証できないという問題がある。
周期を速くし、低電圧で高速に動作するＳＲＡＭとして
は有効な手段であるが、低電圧で書き込み動作を繰り返
し行った場合、消費電流が多くなり、バッテリーによる
長時間の動作を保証できないという問題がある。
【００４３】また、特開平８−２８７６７７号公報に
は、ＤＲＡＭを対象としたものが開示されており、特開
平８−２８７６７７号公報に開示された技術は、ＤＲＡ
Ｍの待機時にも昇圧回路を作動させている構造のもので
ある。
は、ＤＲＡＭを対象としたものが開示されており、特開
平８−２８７６７７号公報に開示された技術は、ＤＲＡ
Ｍの待機時にも昇圧回路を作動させている構造のもので
ある。
【００４４】しかしながら、特開平８−２８７６７７号
公報に開示された技術は、ＤＲＡＭの待機時及び動作時
の如何に拘らず、周波数の切り替えを行なうこととな
り、この技術をＳＲＡＭに導入すると、消費電流が多く
なり、バッテリーによる長時間の動作を保証できないと
いう問題がある。また、昇圧電位に達するまでの昇圧回
数が複数回となる場合、昇圧回路を複数段設ける必要が
あるため、回路配置面積をコンパクトにすることができ
ないという問題がある。
公報に開示された技術は、ＤＲＡＭの待機時及び動作時
の如何に拘らず、周波数の切り替えを行なうこととな
り、この技術をＳＲＡＭに導入すると、消費電流が多く
なり、バッテリーによる長時間の動作を保証できないと
いう問題がある。また、昇圧電位に達するまでの昇圧回
数が複数回となる場合、昇圧回路を複数段設ける必要が
あるため、回路配置面積をコンパクトにすることができ
ないという問題がある。
【００４５】本発明の目的は、昇圧電圧に達するまでの
期間中にリングオシレータ周期を短くして速く動作さ
せ、昇圧終了後にリングオシレータ周期を長くするよう
に制御し、消費電力の低減を実現する半導体記憶装置を
提供することにある。
期間中にリングオシレータ周期を短くして速く動作さ
せ、昇圧終了後にリングオシレータ周期を長くするよう
に制御し、消費電力の低減を実現する半導体記憶装置を
提供することにある。
【００４６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、リングオシレータ
と、昇圧回路とを有し、メモリセルを使用するスタティ
ック型半導体記憶装置であって、前記リングオシレータ
は、昇圧電位を発生させるものであり、昇圧電圧に達す
るまでの期間中の周期を短くして動作し、昇圧終了後の
周期を長くして動作するものであり、前記昇圧回路は、
前記リングオシレータから出力される昇圧電位に基づい
て前記メモリセルのワード線を昇圧させるものである。
め、本発明に係る半導体記憶装置は、リングオシレータ
と、昇圧回路とを有し、メモリセルを使用するスタティ
ック型半導体記憶装置であって、前記リングオシレータ
は、昇圧電位を発生させるものであり、昇圧電圧に達す
るまでの期間中の周期を短くして動作し、昇圧終了後の
周期を長くして動作するものであり、前記昇圧回路は、
前記リングオシレータから出力される昇圧電位に基づい
て前記メモリセルのワード線を昇圧させるものである。
【００４７】また、本発明に係る半導体記憶装置は、メ
モリセルと、ロウデコーダと、カラムデコーダと、ビッ
ト線制御回路と、昇圧回路と、リングオシレータとを有
する半導体記憶装置であって、前記メモリセルは、デー
タを記憶させるものであり、前記ロウデコーダは、アド
レスバッファ入力から前記メモリセルのワード線を選択
するものであり、前記カラムデコーダは、前記メモリセ
ルのビット線を選択するものであり、前記ビット線制御
回路は、前記メモリセルデータの読み出し・書き込みを
行なうものであり、前記昇圧回路は、前記メモリセルの
ワード線の電位を昇圧させるものであり、前記リングオ
シレータは、前記メモリセルのワード線の電位を昇圧さ
せるための昇圧電位を発生させるものであり、前記昇圧
電圧に達するまでの期間中の周期を短くして動作し、昇
圧終了後の周期を長くして動作するものである。
モリセルと、ロウデコーダと、カラムデコーダと、ビッ
ト線制御回路と、昇圧回路と、リングオシレータとを有
する半導体記憶装置であって、前記メモリセルは、デー
タを記憶させるものであり、前記ロウデコーダは、アド
レスバッファ入力から前記メモリセルのワード線を選択
するものであり、前記カラムデコーダは、前記メモリセ
ルのビット線を選択するものであり、前記ビット線制御
回路は、前記メモリセルデータの読み出し・書き込みを
行なうものであり、前記昇圧回路は、前記メモリセルの
ワード線の電位を昇圧させるものであり、前記リングオ
シレータは、前記メモリセルのワード線の電位を昇圧さ
せるための昇圧電位を発生させるものであり、前記昇圧
電圧に達するまでの期間中の周期を短くして動作し、昇
圧終了後の周期を長くして動作するものである。
【００４８】また、前記リングオシレータは、カウンタ
ーと、トランスファーゲート回路とを有し、前記カウン
ターは、リングオシレータ周期をモニターするものであ
り、前記トランスファーゲート回路は、リングオシレー
タ周期を変更するものである。
ーと、トランスファーゲート回路とを有し、前記カウン
ターは、リングオシレータ周期をモニターするものであ
り、前記トランスファーゲート回路は、リングオシレー
タ周期を変更するものである。
【００４９】また、前記トランスファーゲート回路は、
インバータとＮＡＮＤ回路で決まる周期回数をカウンタ
ーにより計数して、リングオシレータ周期を切り替える
ものである。
インバータとＮＡＮＤ回路で決まる周期回数をカウンタ
ーにより計数して、リングオシレータ周期を切り替える
ものである。
【００５０】また、前記カウンターに代えて、昇圧レベ
ル検知回路を有し、前記昇圧レベル検知回路は、インバ
ータとＮＡＮＤ回路で決まる周期回数を計数するもので
ある。
ル検知回路を有し、前記昇圧レベル検知回路は、インバ
ータとＮＡＮＤ回路で決まる周期回数を計数するもので
ある。
【００５１】また、前記リングオシレータは、ワード線
の昇圧電位がメモリセル書き込みに必要な昇圧レベルに
達するまでに複数昇圧し、複数の昇圧回数まではリング
オシレータ出力の周期を速くして高速にワード線電位を
昇圧させ、昇圧レベルに達した以降はリングオシレータ
出力の周期を遅らせるものである。
の昇圧電位がメモリセル書き込みに必要な昇圧レベルに
達するまでに複数昇圧し、複数の昇圧回数まではリング
オシレータ出力の周期を速くして高速にワード線電位を
昇圧させ、昇圧レベルに達した以降はリングオシレータ
出力の周期を遅らせるものである。
【００５２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００５３】（実施形態１）図１は、本発明の実施形態
１に係る半導体記憶装置を示すブロック図である。
１に係る半導体記憶装置を示すブロック図である。
【００５４】図において本発明に係る半導体記憶装置は
基本的構成として、リングオシレータ１と、昇圧回路２
とを有し、メモリセル３を使用するスタティック型半導
体記憶装置を対象とするものである。
基本的構成として、リングオシレータ１と、昇圧回路２
とを有し、メモリセル３を使用するスタティック型半導
体記憶装置を対象とするものである。
【００５５】リングオシレータ１は、昇圧電位を発生さ
せるものであり、昇圧電圧に達するまでの期間中の周期
を短くして動作し、昇圧終了後の周期を長くして動作す
るように構成されている。
せるものであり、昇圧電圧に達するまでの期間中の周期
を短くして動作し、昇圧終了後の周期を長くして動作す
るように構成されている。
【００５６】また、昇圧回路２は、リングオシレータ１
から出力される昇圧電位に基づいてメモリセル３のワー
ド線を昇圧させるように構成されている。
から出力される昇圧電位に基づいてメモリセル３のワー
ド線を昇圧させるように構成されている。
【００５７】リングオシレータ１は、メモリセル３のワ
ード線の昇圧電位がメモリセル書き込みに必要な昇圧レ
ベルＶBBに達するまでに複数昇圧し、複数の昇圧回数ま
ではリングオシレータ出力ＲＯＣの周期を速くして高速
にワード線電位を昇圧させ、昇圧レベルＶBBに達した以
降はリングオシレータ出力ＲＯＣの周期を遅らせること
により、リングオシレータ１自身に流れるＡＣ電流を削
減する。
ード線の昇圧電位がメモリセル書き込みに必要な昇圧レ
ベルＶBBに達するまでに複数昇圧し、複数の昇圧回数ま
ではリングオシレータ出力ＲＯＣの周期を速くして高速
にワード線電位を昇圧させ、昇圧レベルＶBBに達した以
降はリングオシレータ出力ＲＯＣの周期を遅らせること
により、リングオシレータ１自身に流れるＡＣ電流を削
減する。
【００５８】したがって、本発明に係る半導体記憶装置
によれば、リングオシレータ１に流れるＡＣ電流が削減
されることとなり、消費電力を低減して、低電圧にて半
導体記憶装置を長時間動作させることができる。
によれば、リングオシレータ１に流れるＡＣ電流が削減
されることとなり、消費電力を低減して、低電圧にて半
導体記憶装置を長時間動作させることができる。
【００５９】さらに、本発明に係る半導体記憶装置によ
れば、昇圧電位ＶBBに達するまでの昇圧を複数回行なう
ものであるが、図８に示す従来例のように昇圧回路を多
段に設ける必要がないため、回路配置の面積を小さく保
つことができる。
れば、昇圧電位ＶBBに達するまでの昇圧を複数回行なう
ものであるが、図８に示す従来例のように昇圧回路を多
段に設ける必要がないため、回路配置の面積を小さく保
つことができる。
【００６０】次に、本発明に係る半導体記憶装置の具体
例を実施形態１として詳細に説明する。
例を実施形態１として詳細に説明する。
【００６１】図１に示すように、本発明の実施形態１に
係る半導体記憶装置は、メモリセル３と、ロウデコーダ
４と、カラムデコーダ５と、ビット線制御回路６と、昇
圧回路２と、リングオシレータ１とを有している。
係る半導体記憶装置は、メモリセル３と、ロウデコーダ
４と、カラムデコーダ５と、ビット線制御回路６と、昇
圧回路２と、リングオシレータ１とを有している。
【００６２】メモリセル３は、データを記憶させるもの
であり、ロウデコーダ４は、アドレスバッファ７からの
入力信号に基づいてメモリセル３のワード線を選択する
ようになっている。また、メモリセル３は、４個のトラ
ンジスタを用いた４ＴＲ（トランジスタ）型のメモリセ
ル（図１１参照）として構成されている。
であり、ロウデコーダ４は、アドレスバッファ７からの
入力信号に基づいてメモリセル３のワード線を選択する
ようになっている。また、メモリセル３は、４個のトラ
ンジスタを用いた４ＴＲ（トランジスタ）型のメモリセ
ル（図１１参照）として構成されている。
【００６３】カラムデコーダ５は、メモリセル３のビッ
ト線を選択するものであり、ビット線制御回路６は、デ
ータ入出力バッファ８とのデータの授受に基づいてメモ
リセル３に対してデータの読み出し・書き込みを行なう
ようになっている。
ト線を選択するものであり、ビット線制御回路６は、デ
ータ入出力バッファ８とのデータの授受に基づいてメモ
リセル３に対してデータの読み出し・書き込みを行なう
ようになっている。
【００６４】昇圧回路２は、メモリセル３のワード線の
電位を昇圧させるものであり、リングオシレータ１は、
メモリセル３のワード線の電位を昇圧させるための昇圧
電位ＶBBを発生させるものであり、昇圧電圧ＶBBに達す
るまでの期間中の周期を短くして動作し、昇圧終了後の
周期を長くして動作し、リングオシレータ１自身に流れ
るＡＣ電流を削減するようになっている。
電位を昇圧させるものであり、リングオシレータ１は、
メモリセル３のワード線の電位を昇圧させるための昇圧
電位ＶBBを発生させるものであり、昇圧電圧ＶBBに達す
るまでの期間中の周期を短くして動作し、昇圧終了後の
周期を長くして動作し、リングオシレータ１自身に流れ
るＡＣ電流を削減するようになっている。
【００６５】リングオシレータ１の具体例を図２に示
す。すなわち、図２に示すように、リングオシレータ１
は、メモリセル書き込み開始信号ＷＣＥを入力とし、周
期信号ＲＯＣを出力とするものであり、カウンター９
と、トランスファーゲート回路とから構成されている。
す。すなわち、図２に示すように、リングオシレータ１
は、メモリセル書き込み開始信号ＷＣＥを入力とし、周
期信号ＲＯＣを出力とするものであり、カウンター９
と、トランスファーゲート回路とから構成されている。
【００６６】トランスファーゲート回路は、８個のイン
バータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１と、Ｎ型トラ
ンジスタＱ１，Ｑ３とＰ型トランジスタＱ２，Ｑ４とか
ら構成されている。また、Ｎ型トランジスタＱ１とＰ型
トランジスタＱ４には、カウンター９からの信号がイン
バータ１２ａで反転されて入力されるようになってい
る。また、トランスファーゲート回路からの信号は、イ
ンバータ１２ｂで反転されて出力されるようになってい
る。
バータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１と、Ｎ型トラ
ンジスタＱ１，Ｑ３とＰ型トランジスタＱ２，Ｑ４とか
ら構成されている。また、Ｎ型トランジスタＱ１とＰ型
トランジスタＱ４には、カウンター９からの信号がイン
バータ１２ａで反転されて入力されるようになってい
る。また、トランスファーゲート回路からの信号は、イ
ンバータ１２ｂで反転されて出力されるようになってい
る。
【００６７】前述したトランスファーゲート回路は、リ
ングオシレータ周期を変更するために設けたものであ
り、４個のインバータ１０ａ，１０ｂ，１０ｃ，１０ｄ
とＮＡＮＤ回路１１との組み合わせで周期が決まる場合
と、８個のインバータ１０ａ，１０ｂ，１０ｃ，１０
ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路
１１との組み合わせで周期が決まる場合とをカウンター
９により周期回数を数えて切り替えを行うようになって
いる。
ングオシレータ周期を変更するために設けたものであ
り、４個のインバータ１０ａ，１０ｂ，１０ｃ，１０ｄ
とＮＡＮＤ回路１１との組み合わせで周期が決まる場合
と、８個のインバータ１０ａ，１０ｂ，１０ｃ，１０
ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路
１１との組み合わせで周期が決まる場合とをカウンター
９により周期回数を数えて切り替えを行うようになって
いる。
【００６８】カウンター９は、リングオシレータ周期を
モニターするものであり、カウンター９は図４に示すよ
うに、５個のインバータ１３ａ，１３ｂ，１３ｃ，１３
ｄ，１３ｅと、２つのＮＯＲ回路１４ａ，１４ｂと、１
つのＮＡＮＤ回路１４ｃと、Ｐ型トランジスタＱb，Ｑ
e，Ｑf，Ｑiと、Ｎ型トランジスタＱa，Ｑc，Ｑd，Ｑ
g，Ｑhで構成されている。
モニターするものであり、カウンター９は図４に示すよ
うに、５個のインバータ１３ａ，１３ｂ，１３ｃ，１３
ｄ，１３ｅと、２つのＮＯＲ回路１４ａ，１４ｂと、１
つのＮＡＮＤ回路１４ｃと、Ｐ型トランジスタＱb，Ｑ
e，Ｑf，Ｑiと、Ｎ型トランジスタＱa，Ｑc，Ｑd，Ｑ
g，Ｑhで構成されている。
【００６９】次に、本発明の実施形態１に係る半導体記
憶装置の動作を図６（ａ）に基づいて説明する。
憶装置の動作を図６（ａ）に基づいて説明する。
【００７０】本発明の実施形態１に係る半導体記憶装置
に用いたリングオシレータ１は、メモリセル３へのデー
タ書き込み開始信号ＷＣＥがハイになった後、昇圧回路
２を駆動するためのリングオシレータ出力ＲＯＣが出力
する構成となっているが、実施形態１では、メモリセル
３のワード線の昇圧電位をメモリセル書き込みに必要な
電位ＶBBに達するまでの昇圧回数を２回に設定してい
る。
に用いたリングオシレータ１は、メモリセル３へのデー
タ書き込み開始信号ＷＣＥがハイになった後、昇圧回路
２を駆動するためのリングオシレータ出力ＲＯＣが出力
する構成となっているが、実施形態１では、メモリセル
３のワード線の昇圧電位をメモリセル書き込みに必要な
電位ＶBBに達するまでの昇圧回数を２回に設定してい
る。
【００７１】昇圧回数２回まではリングオシレータ出力
ＲＯＣの周期を速くして高速にワード線電位を昇圧させ
るようにし、昇圧レベルＶBBに達した２回以降はリング
オシレータの周期を遅くし、昇圧周期を遅らせるもので
ある。
ＲＯＣの周期を速くして高速にワード線電位を昇圧させ
るようにし、昇圧レベルＶBBに達した２回以降はリング
オシレータの周期を遅くし、昇圧周期を遅らせるもので
ある。
【００７２】まず、メモリセル３へのデータ書き込み開
始信号ＷＣＥがロウレベルの場合、図４に示すカウンタ
ー９のリセット信号Ｒもロウレベルで入力され、このと
き、カウンター９の出力Ｑはロウレベルとなる。
始信号ＷＣＥがロウレベルの場合、図４に示すカウンタ
ー９のリセット信号Ｒもロウレベルで入力され、このと
き、カウンター９の出力Ｑはロウレベルとなる。
【００７３】したがって、図２に示すリングオシレータ
１において、トランスファゲート回路を構成するトラン
ジスタＱ１，Ｑ２がオン状態となり、リングオシレータ
１の出力ＲＯＣはロウレベルとなる。
１において、トランスファゲート回路を構成するトラン
ジスタＱ１，Ｑ２がオン状態となり、リングオシレータ
１の出力ＲＯＣはロウレベルとなる。
【００７４】次に、低電圧による書き込みのため、書き
込み開始信号ＷＣＥがハイレバルになると、ＮＡＮＤ回
路１１と４個のインバータ１０ａ，１０ｂ，１０ｃ，１
０ｄとの組み合わせによってリングオシレータ動作が行
なわれ、リングオシレータ出力ＲＯＣは、ＮＡＮＤ回路
１１と４個のインバータ１０ａ，１０ｂ，１０ｃ，１０
ｄとの組み合わせの動作スピードで決まる周期によって
図６（ａ）のように動作する。
込み開始信号ＷＣＥがハイレバルになると、ＮＡＮＤ回
路１１と４個のインバータ１０ａ，１０ｂ，１０ｃ，１
０ｄとの組み合わせによってリングオシレータ動作が行
なわれ、リングオシレータ出力ＲＯＣは、ＮＡＮＤ回路
１１と４個のインバータ１０ａ，１０ｂ，１０ｃ，１０
ｄとの組み合わせの動作スピードで決まる周期によって
図６（ａ）のように動作する。
【００７５】昇圧回路２は、リングオシレータ１からの
リングオシレータ出力ＲＯＣを入力とし、メモリセル３
のワード線電位を昇圧する。昇圧回路２による昇圧電位
Ｖaは図６（ａ）に示すように、リングオシレータ出力
ＲＯＣがハイレベルになるとき、電位上昇する。
リングオシレータ出力ＲＯＣを入力とし、メモリセル３
のワード線電位を昇圧する。昇圧回路２による昇圧電位
Ｖaは図６（ａ）に示すように、リングオシレータ出力
ＲＯＣがハイレベルになるとき、電位上昇する。
【００７６】一方、カウンター９の入力Ｃには、図６
（ａ）の破線９ａで示したように、リングオシレータ出
力ＲＯＣと同じ周期で、かつ、４個のインバータ１０
ｅ，１０ｆ，１０ｇ，１０ｈによって位相がずれた信号
が入力され、昇圧回数の２回目にカウンター９の入力Ｃ
がロウレベルとなるタイミングＸのとき、図４に示すカ
ウンター９の出力Ｑはハイレベルとなる。
（ａ）の破線９ａで示したように、リングオシレータ出
力ＲＯＣと同じ周期で、かつ、４個のインバータ１０
ｅ，１０ｆ，１０ｇ，１０ｈによって位相がずれた信号
が入力され、昇圧回数の２回目にカウンター９の入力Ｃ
がロウレベルとなるタイミングＸのとき、図４に示すカ
ウンター９の出力Ｑはハイレベルとなる。
【００７７】これにより、図２においてトランジスタＱ
１，Ｑ２からトランジスタＱ３，Ｑ４に接続が切替わ
り、この時点からリングオシレータ周期は、８個のイン
バータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１の組み合わせ
の論理動作スピードで決まる周期Ｔ２に変更される。
１，Ｑ２からトランジスタＱ３，Ｑ４に接続が切替わ
り、この時点からリングオシレータ周期は、８個のイン
バータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１の組み合わせ
の論理動作スピードで決まる周期Ｔ２に変更される。
【００７８】したがって、本発明の実施形態１に係る半
導体記憶装置によれば、昇圧電圧Ｖｂｂに昇圧した後に
リングオシレータ１に流れるＡＣ電流を削減することが
できる。
導体記憶装置によれば、昇圧電圧Ｖｂｂに昇圧した後に
リングオシレータ１に流れるＡＣ電流を削減することが
できる。
【００７９】その理由は、リングオシレータ１が一定の
周期で動作するとき、８個のインバータ１０ａ，１０
ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ
と、ＮＡＮＤ回路１１の充放電電流が流れることとなる
が、周期が長くなれば、その平均電流である定常電流は
小さくなる。このため、バッテリーにてＳＲＡＭ型半導
体記憶装置を長時間動作させることが可能となる。
周期で動作するとき、８個のインバータ１０ａ，１０
ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ
と、ＮＡＮＤ回路１１の充放電電流が流れることとなる
が、周期が長くなれば、その平均電流である定常電流は
小さくなる。このため、バッテリーにてＳＲＡＭ型半導
体記憶装置を長時間動作させることが可能となる。
【００８０】また、本発明の実施形態１では、昇圧レベ
ルＶBBに達するまでの昇圧回数を２回とし、カウンター
９の入力Ｃが２回目にロウレバルとなったとき、カウン
ター９の出力Ｑが動作するカウンター９を用いている
が、２回の昇圧回数で昇圧レベルＶBBに達することがで
きない場合は、カウンター９の動作回数を変更すればよ
く、図４において破線で囲まれた論理回路９ａを数段設
けることにより、任意の昇圧回数をｎ回に変更すること
が可能となる。
ルＶBBに達するまでの昇圧回数を２回とし、カウンター
９の入力Ｃが２回目にロウレバルとなったとき、カウン
ター９の出力Ｑが動作するカウンター９を用いている
が、２回の昇圧回数で昇圧レベルＶBBに達することがで
きない場合は、カウンター９の動作回数を変更すればよ
く、図４において破線で囲まれた論理回路９ａを数段設
けることにより、任意の昇圧回数をｎ回に変更すること
が可能となる。
【００８１】（実施形態２）図３は、本発明の実施形態
２を示すブロック図である。
２を示すブロック図である。
【００８２】図３に示すように本発明の実施形態２に係
る半導体記憶装置は、昇圧回路２に接続するリングオシ
レータ１を低電圧時にメモリセルデータ書き込みに必要
な電位ＶBBに達するのを昇圧レベル検知回路１５で検知
し、リングオシレータ周期を切替えるようにしたもので
あり、昇圧回路１の出力電位Ｖaが昇圧電圧ＶBBに達す
るまでリングオシレータ周期を速くし、その後はリング
オシレータ周期を遅くすることを特徴とするものであ
る。
る半導体記憶装置は、昇圧回路２に接続するリングオシ
レータ１を低電圧時にメモリセルデータ書き込みに必要
な電位ＶBBに達するのを昇圧レベル検知回路１５で検知
し、リングオシレータ周期を切替えるようにしたもので
あり、昇圧回路１の出力電位Ｖaが昇圧電圧ＶBBに達す
るまでリングオシレータ周期を速くし、その後はリング
オシレータ周期を遅くすることを特徴とするものであ
る。
【００８３】図５は、図３に用いる昇圧レベル検知回路
１５を示すブロック図である。図５に示すように、昇圧
レベル検知回路１５は、入力を昇圧電位Ｖaと外部電源
電位ＶCCとし、抵抗素子Ｒa，Ｒbと差動増幅器１５ａと
から構成されている。
１５を示すブロック図である。図５に示すように、昇圧
レベル検知回路１５は、入力を昇圧電位Ｖaと外部電源
電位ＶCCとし、抵抗素子Ｒa，Ｒbと差動増幅器１５ａと
から構成されている。
【００８４】ここで使用される抵抗素子Ｒa，Ｒbの抵抗
値は、以下の式にて求めることができ、外部電源電位Ｖ
CCと希望する昇圧電位ＶBBが決まれば、抵抗素子Ｒa，
Ｒbの抵抗比が求められる。 ＶCC＝（Ｒb／（Ｒa＋Ｒb））ｘＶBB （式４）
値は、以下の式にて求めることができ、外部電源電位Ｖ
CCと希望する昇圧電位ＶBBが決まれば、抵抗素子Ｒa，
Ｒbの抵抗比が求められる。 ＶCC＝（Ｒb／（Ｒa＋Ｒb））ｘＶBB （式４）
【００８５】図５に示す昇圧レベル検知回路１５の動作
を図６（ｂ）に基いて説明する。
を図６（ｂ）に基いて説明する。
【００８６】図６（ａ）に示したようにメモリセルデー
タ書き込み開始信号ＷＣＥがロウレベルの場合、昇圧電
位Ｖaは外部電源電位ＶCC以下となっているため、差動
増幅器１５ａの負の入力である外部電源電位ＶCCの方が
高い入力となり、出力Ｑはロウレベルとなっている。
タ書き込み開始信号ＷＣＥがロウレベルの場合、昇圧電
位Ｖaは外部電源電位ＶCC以下となっているため、差動
増幅器１５ａの負の入力である外部電源電位ＶCCの方が
高い入力となり、出力Ｑはロウレベルとなっている。
【００８７】次に、メモリセルデータ書き込み開始信号
ＷＣＥがハイレベルとなれば、図２に示したリングオシ
レータ１と同様に、図３に示すＮＡＮＤ回路１１と４個
のインバータ１０ａ，１０ｂ，１０ｃ，１０ｄとの組合
わせによるリングオシレータが動作し、リングオシレー
タ出力ＲＯＣは、ＮＡＮＤ回路１１と４個のインバータ
１０ａ，１０ｂ，１０ｃ，１０ｄとによる動作スピード
で決まる周期によって図６（ｂ）のように動作し、昇圧
電位Ｖaは図６（ｂ）に示すような昇圧動作となる。
ＷＣＥがハイレベルとなれば、図２に示したリングオシ
レータ１と同様に、図３に示すＮＡＮＤ回路１１と４個
のインバータ１０ａ，１０ｂ，１０ｃ，１０ｄとの組合
わせによるリングオシレータが動作し、リングオシレー
タ出力ＲＯＣは、ＮＡＮＤ回路１１と４個のインバータ
１０ａ，１０ｂ，１０ｃ，１０ｄとによる動作スピード
で決まる周期によって図６（ｂ）のように動作し、昇圧
電位Ｖaは図６（ｂ）に示すような昇圧動作となる。
【００８８】図６（ｂ）に示す本発明の実施形態２で
は、昇圧回数を４回としたときの動作説明図であるが、
昇圧電位ＶaがＶBBに以上になるタイミングＹとなった
とき、図５に示す昇圧レベル検知回路１５の正入力側で
ある抵抗素子ＲaとＲbが接続されている接点の入力の方
が外部電源電位ＶCCよりも高くなるため、昇圧レベル検
知回路１５の出力Ｑは、ハイレベルとなる。
は、昇圧回数を４回としたときの動作説明図であるが、
昇圧電位ＶaがＶBBに以上になるタイミングＹとなった
とき、図５に示す昇圧レベル検知回路１５の正入力側で
ある抵抗素子ＲaとＲbが接続されている接点の入力の方
が外部電源電位ＶCCよりも高くなるため、昇圧レベル検
知回路１５の出力Ｑは、ハイレベルとなる。
【００８９】したがって、図２と同様、図３のトランジ
スタＱ１，Ｑ２からトランジスタＱ３，Ｑ４に接続が切
替わり、この時点からリングオシレータ周期は、８個の
インバータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，
１０ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１の論理動
作スピードで決まる周期に変更される。
スタＱ１，Ｑ２からトランジスタＱ３，Ｑ４に接続が切
替わり、この時点からリングオシレータ周期は、８個の
インバータ１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，
１０ｆ，１０ｇ，１０ｈと、ＮＡＮＤ回路１１の論理動
作スピードで決まる周期に変更される。
【００９０】したがって、本発明の実施形態２に係る半
導体記憶装置によれば、実施形態１と同様に、昇圧電圧
Ｖｂｂに昇圧した後にリングオシレータ１に流れるＡＣ
電流を削減することができる。
導体記憶装置によれば、実施形態１と同様に、昇圧電圧
Ｖｂｂに昇圧した後にリングオシレータ１に流れるＡＣ
電流を削減することができる。
【００９１】
【発明の効果】以上説明したように本発明によれば、低
電圧のバッテリーにて長時間動作させることができる。
電圧のバッテリーにて長時間動作させることができる。
【００９２】さらに、昇圧電位に達するまでの昇圧回数
が複数回となっても、従来例のように論理回路を複数段
設ける必要がないため、回路配置面積をコンパクトに小
さくすることができる。
が複数回となっても、従来例のように論理回路を複数段
設ける必要がないため、回路配置面積をコンパクトに小
さくすることができる。
【図１】本発明の実施形態１に係る半導体記憶装置を示
すブロック図である。
すブロック図である。
【図２】本発明の実施形態１に係る半導体記憶装置に用
いたリングオシレータを示すブロック図である。
いたリングオシレータを示すブロック図である。
【図３】本発明の実施形態２に係る半導体記憶装置に用
いたリングオシレータを示すブロック図である。
いたリングオシレータを示すブロック図である。
【図４】本発明の実施形態１に係る半導体記憶装置に用
いたカウンターを示すブロック図である。
いたカウンターを示すブロック図である。
【図５】本発明の実施形態２に係る半導体記憶装置に用
いたリングオシレータの昇圧レベル検知回路を示すブロ
ック図である。
いたリングオシレータの昇圧レベル検知回路を示すブロ
ック図である。
【図６】（ａ）は、本発明の実施形態１に係る半導体記
憶装置の動作を示すタイミング図、（ｂ）は、本発明の
実施形態２に係る半導体記憶装置の動作を示すタイミン
グ図である。
憶装置の動作を示すタイミング図、（ｂ）は、本発明の
実施形態２に係る半導体記憶装置の動作を示すタイミン
グ図である。
【図７】従来例に係るチャージポンプを使用した昇圧回
路を示すブロック図である。
路を示すブロック図である。
【図８】従来例に係るリングオシレータを示すブロック
図である。
図である。
【図９】従来例に係る昇圧回路を示すブロック図であ
る。
る。
【図１０】従来例の動作を説明するタイミング図であ
る。
る。
【図１１】昇圧回路の必要性を説明するためのメモリセ
ル周辺回路を示すブロック図である。
ル周辺回路を示すブロック図である。
【図１２】図１１において、ワード線を昇圧しない場合
のタイミング図である。
のタイミング図である。
【図１３】図１１において、ワード線を昇圧した場合の
タイミング図である。
タイミング図である。
１ リングオシレータ ２ 昇圧回路 ３ メモリセル ４ ロウデコーダ ５ カラムデコーダ ６ ビット線制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、リングオシレータ
と、昇圧回路とを有し、メモリセルを使用するスタティ
ック型半導体記憶装置であって、前記リングオシレータ
は、前記昇圧回路を駆動するパルスを発生させるもので
あり、前記昇圧回路の出力が昇圧電圧に達するまでの期
間中は前記パルスの周期を短くして動作し、昇圧終了
後、前記パルスの周期を長くして動作するものであり、
前記昇圧回路は、前記昇圧電圧に基づき書き込み動作中
に前記メモリセルのワード線を昇圧させるものである。
め、本発明に係る半導体記憶装置は、リングオシレータ
と、昇圧回路とを有し、メモリセルを使用するスタティ
ック型半導体記憶装置であって、前記リングオシレータ
は、前記昇圧回路を駆動するパルスを発生させるもので
あり、前記昇圧回路の出力が昇圧電圧に達するまでの期
間中は前記パルスの周期を短くして動作し、昇圧終了
後、前記パルスの周期を長くして動作するものであり、
前記昇圧回路は、前記昇圧電圧に基づき書き込み動作中
に前記メモリセルのワード線を昇圧させるものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】また、本発明に係る半導体記憶装置は、メ
モリセルと、ロウデコーダと、カラムデコーダと、ビッ
ト線制御回路と、昇圧回路と、リングオシレータとを有
する半導体記憶装置であって、前記メモリセルは、デー
タを記憶させるものであり、前記ロウデコーダは、アド
レスバッファ入力から前記メモリセルのワード線を選択
するものであり、前記カラムデコーダは、前記メモリセ
ルのビット線を選択するものであり、前記ビット線制御
回路は、前記メモリセルデータの読み出し・書き込みを
行なうものであり、前記昇圧回路は、書き込み動作中に
前記メモリセルのワード線の電位を昇圧電圧に昇圧させ
るものであり、前記リングオシレータは、前記昇圧回路
を駆動するパルスを発生させるものであり、メモリセル
書き込み開始信号に応答して起動し、前記昇圧回路の出
力が前記昇圧電圧に達するまでの期間中は前記パルスの
周期を短くして動作し、昇圧終了後、前記パルスの周期
を長くして動作するものである。
モリセルと、ロウデコーダと、カラムデコーダと、ビッ
ト線制御回路と、昇圧回路と、リングオシレータとを有
する半導体記憶装置であって、前記メモリセルは、デー
タを記憶させるものであり、前記ロウデコーダは、アド
レスバッファ入力から前記メモリセルのワード線を選択
するものであり、前記カラムデコーダは、前記メモリセ
ルのビット線を選択するものであり、前記ビット線制御
回路は、前記メモリセルデータの読み出し・書き込みを
行なうものであり、前記昇圧回路は、書き込み動作中に
前記メモリセルのワード線の電位を昇圧電圧に昇圧させ
るものであり、前記リングオシレータは、前記昇圧回路
を駆動するパルスを発生させるものであり、メモリセル
書き込み開始信号に応答して起動し、前記昇圧回路の出
力が前記昇圧電圧に達するまでの期間中は前記パルスの
周期を短くして動作し、昇圧終了後、前記パルスの周期
を長くして動作するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】また前記リングオシレータ回路は、カウン
ターと、トランスファーゲート回路とを有し、前記カウ
ンターは、前記リングオシレータの出力パルスをカウン
トするものであり、前記トランスファーゲート回路は、
前記カウンタのカウント結果に基づいて前記リングオシ
レータの出力のパルス周期を変更するものである。
ターと、トランスファーゲート回路とを有し、前記カウ
ンターは、前記リングオシレータの出力パルスをカウン
トするものであり、前記トランスファーゲート回路は、
前記カウンタのカウント結果に基づいて前記リングオシ
レータの出力のパルス周期を変更するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】前記トランスファーゲート回路は、インバ
ータとＮＡＮＤ回路で決まる周期回数を前記カウンター
により計数して、前記リングオシレータの出力のパルス
周期を切り替えるものである。
ータとＮＡＮＤ回路で決まる周期回数を前記カウンター
により計数して、前記リングオシレータの出力のパルス
周期を切り替えるものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】また前記カウンターに代えて、昇圧レベル
検知回路を有し、前記昇圧レベル検知回路は、前記昇圧
回路の出力電位が昇圧電圧に達したことを検知して、前
記トランスファーゲート回路に前記パルス周期を切り替
える信号を出力するものである。
検知回路を有し、前記昇圧レベル検知回路は、前記昇圧
回路の出力電位が昇圧電圧に達したことを検知して、前
記トランスファーゲート回路に前記パルス周期を切り替
える信号を出力するものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】また前記リングオシレータは、ワード線の
昇圧電位がメモリセル書き込みに必要な昇圧レベルに達
するまでに複数回昇圧し、この複数回の昇圧はリングオ
シレータ出力のパルス周期を短くして高速にワード線電
位を昇圧させ、昇圧レベルに達した以降はリングオシレ
ータ出力のパルス周期を遅らせるものである。
昇圧電位がメモリセル書き込みに必要な昇圧レベルに達
するまでに複数回昇圧し、この複数回の昇圧はリングオ
シレータ出力のパルス周期を短くして高速にワード線電
位を昇圧させ、昇圧レベルに達した以降はリングオシレ
ータ出力のパルス周期を遅らせるものである。
Claims (6)
- 【請求項１】 リングオシレータと、昇圧回路とを有
し、メモリセルを使用するスタティック型半導体記憶装
置であって、 前記リングオシレータは、昇圧電位を発生させるもので
あり、昇圧電圧に達するまでの期間中の周期を短くして
動作し、昇圧終了後の周期を長くして動作するものであ
り、 前記昇圧回路は、前記リングオシレータから出力される
昇圧電位に基づいて前記メモリセルのワード線を昇圧さ
せるものであることを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルと、ロウデコーダと、カラム
デコーダと、ビット線制御回路と、昇圧回路と、リング
オシレータとを有する半導体記憶装置であって、 前記メモリセルは、データを記憶させるものであり、 前記ロウデコーダは、アドレスバッファ入力から前記メ
モリセルのワード線を選択するものであり、 前記カラムデコーダは、前記メモリセルのビット線を選
択するものであり、 前記ビット線制御回路は、前記メモリセルデータの読み
出し・書き込みを行なうものであり、 前記昇圧回路は、前記メモリセルのワード線の電位を昇
圧させるものであり、 前記リングオシレータは、前記メモリセルのワード線の
電位を昇圧させるための昇圧電位を発生させるものであ
り、前記昇圧電圧に達するまでの期間中の周期を短くし
て動作し、昇圧終了後の周期を長くして動作するもので
あることを特徴とする半導体記憶装置。 - 【請求項３】 前記リングオシレータ回路は、カウンタ
ーと、トランスファーゲート回路とを有し、 前記カウンターは、リングオシレータ周期をモニターす
るものであり、 前記トランスファーゲート回路は、リングオシレータ周
期を変更するものであることを特徴とする請求項２に記
載の半導体記憶装置。 - 【請求項４】 前記トランスファーゲート回路は、イン
バータとＮＡＮＤ回路で決まる周期回数をカウンターに
より計数して、リングオシレータ周期を切り替えるもの
であることを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】 前記カウンターに代えて、昇圧レベル検
知回路を有し、 前記昇圧レベル検知回路は、インバータとＮＡＮＤ回路
で決まる周期回数を計数するものであることを特徴とす
る請求項３叉は４に記載の半導体記憶装置。 - 【請求項６】 前記リングオシレータは、ワード線の昇
圧電位がメモリセル書き込みに必要な昇圧レベルに達す
るまでに複数昇圧し、複数の昇圧回数まではリングオシ
レータ出力の周期を速くして高速にワード線電位を昇圧
させ、昇圧レベルに達した以降はリングオシレータ出力
の周期を遅らせるものであることを特徴とする請求項
２、叉は３に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13875798A JPH11328973A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
| US09/313,078 US6137732A (en) | 1998-05-20 | 1999-05-17 | Semiconductor memory device having voltage boosting circuit |
| TW088108209A TW425549B (en) | 1998-05-20 | 1999-05-19 | Semiconductor memory device |
| KR1019990018064A KR100328331B1 (ko) | 1998-05-20 | 1999-05-19 | 반도체 기억장치 및 그 동작방법 |
| CNB991074467A CN100389469C (zh) | 1998-05-20 | 1999-05-19 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13875798A JPH11328973A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328973A true JPH11328973A (ja) | 1999-11-30 |
Family
ID=15229481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13875798A Pending JPH11328973A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6137732A (ja) |
| JP (1) | JPH11328973A (ja) |
| KR (1) | KR100328331B1 (ja) |
| CN (1) | CN100389469C (ja) |
| TW (1) | TW425549B (ja) |
Cited By (2)
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| US9460778B2 (en) | 2013-08-15 | 2016-10-04 | Samsung Electronics Co., Ltd. | Static random access memory with bitline boost |
| US9608566B2 (en) | 2015-03-30 | 2017-03-28 | Rohm Co., Ltd. | Charge pump circuit |
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| US6292406B1 (en) * | 2000-07-03 | 2001-09-18 | Advanced Micro Devices, Inc. | Method and low-power circuits used to generate accurate boosted wordline voltage for flash memory core cells in read mode |
| JP2003168959A (ja) * | 2001-11-30 | 2003-06-13 | Sharp Corp | 発振回路、昇圧回路、不揮発性記憶装置、および半導体装置 |
| US7333357B2 (en) * | 2003-12-11 | 2008-02-19 | Texas Instruments Incorproated | Static random access memory device having reduced leakage current during active mode and a method of operating thereof |
| KR100613449B1 (ko) * | 2004-10-07 | 2006-08-21 | 주식회사 하이닉스반도체 | 내부전압 공급회로 |
| US8248842B2 (en) * | 2005-01-25 | 2012-08-21 | Samsung Electronics Co., Ltd. | Memory cell array biasing method and a semiconductor memory device |
| KR100680441B1 (ko) * | 2005-06-07 | 2007-02-08 | 주식회사 하이닉스반도체 | 안정적인 승압 전압을 발생하는 승압 전압 발생기 |
| KR100765439B1 (ko) | 2006-04-11 | 2007-10-11 | 경북대학교 산학협력단 | 이중 승압 셀 바이어스 기법을 이용한 스태틱 램 |
| JP5777991B2 (ja) * | 2011-09-22 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9379604B2 (en) * | 2013-01-29 | 2016-06-28 | Rf Micro Devices, Inc. | Low noise radio frequency switching circuitry |
| JP6444803B2 (ja) * | 2015-05-01 | 2018-12-26 | ラピスセミコンダクタ株式会社 | 書込電圧生成回路及びメモリ装置 |
| JP6773464B2 (ja) * | 2016-06-24 | 2020-10-21 | ラピスセミコンダクタ株式会社 | 電圧供給回路及び半導体記憶装置 |
| CN112349320A (zh) * | 2019-08-06 | 2021-02-09 | 长鑫存储技术有限公司 | 字线驱动电路及存储单元 |
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| JP3228759B2 (ja) * | 1990-01-24 | 2001-11-12 | セイコーエプソン株式会社 | 半導体記憶装置及びデータ処理装置 |
| JPH05120882A (ja) * | 1991-10-29 | 1993-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH05313795A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP3170038B2 (ja) * | 1992-05-19 | 2001-05-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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1998
- 1998-05-20 JP JP13875798A patent/JPH11328973A/ja active Pending
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- 1999-05-17 US US09/313,078 patent/US6137732A/en not_active Expired - Lifetime
- 1999-05-19 CN CNB991074467A patent/CN100389469C/zh not_active Expired - Fee Related
- 1999-05-19 KR KR1019990018064A patent/KR100328331B1/ko not_active IP Right Cessation
- 1999-05-19 TW TW088108209A patent/TW425549B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
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| TW425549B (en) | 2001-03-11 |
| US6137732A (en) | 2000-10-24 |
| CN1237767A (zh) | 1999-12-08 |
| KR19990088406A (ko) | 1999-12-27 |
| KR100328331B1 (ko) | 2002-03-12 |
| CN100389469C (zh) | 2008-05-21 |
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