JPH05313795A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05313795A JPH05313795A JP4118624A JP11862492A JPH05313795A JP H05313795 A JPH05313795 A JP H05313795A JP 4118624 A JP4118624 A JP 4118624A JP 11862492 A JP11862492 A JP 11862492A JP H05313795 A JPH05313795 A JP H05313795A
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- Japan
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- clock
- charge pump
- oscillator
- signal
- circuit
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Abstract
(57)【要約】
【目的】低電源電圧で動作可能なＵＶＥＰＲＯＭを有す
る半導体集積回路において、スタンバイ期間中の消費電
力を減少させる。 【構成】選択回路２により選択されるクロックにより、
チャージポンプ８は動作するため、ＨＡＬＴ期間中は制
御信号発生器５からの選択信号によりチャージポンプ８
に入力するクロックをカットして、チャージポンプ８を
停止させる。これにより、動作電流をカットする。ま
た、ＨＡＬＴ解除の信号により発振器３を動作させると
共に、発振周波数の高い発振器３の出力クロックによっ
てチャージポンプ８を動作させ、出力電圧ＶＰＭ９を急
激に昇圧させる。また、発振器３はカウントアップタイ
マ４の設定数だけ発振すると、タイマ４の終了信号によ
り動作を停止し、チャージポンプ８への入力クロックを
外部クロックより生成される第１のクロック１に変更す
る事により、発振器３及びチャージポンプ８の動作電流
を減少させる。
る半導体集積回路において、スタンバイ期間中の消費電
力を減少させる。 【構成】選択回路２により選択されるクロックにより、
チャージポンプ８は動作するため、ＨＡＬＴ期間中は制
御信号発生器５からの選択信号によりチャージポンプ８
に入力するクロックをカットして、チャージポンプ８を
停止させる。これにより、動作電流をカットする。ま
た、ＨＡＬＴ解除の信号により発振器３を動作させると
共に、発振周波数の高い発振器３の出力クロックによっ
てチャージポンプ８を動作させ、出力電圧ＶＰＭ９を急
激に昇圧させる。また、発振器３はカウントアップタイ
マ４の設定数だけ発振すると、タイマ４の終了信号によ
り動作を停止し、チャージポンプ８への入力クロックを
外部クロックより生成される第１のクロック１に変更す
る事により、発振器３及びチャージポンプ８の動作電流
を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に低電源電圧で動作可能なＵＶＥＰＲＯＭ（紫外線消
去型のプログラマブル・リード・オンリ・メモリ）を有
する半導体集積回路に関する。
特に低電源電圧で動作可能なＵＶＥＰＲＯＭ（紫外線消
去型のプログラマブル・リード・オンリ・メモリ）を有
する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては、プロ
グラム待機中の消費電流を低減させるスタンバイ機能を
持ち、特にシングルチップ・マイクロコンピュータ（以
下ＳＭＣと記す）においては、前述のスタンバイ状態の
中に、外部クロックを停止させ、半導体集積回路全体が
停止するＳＴＯＰモードと、外部クロックより生成され
る基本クロックのみ停止させておき、外部クロックの発
振安定時間を待たずにスタンバイ状態解除後すぐに処理
を再開できるＨＡＬＴモードとを有している。
グラム待機中の消費電流を低減させるスタンバイ機能を
持ち、特にシングルチップ・マイクロコンピュータ（以
下ＳＭＣと記す）においては、前述のスタンバイ状態の
中に、外部クロックを停止させ、半導体集積回路全体が
停止するＳＴＯＰモードと、外部クロックより生成され
る基本クロックのみ停止させておき、外部クロックの発
振安定時間を待たずにスタンバイ状態解除後すぐに処理
を再開できるＨＡＬＴモードとを有している。
【０００３】また、通常ＲＯＭ品の電源電圧範囲が２．
７Ｖ〜６．０Ｖであり、ＵＶＥＰＲＯＭ内蔵品の電源電
圧範囲は４．５Ｖ〜５．５Ｖであったため、ＵＶＥＰＲ
ＯＭ内蔵品の動作電源電圧範囲も低電圧化させて、２．
７Ｖより動作可能にする必要があった。
７Ｖ〜６．０Ｖであり、ＵＶＥＰＲＯＭ内蔵品の電源電
圧範囲は４．５Ｖ〜５．５Ｖであったため、ＵＶＥＰＲ
ＯＭ内蔵品の動作電源電圧範囲も低電圧化させて、２．
７Ｖより動作可能にする必要があった。
【０００４】低電源電圧で動作可能なＵＶＥＰＲＯＭを
内蔵するＳＭＣの動作を、図３を用いて説明する。
内蔵するＳＭＣの動作を、図３を用いて説明する。
【０００５】図３において、チャージポンプ１１は、外
部クロックより生成する第１のクロック１０が入力さ
れ、ＳＴＯＰ信号１２が入力され、チャージポンプの出
力電圧（ＶＰＭ）１２を出力する。
部クロックより生成する第１のクロック１０が入力さ
れ、ＳＴＯＰ信号１２が入力され、チャージポンプの出
力電圧（ＶＰＭ）１２を出力する。
【０００６】このようなＵＶＥＰＲＯＭ内蔵のＳＭＣに
おいて、ＳＴＯＰモード時には、ＳＴＯＰ信号１２によ
り、チャージポンプ（電源電圧よりも高い電圧を発生す
る昇圧回路）１１を停止させ、ＨＡＬＴモード時には、
ＨＡＬＴモード解除後すぐに処理を再開したいため、常
に第１のクロック１０をチャージポンプ１１に入力し、
常時チャージポンプの出力電圧１３をＵＶＥＰＲＯＭセ
ルの読み出し時に必要な電圧まで昇圧させていた。
おいて、ＳＴＯＰモード時には、ＳＴＯＰ信号１２によ
り、チャージポンプ（電源電圧よりも高い電圧を発生す
る昇圧回路）１１を停止させ、ＨＡＬＴモード時には、
ＨＡＬＴモード解除後すぐに処理を再開したいため、常
に第１のクロック１０をチャージポンプ１１に入力し、
常時チャージポンプの出力電圧１３をＵＶＥＰＲＯＭセ
ルの読み出し時に必要な電圧まで昇圧させていた。
【０００７】この時のタイミング図を、図４に示す。図
３，図４において、チャージポンプ１１の出力電圧ＶＰ
Ｍ１３は、通常“ハイ”の電圧を出力しているが、ＳＴ
ＯＰ信号１２が入力されると共に、チャージポンプ１１
の動作も停止してしまうため、ＶＰＭ１３は“ロウ”レ
ベルを出力し、消費電流は“０”に近い値になる。
３，図４において、チャージポンプ１１の出力電圧ＶＰ
Ｍ１３は、通常“ハイ”の電圧を出力しているが、ＳＴ
ＯＰ信号１２が入力されると共に、チャージポンプ１１
の動作も停止してしまうため、ＶＰＭ１３は“ロウ”レ
ベルを出力し、消費電流は“０”に近い値になる。
【０００８】ＨＡＬＴモードの場合は、第１のクロック
１０を常にチャージポンプ１１に入力し動作させている
ため、常時ＶＰＭ１３は“ハイ”を出力しようとしてい
るため、消費電流は流れる。
１０を常にチャージポンプ１１に入力し動作させている
ため、常時ＶＰＭ１３は“ハイ”を出力しようとしてい
るため、消費電流は流れる。
【０００９】
【発明が解決しようとする課題】前述した従来のＵＶＥ
ＰＲＯＭ内蔵の低電圧動作可能なＳＭＣにおいては、Ｈ
ＡＬＴモード時においてもチャージポンプ１１を動作さ
せているために、通常ＲＯＭ内蔵のＳＭＣと比較して、
ＨＡＬＴ時の消費電流が多くなるといった問題点があっ
た。
ＰＲＯＭ内蔵の低電圧動作可能なＳＭＣにおいては、Ｈ
ＡＬＴモード時においてもチャージポンプ１１を動作さ
せているために、通常ＲＯＭ内蔵のＳＭＣと比較して、
ＨＡＬＴ時の消費電流が多くなるといった問題点があっ
た。
【００１０】本発明の目的は、前記問題点を解決し、Ｈ
ＡＬＴ時の消費電流を少なくした半導体集積回路を提供
することにある。
ＡＬＴ時の消費電流を少なくした半導体集積回路を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、低電源
電圧で動作可能なＰＲＯＭを有する半導体集積回路にお
いて、電源電圧よりも高い電圧を発生する昇圧回路と、
前記昇圧回路へ供給する第１のクロックの入力端子と、
前記第１のクロックよりも周波数の高い第２のクロック
を生成する内部発振器と、前記第２のクロックをカウン
トするカウンタと、前記カウンタの出力により制御信号
を出力する制御信号発生回路と、前記制御信号により前
記昇圧回路に入力するクロックを選択する選択回路とを
備えたことを特徴とする。
電圧で動作可能なＰＲＯＭを有する半導体集積回路にお
いて、電源電圧よりも高い電圧を発生する昇圧回路と、
前記昇圧回路へ供給する第１のクロックの入力端子と、
前記第１のクロックよりも周波数の高い第２のクロック
を生成する内部発振器と、前記第２のクロックをカウン
トするカウンタと、前記カウンタの出力により制御信号
を出力する制御信号発生回路と、前記制御信号により前
記昇圧回路に入力するクロックを選択する選択回路とを
備えたことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例の半導体集積回路を
示すブロック図である。図１において、本実施例は、チ
ャージポンプ８と、選択回路２と、発振器３と、カウン
トアップタイマ４と、制御信号発生器５と、外部クロッ
クから生成される第１のクロック１の入力端子と、ＳＴ
ＯＰ信号７の端子と、出力電圧ＶＰＭ９の端子と、ＨＡ
ＬＴ信号６の端子とを備えている。
示すブロック図である。図１において、本実施例は、チ
ャージポンプ８と、選択回路２と、発振器３と、カウン
トアップタイマ４と、制御信号発生器５と、外部クロッ
クから生成される第１のクロック１の入力端子と、ＳＴ
ＯＰ信号７の端子と、出力電圧ＶＰＭ９の端子と、ＨＡ
ＬＴ信号６の端子とを備えている。
【００１３】ＨＡＬＴ信号６を入力することにより、制
御信号発生器５から発振器３への制御信号、選択回路２
への選択信号、カウントアップタイマ４へのリセット信
号が同時に出力され、発振器３は制御信号により外部ク
ロックから生成される第１のクロックよりも速い第２の
クロックを発生して選択回路２に入力する。
御信号発生器５から発振器３への制御信号、選択回路２
への選択信号、カウントアップタイマ４へのリセット信
号が同時に出力され、発振器３は制御信号により外部ク
ロックから生成される第１のクロックよりも速い第２の
クロックを発生して選択回路２に入力する。
【００１４】選択回路２は、制御信号発生器５からの選
択信号によりＨＡＬＴ状態中はチャージポンプ８への入
力クロックをストップさせ、解除後に発振器３からの第
２のクロックを選択し、チャージポンプ８の出力電圧Ｖ
ＰＭ９を昇圧させる。
択信号によりＨＡＬＴ状態中はチャージポンプ８への入
力クロックをストップさせ、解除後に発振器３からの第
２のクロックを選択し、チャージポンプ８の出力電圧Ｖ
ＰＭ９を昇圧させる。
【００１５】カウントアップタイマ４は、制御信号発生
器５からリセット信号を入力される事により動作を開始
し、発振器３からの第２のクロックをカウントする。設
定回数のカウントが終了すると、終了信号が制御信号発
生器５に入力され、制御信号発生回路５から発振器３の
発振停止信号と、選択回路２への第２のクロックから第
１のクロックへの切り替え信号とが出力される。
器５からリセット信号を入力される事により動作を開始
し、発振器３からの第２のクロックをカウントする。設
定回数のカウントが終了すると、終了信号が制御信号発
生器５に入力され、制御信号発生回路５から発振器３の
発振停止信号と、選択回路２への第２のクロックから第
１のクロックへの切り替え信号とが出力される。
【００１６】以上の事より、図２で示すようにＳＴＯＰ
状態時と、ＨＡＬＴ状態時には出力電圧ＶＰＭ９はチャ
ージポンプ８が停止しているために、“ロウ”を出力
し、その期間中にチャージポンプ８に流れる消費電流は
“０”に近い値となる。
状態時と、ＨＡＬＴ状態時には出力電圧ＶＰＭ９はチャ
ージポンプ８が停止しているために、“ロウ”を出力
し、その期間中にチャージポンプ８に流れる消費電流は
“０”に近い値となる。
【００１７】図５は、図１を具体的な回路にて構成した
ものであり、図５中の各点の信号〜，（１０），
（１１）のタイミング波形は、図６に示す通りである。
ものであり、図５中の各点の信号〜，（１０），
（１１）のタイミング波形は、図６に示す通りである。
【００１８】図５において、本回路は、リングオシレー
タ１２９と、カウントアップタイマ１２８と、制御信号
発生器１２７と、選択回路１２６とを備えている。
タ１２９と、カウントアップタイマ１２８と、制御信号
発生器１２７と、選択回路１２６とを備えている。
【００１９】ここで、選択回路１２６は、インバータ１
０５と、２個のＡＮＤゲートと１個のＮＯＲゲートとか
らなる複合ゲート１０７と、２入力ＮＯＲゲート１０８
とを有する。制御信号発生器１２７は、２個の２入力Ｎ
ＯＲゲートの“たすきがけ”で構成される。カウントア
ップタイマ１２８は、フリップフロップからなる５個の
分周回路１１０，１１１，１１２，１１３，１１４と、
インバータ１０９とを有する。リングオシレータ１２９
は、インバータ１１５，１１８，１２０，１２２，１２
４と、２ＡＮＤゲート１１９と、抵抗１１６，１２１
と、容量１１７，１２３とを有する。
０５と、２個のＡＮＤゲートと１個のＮＯＲゲートとか
らなる複合ゲート１０７と、２入力ＮＯＲゲート１０８
とを有する。制御信号発生器１２７は、２個の２入力Ｎ
ＯＲゲートの“たすきがけ”で構成される。カウントア
ップタイマ１２８は、フリップフロップからなる５個の
分周回路１１０，１１１，１１２，１１３，１１４と、
インバータ１０９とを有する。リングオシレータ１２９
は、インバータ１１５，１１８，１２０，１２２，１２
４と、２ＡＮＤゲート１１９と、抵抗１１６，１２１
と、容量１１７，１２３とを有する。
【００２０】図５に示す回路では、図６に示すように、
チャージポンプへの入力信号１２５はＨＡＬＴ信号１０
１が“ハイ”の時、“ロウ”を出力することにより、チ
ャージポンプを停止させておき、ＨＡＬＴ信号１０１が
“ロウ”になると共に、複合ゲート１０７により選択さ
れたクロックをチャージポンプに入力し、チャージポン
プの動作を開始させる。複合ゲート１０７への選択信号
（１０）は、ＨＡＬＴ立ち下がり検出信号１０２により
セットされ、リングオシレータ１２９の発振を開始させ
ると共に、リングオシレータ１２９の出力を選択させ
る。
チャージポンプへの入力信号１２５はＨＡＬＴ信号１０
１が“ハイ”の時、“ロウ”を出力することにより、チ
ャージポンプを停止させておき、ＨＡＬＴ信号１０１が
“ロウ”になると共に、複合ゲート１０７により選択さ
れたクロックをチャージポンプに入力し、チャージポン
プの動作を開始させる。複合ゲート１０７への選択信号
（１０）は、ＨＡＬＴ立ち下がり検出信号１０２により
セットされ、リングオシレータ１２９の発振を開始させ
ると共に、リングオシレータ１２９の出力を選択させ
る。
【００２１】また選択信号（１０）はリングオシレータ
１２８の出力をカウントしたカウントアップタイマ１２
８の終了信号によりリセットされ、複合ゲート１０７
は外部クロックから生成される第１のクロックを選択
し、リングオシレータ１２９は停止する。
１２８の出力をカウントしたカウントアップタイマ１２
８の終了信号によりリセットされ、複合ゲート１０７
は外部クロックから生成される第１のクロックを選択
し、リングオシレータ１２９は停止する。
【００２２】尚、図６において、信号は図５の外部ク
ロックから生成される第１のクロック１００を示し、信
号はＨＡＬＴ信号１０１を示し、信号はＨＡＬＴ信
号１０１の立ち下がり検出クロック１０２を示し、信号
はリングオシレータ１２９の出力信号を示し、信号
は分周回路１１０のＱ出力を示し、信号〜はそれぞ
れ分周回路１１１〜１１４のＱ出力を示し、信号（１
０）は制御信号発生器の出力信号を示し、信号（１１）
はチャージポンプへの入力クロックを示す。
ロックから生成される第１のクロック１００を示し、信
号はＨＡＬＴ信号１０１を示し、信号はＨＡＬＴ信
号１０１の立ち下がり検出クロック１０２を示し、信号
はリングオシレータ１２９の出力信号を示し、信号
は分周回路１１０のＱ出力を示し、信号〜はそれぞ
れ分周回路１１１〜１１４のＱ出力を示し、信号（１
０）は制御信号発生器の出力信号を示し、信号（１１）
はチャージポンプへの入力クロックを示す。
【００２３】図７は本発明の他の実施例の具体的回路を
示す回路図である。図７において、本実施例の具体的回
路は、ＣＲ発振器２３３が図５と異なり、その他の部分
は図５と同様である。
示す回路図である。図７において、本実施例の具体的回
路は、ＣＲ発振器２３３が図５と異なり、その他の部分
は図５と同様である。
【００２４】ここで、ＣＲ発振器２３３は、インバータ
２１５，２２１，２２２と、抵抗２１７と、ＯＲゲート
２２３と、ＡＮＤゲート２２４と、Ｐチャネル型トラン
ジスタ２２６，Ｎチャネル型トランジスタ２２７と、容
量２１８，２２０と、シュミットトリガ特性即ちヒステ
リシス型のインバータ２１９と、トランスファーゲート
２１６とを有する。
２１５，２２１，２２２と、抵抗２１７と、ＯＲゲート
２２３と、ＡＮＤゲート２２４と、Ｐチャネル型トラン
ジスタ２２６，Ｎチャネル型トランジスタ２２７と、容
量２１８，２２０と、シュミットトリガ特性即ちヒステ
リシス型のインバータ２１９と、トランスファーゲート
２１６とを有する。
【００２５】前記一実施例では、リングオシレータ１２
９を使用したが、ＣＲ発振器２３３を利用しても、時定
数を考えて使用すれば可能である。
９を使用したが、ＣＲ発振器２３３を利用しても、時定
数を考えて使用すれば可能である。
【００２６】
【発明の効果】以上説明したように、本発明は、特に低
電圧で動作可能なＵＶＥＰＲＯＭを内蔵する半導体集積
回路において、スタンバイ状態の中で特にＨＡＬＴモー
ド時、チャージポンプの動作を停止させるため、ＨＡＬ
Ｔ状態での消費電流を減少できるという効果がある。
電圧で動作可能なＵＶＥＰＲＯＭを内蔵する半導体集積
回路において、スタンバイ状態の中で特にＨＡＬＴモー
ド時、チャージポンプの動作を停止させるため、ＨＡＬ
Ｔ状態での消費電流を減少できるという効果がある。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。
ック図である。
【図２】図１の各部の動作波形を示すタイミング図であ
る。
る。
【図３】従来の昇圧回路を示すブロック図である。
【図４】図３の各部の動作波形を示すタイミング図であ
る。
る。
【図５】図１の回路を具体的に示した回路図である。
【図６】図５中の各点の動作波形を示すタイミング図で
ある。
ある。
【図７】本発明の他の実施例の半導体集積回路の具体的
回路を示す回路図である。
回路を示す回路図である。
１，１０，１００，２００ 外部クロックから生成さ
れる第１のクロック ２，１２６，２３０ 選択回路 ３ 内部発振回路 ４，１２８，２３２ カウントアップタイマ ５，１２７，２３１ 制御信号発生器 ６，１０１，２０１ ＨＡＬＴ信号 ７，１２ ＳＴＯＰ信号 ８，１１ チャージポンプ ９，１３ 出力電圧ＶＰＭ １０２，２０２ ＨＡＬＴ信号立ち下がり検出クロッ
ク １０３，１０４，１０８，２０３，２０４，２０８
２入力ＮＯＲゲート １０５，１０６，１０９，１１５，１１８，１２０，１
２２，１２４，２０５，２０６，２０９，２１５，２２
１，２２２ インバータ １０７，２０７ 複合ゲート １１０，１１１，１１２，１１３，１１４，２１０，２
１１，２１２，２１３，２１４ 分周回路 １１６，１２１，２１７ 抵抗 １１７，１２３，２１８，２２０ 容量 １１９ ２入力ＮＡＮＤゲート １２５，２２９ チャージポンプへの入力クロック １２９ リングオシレータ ２１６ トランスファーゲート ２１９ シュミットトリガ特性のインバータ ２２５ 電源 ２２６ Ｐチャネル型トランジスタ ２２７ Ｎチャネル型トランジスタ ２２８ ＧＮＤ ２３３ ＣＲ発振器
れる第１のクロック ２，１２６，２３０ 選択回路 ３ 内部発振回路 ４，１２８，２３２ カウントアップタイマ ５，１２７，２３１ 制御信号発生器 ６，１０１，２０１ ＨＡＬＴ信号 ７，１２ ＳＴＯＰ信号 ８，１１ チャージポンプ ９，１３ 出力電圧ＶＰＭ １０２，２０２ ＨＡＬＴ信号立ち下がり検出クロッ
ク １０３，１０４，１０８，２０３，２０４，２０８
２入力ＮＯＲゲート １０５，１０６，１０９，１１５，１１８，１２０，１
２２，１２４，２０５，２０６，２０９，２１５，２２
１，２２２ インバータ １０７，２０７ 複合ゲート １１０，１１１，１１２，１１３，１１４，２１０，２
１１，２１２，２１３，２１４ 分周回路 １１６，１２１，２１７ 抵抗 １１７，１２３，２１８，２２０ 容量 １１９ ２入力ＮＡＮＤゲート １２５，２２９ チャージポンプへの入力クロック １２９ リングオシレータ ２１６ トランスファーゲート ２１９ シュミットトリガ特性のインバータ ２２５ 電源 ２２６ Ｐチャネル型トランジスタ ２２７ Ｎチャネル型トランジスタ ２２８ ＧＮＤ ２３３ ＣＲ発振器
Claims (2)
- 【請求項１】 低電源電圧で動作可能なＰＲＯＭを有す
る半導体集積回路において、電源電圧よりも高い電圧を
発生する昇圧回路と、前記昇圧回路へ供給する第１のク
ロックの入力端子と、前記第１のクロックよりも周波数
の高い第２のクロックを生成する内部発振器と、前記第
２のクロックをカウントするカウンタと、前記カウンタ
の出力により制御信号を出力する制御信号発生回路と、
前記制御信号により前記昇圧回路に入力するクロックを
選択する選択回路とを備えたことを特徴とする半導体集
積回路。 - 【請求項２】 内部発振器が、リングオシレータまたは
ＣＲ発振器からなる請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118624A JPH05313795A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118624A JPH05313795A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313795A true JPH05313795A (ja) | 1993-11-26 |
Family
ID=14741141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118624A Pending JPH05313795A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137732A (en) * | 1998-05-20 | 2000-10-24 | Nec Corporation | Semiconductor memory device having voltage boosting circuit |
| US7345525B2 (en) | 2005-04-08 | 2008-03-18 | Hynix Semiconductor Inc. | Voltage pumping device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235695A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-05-12 JP JP4118624A patent/JPH05313795A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235695A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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