JPH06318935A - 同期信号検出装置 - Google Patents
同期信号検出装置Info
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- JPH06318935A JPH06318935A JP5313434A JP31343493A JPH06318935A JP H06318935 A JPH06318935 A JP H06318935A JP 5313434 A JP5313434 A JP 5313434A JP 31343493 A JP31343493 A JP 31343493A JP H06318935 A JPH06318935 A JP H06318935A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Abstract
(57)【要約】
【目的】 同期信号を検出する装置を提供する。
【構成】 出力選択器、内部クロック発生器そしてＭＯ
Ｓトランジスタより構成される三つの電流ミラー回路と
抵抗特性を有する二つのＭＯＳトランジスタの組合で構
成され同期信号検出器を具備し、入力されるクロック信
号の“ハイ”及び“ロ−”状態に関係なく入力同期信号
を選択するための選択信号を“ハイ”状態にしキャパシ
タＣの放電される時間を極小化するように構成される。
これにより、小さい容量のキャパシタの使用で集積回路
素子の容積の最小化が可能であり同期信号の周波数帯域
及びデューティに関係なく安定した動作をする。
Ｓトランジスタより構成される三つの電流ミラー回路と
抵抗特性を有する二つのＭＯＳトランジスタの組合で構
成され同期信号検出器を具備し、入力されるクロック信
号の“ハイ”及び“ロ−”状態に関係なく入力同期信号
を選択するための選択信号を“ハイ”状態にしキャパシ
タＣの放電される時間を極小化するように構成される。
これにより、小さい容量のキャパシタの使用で集積回路
素子の容積の最小化が可能であり同期信号の周波数帯域
及びデューティに関係なく安定した動作をする。
Description
【０００１】
【産業上の利用分野】本発明は同期信号検出装置に係
り、特に数個のＭＯＳトランジスタの組合で回路を構成
しキャパシタの放電時間を最小化することにより集積回
路素子の容積を小さくし入力信号の周波数帯域及びデュ
ーティに関係なく安定した動作をする同期信号検出装置
に関する。
り、特に数個のＭＯＳトランジスタの組合で回路を構成
しキャパシタの放電時間を最小化することにより集積回
路素子の容積を小さくし入力信号の周波数帯域及びデュ
ーティに関係なく安定した動作をする同期信号検出装置
に関する。
【０００２】
【従来の技術】同期信号検出装置はＳＭＰＳ（Switchin
g Mode Power Supply）制御集積回路、サ−ボ集積回路
等に広範囲に用いられており、従来の同期信号検出装置
は図１に示した通り、外部同期信号が入力される外部信
号入力端子１１、電源入力端子１２、信号出力端子１
３、前記同期信号を反転させる第１インバータ−ＩＮＶ
1、前記外部信号入力端子１１に入力がない時に前記第
１インバータ−ＩＮＶ1 の入力を“ロ−”状態にするた
めのＮＭＯＳトランジスタＭ１、前記第１インバータ−
ＩＮＶ1 の出力により動作されるＰＭＯＳトランジスタ
Ｍ２、前記ＰＭＯＳトランジスタＭ２から供給される電
源を充放電するためのキャパシタＣ、ＲＣ時定数を設定
するためのＲＣ時定数設定抵抗Ｒ、前記キャパシタＣか
ら供給される信号を反転させる第２インバータ−ＩＮＶ
２、信号を選択的に出力するための第１〜第３ＮＡＮＤ
ゲートＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３及び内部信
号を形成するクロック発生器１４より構成される。
g Mode Power Supply）制御集積回路、サ−ボ集積回路
等に広範囲に用いられており、従来の同期信号検出装置
は図１に示した通り、外部同期信号が入力される外部信
号入力端子１１、電源入力端子１２、信号出力端子１
３、前記同期信号を反転させる第１インバータ−ＩＮＶ
1、前記外部信号入力端子１１に入力がない時に前記第
１インバータ−ＩＮＶ1 の入力を“ロ−”状態にするた
めのＮＭＯＳトランジスタＭ１、前記第１インバータ−
ＩＮＶ1 の出力により動作されるＰＭＯＳトランジスタ
Ｍ２、前記ＰＭＯＳトランジスタＭ２から供給される電
源を充放電するためのキャパシタＣ、ＲＣ時定数を設定
するためのＲＣ時定数設定抵抗Ｒ、前記キャパシタＣか
ら供給される信号を反転させる第２インバータ−ＩＮＶ
２、信号を選択的に出力するための第１〜第３ＮＡＮＤ
ゲートＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３及び内部信
号を形成するクロック発生器１４より構成される。
【０００３】前記構成による従来の同期信号検出装置を
図１を参照にして詳細に説明する。前記外部信号入力端
子１１に入力がなければ前記ＮＭＯＳトランジスタＭ１
により第１インバータ−ＩＮＶ1 の入力が“ロ−”状態
となり、その結果第１インバータ−ＩＮＶ1 の出力と連
結されたＰＭＯＳトランジスタＭ２のゲートに“ハイ”
が印加されればＰＭＯＳトランジスタＭ２がオフされ前
記第２インバータ−ＩＮＶ２の入力を“ロ−”状態にし
前記第２インバータ−ＩＮＶ２の出力は“ハイ”となり
前記第２ＮＡＮＤゲートＮＡＮＤ２の一方端子に印加さ
れ第２ＮＡＮＤゲートＮＡＮＤ２の他方端子と連結され
た内部クロック発生器１４の出力が第２ＮＡＮＤゲート
ＮＡＮＤ２を通過する。
図１を参照にして詳細に説明する。前記外部信号入力端
子１１に入力がなければ前記ＮＭＯＳトランジスタＭ１
により第１インバータ−ＩＮＶ1 の入力が“ロ−”状態
となり、その結果第１インバータ−ＩＮＶ1 の出力と連
結されたＰＭＯＳトランジスタＭ２のゲートに“ハイ”
が印加されればＰＭＯＳトランジスタＭ２がオフされ前
記第２インバータ−ＩＮＶ２の入力を“ロ−”状態にし
前記第２インバータ−ＩＮＶ２の出力は“ハイ”となり
前記第２ＮＡＮＤゲートＮＡＮＤ２の一方端子に印加さ
れ第２ＮＡＮＤゲートＮＡＮＤ２の他方端子と連結され
た内部クロック発生器１４の出力が第２ＮＡＮＤゲート
ＮＡＮＤ２を通過する。
【０００４】一方、外部信号入力端子１１と連結された
前記第１ＮＡＮＤゲートＮＡＮＤ１の一方端子には“ロ
−”が印加され、他方端子には前記ＰＭＯＳトランジス
タＭ２の出力による“ロ−”が印加され、第１ＮＡＮＤ
ゲートＮＡＮＤ１の出力と連結された第３ＮＡＮＤゲー
トＮＡＮＤ３の一方端子に“ハイ”が印加されることに
より第３ＮＡＮＤゲートＮＡＮＤ３の他方端子に前記内
部クロック発生器１４の信号が入力され出力端子１３を
通じて出力される。
前記第１ＮＡＮＤゲートＮＡＮＤ１の一方端子には“ロ
−”が印加され、他方端子には前記ＰＭＯＳトランジス
タＭ２の出力による“ロ−”が印加され、第１ＮＡＮＤ
ゲートＮＡＮＤ１の出力と連結された第３ＮＡＮＤゲー
トＮＡＮＤ３の一方端子に“ハイ”が印加されることに
より第３ＮＡＮＤゲートＮＡＮＤ３の他方端子に前記内
部クロック発生器１４の信号が入力され出力端子１３を
通じて出力される。
【０００５】前記外部信号入力端子１１に同期信号が入
力されればＮＭＯＳトランジスタＭ１の抵抗特性により
第１インバータ−ＩＮＶ1 の入力に前記同期信号が印加
され第１インバータ−ＩＮＶ1 の出力と連結されたＰＭ
ＯＳトランジスタＭ２のゲートに反転された入力信号が
印加されれば、ＰＭＯＳトランジスタＭ２がオン、オフ
動作をし前記電源入力端子１２に入力される入力電圧Ｖ
DDがキャパシタＣに供給され前記ＰＭＯＳトランジスタ
Ｍ２がオン動作の際に充電され、オフ動作の際にＲＣ時
定数により放電される。
力されればＮＭＯＳトランジスタＭ１の抵抗特性により
第１インバータ−ＩＮＶ1 の入力に前記同期信号が印加
され第１インバータ−ＩＮＶ1 の出力と連結されたＰＭ
ＯＳトランジスタＭ２のゲートに反転された入力信号が
印加されれば、ＰＭＯＳトランジスタＭ２がオン、オフ
動作をし前記電源入力端子１２に入力される入力電圧Ｖ
DDがキャパシタＣに供給され前記ＰＭＯＳトランジスタ
Ｍ２がオン動作の際に充電され、オフ動作の際にＲＣ時
定数により放電される。
【０００６】この際使用周波数領域内の周波数を有する
前記ＰＭＯＳトランジスタＭ２の出力がキャパシタＣに
充電された後ＲＣ時定数に放電される際放電される出力
が“ハイ”状態を保つように前記ＲＣを選定すれば前記
キャパシタＣの出力と連結された第２インバータ−ＩＮ
Ｖ２の入力に“ハイ”が印加され前記第２ＮＡＮＤゲー
トＮＡＮＤ２の入力側の一方端子には“ロ−”が印加さ
れ、第２ＮＡＮＤゲートＮＡＮＤ２の他方端子と連結さ
れた内部クロック発生器１４の出力が第２ＮＡＮＤゲー
トＮＡＮＤ２を通じて出力されず、その出力を“ハイ”
に保たせる。
前記ＰＭＯＳトランジスタＭ２の出力がキャパシタＣに
充電された後ＲＣ時定数に放電される際放電される出力
が“ハイ”状態を保つように前記ＲＣを選定すれば前記
キャパシタＣの出力と連結された第２インバータ−ＩＮ
Ｖ２の入力に“ハイ”が印加され前記第２ＮＡＮＤゲー
トＮＡＮＤ２の入力側の一方端子には“ロ−”が印加さ
れ、第２ＮＡＮＤゲートＮＡＮＤ２の他方端子と連結さ
れた内部クロック発生器１４の出力が第２ＮＡＮＤゲー
トＮＡＮＤ２を通じて出力されず、その出力を“ハイ”
に保たせる。
【０００７】一方、外部信号入力端子１１と連結された
第１ＮＡＮＤゲートＮＡＮＤ１の入力側の一方端子には
入力される同期信号が印加され他方端子には前記キャパ
シタＣの出力による“ハイ”が印加されその結果第１Ｎ
ＡＮＤゲートＮＡＮＤ１の出力と連結された第３ＮＡＮ
ＤゲートＮＡＮＤ３の一方端子に前記外部入力同期信号
が印加され第２ＮＡＮＤゲートＮＡＮＤ２の出力と連結
された第３ＮＡＮＤゲートＮＡＮＤの他方端子に印加さ
れた“ハイ”信号により前記外部から入力される同期信
号が出力端子１３を通じて出力される方法で前記外部同
期信号及び内部クロック信号が選択的に出力され得る。
第１ＮＡＮＤゲートＮＡＮＤ１の入力側の一方端子には
入力される同期信号が印加され他方端子には前記キャパ
シタＣの出力による“ハイ”が印加されその結果第１Ｎ
ＡＮＤゲートＮＡＮＤ１の出力と連結された第３ＮＡＮ
ＤゲートＮＡＮＤ３の一方端子に前記外部入力同期信号
が印加され第２ＮＡＮＤゲートＮＡＮＤ２の出力と連結
された第３ＮＡＮＤゲートＮＡＮＤの他方端子に印加さ
れた“ハイ”信号により前記外部から入力される同期信
号が出力端子１３を通じて出力される方法で前記外部同
期信号及び内部クロック信号が選択的に出力され得る。
【０００８】前記方法による従来の同期信号検出装置は
入力信号の動作周波数領域が広まる時及び入力信号周波
数のデューティが小さくなる時に容量の大きいＲ、Ｃ及
びＰＭＯＳトランジスタＭ２が使用されるべきであり、
これにより使用周波数帯域の限界が発生し、集積回路素
子の大きさが大きくなる等の問題点があった。
入力信号の動作周波数領域が広まる時及び入力信号周波
数のデューティが小さくなる時に容量の大きいＲ、Ｃ及
びＰＭＯＳトランジスタＭ２が使用されるべきであり、
これにより使用周波数帯域の限界が発生し、集積回路素
子の大きさが大きくなる等の問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は二つの
ＭＯＳトランジスタの組合で回路を構成し集積回路素子
の容積の最小化が可能であり同期信号の周波数帯域及び
デューティに関係なく安定した動作をする同期信号検出
装置を提供することである。
ＭＯＳトランジスタの組合で回路を構成し集積回路素子
の容積の最小化が可能であり同期信号の周波数帯域及び
デューティに関係なく安定した動作をする同期信号検出
装置を提供することである。
【００１０】
【課題を達成するための手段】前記目的を達成するため
に本発明の同期ＳＹＮＣ信号検出装置は外部同期信号が
入力される際は外部同期信号をクロック信号として出力
し、外部同期信号のない時には内部クロック信号をクロ
ック信号として出力する出力選択手段と、前記内部クロ
ック信号を発生するための内部クロック発生手段及び前
記外部同期信号のロ−期間に応答し第１電流信号を発生
する第１定電流回路手段と、前記外部同期信号のハイ期
間に応答し第２電流を発生する第２定電流回路手段と、
前記第１及び第２電流信号により充電され前記第１及び
第２電流信号のない時には放電する充放電回路手段を具
備して外部同期信号の入力有無を検出し前記出力選択手
段が選択的に前記外部同期信号及び内部クロック信号を
出力するようにする制御信号を発生するための同期信号
検出手段を具備することを特徴とする。
に本発明の同期ＳＹＮＣ信号検出装置は外部同期信号が
入力される際は外部同期信号をクロック信号として出力
し、外部同期信号のない時には内部クロック信号をクロ
ック信号として出力する出力選択手段と、前記内部クロ
ック信号を発生するための内部クロック発生手段及び前
記外部同期信号のロ−期間に応答し第１電流信号を発生
する第１定電流回路手段と、前記外部同期信号のハイ期
間に応答し第２電流を発生する第２定電流回路手段と、
前記第１及び第２電流信号により充電され前記第１及び
第２電流信号のない時には放電する充放電回路手段を具
備して外部同期信号の入力有無を検出し前記出力選択手
段が選択的に前記外部同期信号及び内部クロック信号を
出力するようにする制御信号を発生するための同期信号
検出手段を具備することを特徴とする。
【００１１】
【作用】二つのＭＯＳトランジスタの組合で回路を構成
し入力されるクロック信号の“ハイ”及び“ロ−”状態
に関係なく入力同期信号を選択するための選択信号を
“ハイ”状態にしキャパシタＣの放電される時間を極小
化し小さい容量のキャパシタの使用を可能にする。それ
で、集積回路素子の容積の最小化が可能であり同期信号
の周波数帯域及びデューティに関係なく安定した動作を
する
し入力されるクロック信号の“ハイ”及び“ロ−”状態
に関係なく入力同期信号を選択するための選択信号を
“ハイ”状態にしキャパシタＣの放電される時間を極小
化し小さい容量のキャパシタの使用を可能にする。それ
で、集積回路素子の容積の最小化が可能であり同期信号
の周波数帯域及びデューティに関係なく安定した動作を
する
【００１２】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図２は本発明による同期信号検出装置の一実
施例による詳細な回路図である。図２によれば、前記第
１定電流回路手段２００は電源電圧ＶDDに連結され電流
をミラーするための第１電流ミラー手段２４及び前記第
１電流ミラー手段２４と入力端子２１の間に連結された
第１抵抗手段より構成され前記第１電流ミラー手段２４
は電源電圧ＶDDに連結されたソース電極及びゲート電極
と共通接続されたドレイン電極を有する第１ＰＭＯＳト
ランジスタＭ１と前記電源電圧ＶDDに連結されたソース
電極と前記第１ＰＭＯＳトランジスタＭ１のゲート電極
に連結されたゲート電極を有し前記第１ＰＭＯＳトラン
ジスタＭ１の電流をミラーするための第２ＰＭＯＳトラ
ンジスタＭ２より構成され前記第１抵抗手段は前記第１
電流ミラー手段２４の第１ＰＭＯＳトランジスタＭ１の
ドレイン電極と連結されたドレイン電極と外部同期信号
入力端子２１と連結されたソース電極を有する第３ＮＭ
ＯＳトランジスタＭ５より構成される。
説明する。図２は本発明による同期信号検出装置の一実
施例による詳細な回路図である。図２によれば、前記第
１定電流回路手段２００は電源電圧ＶDDに連結され電流
をミラーするための第１電流ミラー手段２４及び前記第
１電流ミラー手段２４と入力端子２１の間に連結された
第１抵抗手段より構成され前記第１電流ミラー手段２４
は電源電圧ＶDDに連結されたソース電極及びゲート電極
と共通接続されたドレイン電極を有する第１ＰＭＯＳト
ランジスタＭ１と前記電源電圧ＶDDに連結されたソース
電極と前記第１ＰＭＯＳトランジスタＭ１のゲート電極
に連結されたゲート電極を有し前記第１ＰＭＯＳトラン
ジスタＭ１の電流をミラーするための第２ＰＭＯＳトラ
ンジスタＭ２より構成され前記第１抵抗手段は前記第１
電流ミラー手段２４の第１ＰＭＯＳトランジスタＭ１の
ドレイン電極と連結されたドレイン電極と外部同期信号
入力端子２１と連結されたソース電極を有する第３ＮＭ
ＯＳトランジスタＭ５より構成される。
【００１３】前記第２定電流回路手段２１０は前記電源
電圧ＶDDに連結され前記電流をミラーするための第２電
流ミラー手段２５、前記第１抵抗手段に直列連結された
第２抵抗手段と、前記第２抵抗手段及び前記第２電流ミ
ラー手段と接地電圧の間に連結され前記電流をミラーす
るための第３電流ミラー手段２６より構成され、前記第
２電流ミラー手段２５は前記電源電圧ＶDDに連結された
ソース電極と、ゲート電極と共通接続されたドレイン電
極を有する第４ＰＭＯＳトランジスタＭ４と前記電源電
圧ＶDDに連結されたソース電極と前記第４ＰＭＯＳトラ
ンジスタＭ４のゲート電極に連結されたゲート電極を有
し前記第４ＰＭＯＳトランジスタＭ４の電流をミラーす
るための第３ＰＭＯＳトランジスタＭ３より構成され
る。
電圧ＶDDに連結され前記電流をミラーするための第２電
流ミラー手段２５、前記第１抵抗手段に直列連結された
第２抵抗手段と、前記第２抵抗手段及び前記第２電流ミ
ラー手段と接地電圧の間に連結され前記電流をミラーす
るための第３電流ミラー手段２６より構成され、前記第
２電流ミラー手段２５は前記電源電圧ＶDDに連結された
ソース電極と、ゲート電極と共通接続されたドレイン電
極を有する第４ＰＭＯＳトランジスタＭ４と前記電源電
圧ＶDDに連結されたソース電極と前記第４ＰＭＯＳトラ
ンジスタＭ４のゲート電極に連結されたゲート電極を有
し前記第４ＰＭＯＳトランジスタＭ４の電流をミラーす
るための第３ＰＭＯＳトランジスタＭ３より構成され
る。
【００１４】前記第２抵抗手段は前記第１抵抗手段を構
成する第３ＮＭＯＳトランジスタＭ５のソース電極と連
結され、外部からの同期信号を入力するソース電極と前
記第３電流ミラー手段２６の第１ＮＭＯＳトランジスタ
Ｍ７のドレイン電極及びゲート電極と連結されたドレイ
ン電極を有する第５ＰＭＯＳトランジスタＭ６より構成
される。
成する第３ＮＭＯＳトランジスタＭ５のソース電極と連
結され、外部からの同期信号を入力するソース電極と前
記第３電流ミラー手段２６の第１ＮＭＯＳトランジスタ
Ｍ７のドレイン電極及びゲート電極と連結されたドレイ
ン電極を有する第５ＰＭＯＳトランジスタＭ６より構成
される。
【００１５】前記第３電流ミラー手段２６は接地電圧に
連結されたソース電極とゲート電極と共通接続されたド
レイン電極を有する第１ＮＭＯＳトランジスタＭ７と前
記第２電流ミラー手段２５の第４ＮＭＯＳトランジスタ
Ｍ４のドレイン電極に連結されたドレイン電極と、前記
接地電圧に連結されたソース電極と、前記第１ＮＭＯＳ
トランジスタＭ７のゲート電極に連結されたゲート電極
を有し前記第１ＮＭＯＳトランジスタＭ７の電流をミラ
ーするための第２ＮＭＯＳトランジスタＭ８より構成さ
れる。
連結されたソース電極とゲート電極と共通接続されたド
レイン電極を有する第１ＮＭＯＳトランジスタＭ７と前
記第２電流ミラー手段２５の第４ＮＭＯＳトランジスタ
Ｍ４のドレイン電極に連結されたドレイン電極と、前記
接地電圧に連結されたソース電極と、前記第１ＮＭＯＳ
トランジスタＭ７のゲート電極に連結されたゲート電極
を有し前記第１ＮＭＯＳトランジスタＭ７の電流をミラ
ーするための第２ＮＭＯＳトランジスタＭ８より構成さ
れる。
【００１６】又、前記充放電手段２２０は前記第１、２
電流ミラー手段２４、２５により供給される電圧を充放
電するためのキャパシタＣ及びＲＣ時定数を設定するた
めのＲＣ時定数設定抵抗Ｒより構成される。以下、前記
構成による本発明の同期信号検出装置の動作を添付した
図面を参照し詳細に説明する。
電流ミラー手段２４、２５により供給される電圧を充放
電するためのキャパシタＣ及びＲＣ時定数を設定するた
めのＲＣ時定数設定抵抗Ｒより構成される。以下、前記
構成による本発明の同期信号検出装置の動作を添付した
図面を参照し詳細に説明する。
【００１７】前記外部信号入力端子２１に入力がなけれ
ば入力電圧ＶDDにより前記直列連結されたＭＯＳトラン
ジスタＭ１、Ｍ５、Ｍ６及びＭ７にそれぞれＶDD／４の
電圧が印加されこの電圧は前記ＭＯＳトランジスタＭ
１、Ｍ５、Ｍ６及びＭ７のスレショルド電圧以下にバイ
アスされ図２に示した電流Ｉ1 は微少な値で形成され
る。これのために前記同期信号入力端の入力電圧とグラ
ウンドの間のＭＯＳトランジスタにかかる電圧はスレシ
ョルド電圧以下に形成され前記第１、第２抵抗手段を構
成するＭＯＳトランジスタＭ５、Ｍ６は複数のトランジ
スタ、ダイオード又は抵抗で構成可能である。
ば入力電圧ＶDDにより前記直列連結されたＭＯＳトラン
ジスタＭ１、Ｍ５、Ｍ６及びＭ７にそれぞれＶDD／４の
電圧が印加されこの電圧は前記ＭＯＳトランジスタＭ
１、Ｍ５、Ｍ６及びＭ７のスレショルド電圧以下にバイ
アスされ図２に示した電流Ｉ1 は微少な値で形成され
る。これのために前記同期信号入力端の入力電圧とグラ
ウンドの間のＭＯＳトランジスタにかかる電圧はスレシ
ョルド電圧以下に形成され前記第１、第２抵抗手段を構
成するＭＯＳトランジスタＭ５、Ｍ６は複数のトランジ
スタ、ダイオード又は抵抗で構成可能である。
【００１８】前記第３電流ミラー手段２６の作用により
前記第２ＭＯＳトランジスタＭ８に流れる電流値は第１
ＭＯＳトランジスタＭ７の電流値と等しくなりこの際、
前記第２電流ミラー手段２５の第４ＰＭＯＳトランジス
タＭ４にも前記第１ＮＭＯＳトランジスタＭ７の電流と
同一の電流が流れ又第３ＮＭＯＳトランジスタＭ３には
第１ＮＭＯＳトランジスタＭ７に流れる電流Ｉ1 の値と
同一の電流が流れる。
前記第２ＭＯＳトランジスタＭ８に流れる電流値は第１
ＭＯＳトランジスタＭ７の電流値と等しくなりこの際、
前記第２電流ミラー手段２５の第４ＰＭＯＳトランジス
タＭ４にも前記第１ＮＭＯＳトランジスタＭ７の電流と
同一の電流が流れ又第３ＮＭＯＳトランジスタＭ３には
第１ＮＭＯＳトランジスタＭ７に流れる電流Ｉ1 の値と
同一の電流が流れる。
【００１９】又、前記第１電流ミラー手段２４の第１Ｐ
ＭＯＳトランジスタＭ１に流れる電流は前記第３電流ミ
ラー手段２６の第１ＮＭＯＳトランジスタＭ７に流れる
電流の値と等しい値なので、前記第１電流ミラー手段２
４の第２ＰＭＯＳトランジスタＭ２に流れる電流も電流
Ｉ1 の値と同一になる。前記第２ＰＭＯＳトランジスタ
Ｍ２と第３ＰＭＯＳトランジスタＭ３を通じてキャパシ
タＣに出力される合成電流の値は２Ｉ1 となる。前記形
成された合成電流２Ｉ1 の値は回路設計により１μＡ以
下に形成され入力同期信号を選択するための信号を形成
する出力電圧ＶOUT は 0.1Ｖ以下に形成される。
ＭＯＳトランジスタＭ１に流れる電流は前記第３電流ミ
ラー手段２６の第１ＮＭＯＳトランジスタＭ７に流れる
電流の値と等しい値なので、前記第１電流ミラー手段２
４の第２ＰＭＯＳトランジスタＭ２に流れる電流も電流
Ｉ1 の値と同一になる。前記第２ＰＭＯＳトランジスタ
Ｍ２と第３ＰＭＯＳトランジスタＭ３を通じてキャパシ
タＣに出力される合成電流の値は２Ｉ1 となる。前記形
成された合成電流２Ｉ1 の値は回路設計により１μＡ以
下に形成され入力同期信号を選択するための信号を形成
する出力電圧ＶOUT は 0.1Ｖ以下に形成される。
【００２０】その結果インバータ−ＩＮＶ及び第１ＮＡ
ＮＤゲートＮＡＮＤ１の入力側の一方端子に“ロ−”が
印加されインバータ−ＩＮＶの出力は“ハイ”となりこ
の信号は第２ＮＡＮＤゲートＮＡＮＤ２の一方端子に印
加されて連結された内部クロック発生器２７の出力が第
２ＮＡＮＤゲートＮＡＮＤ２を第３ＮＡＮＤゲートＮＡ
ＮＤ３の他方端子に供給する。
ＮＤゲートＮＡＮＤ１の入力側の一方端子に“ロ−”が
印加されインバータ−ＩＮＶの出力は“ハイ”となりこ
の信号は第２ＮＡＮＤゲートＮＡＮＤ２の一方端子に印
加されて連結された内部クロック発生器２７の出力が第
２ＮＡＮＤゲートＮＡＮＤ２を第３ＮＡＮＤゲートＮＡ
ＮＤ３の他方端子に供給する。
【００２１】一方、外部信号入力端子２１と連結された
前記第１ＮＡＮＤゲートＮＡＮＤ１の一方端子には“ロ
−”が印加され第１ＮＡＮＤゲートＮＡＮＤ１の出力と
連結された第３ＮＡＮＤゲートＮＡＮＤ３の一方端子に
“ハイ”が印加される。その結果、第３ＮＡＮＤゲート
ＮＡＮＤ３の他方端子に入力される内部クロック発生器
２７の信号が出力端子２３を通じて出力される。
前記第１ＮＡＮＤゲートＮＡＮＤ１の一方端子には“ロ
−”が印加され第１ＮＡＮＤゲートＮＡＮＤ１の出力と
連結された第３ＮＡＮＤゲートＮＡＮＤ３の一方端子に
“ハイ”が印加される。その結果、第３ＮＡＮＤゲート
ＮＡＮＤ３の他方端子に入力される内部クロック発生器
２７の信号が出力端子２３を通じて出力される。
【００２２】前記外部信号入力端子２１に同期クロック
信号が入力される際の動作をクロックが“ハイ”の際と
“ロ−”の際及び上昇と下降の際に区分して説明するこ
とにする。先ず、前記直列連結されたＭＯＳトランジス
タ、Ｍ５の出力とＭ６の入力にハイレベルはＶDD、ロ−
レベルは接地電圧を有する同期クロック信号が入力され
る。もし“ハイ”が印加されればＭＯＳトランジスタＭ
１、Ｍ５の両端の電圧差によりＭ１、Ｍ５はオフされ前
記直列連結されたＭＯＳトランジスタＭ６及びＭ７は両
端にかかる電圧差によりスレショルド電圧以上にバイア
スされ電流Ｉ2 は指数関数的に増加する。
信号が入力される際の動作をクロックが“ハイ”の際と
“ロ−”の際及び上昇と下降の際に区分して説明するこ
とにする。先ず、前記直列連結されたＭＯＳトランジス
タ、Ｍ５の出力とＭ６の入力にハイレベルはＶDD、ロ−
レベルは接地電圧を有する同期クロック信号が入力され
る。もし“ハイ”が印加されればＭＯＳトランジスタＭ
１、Ｍ５の両端の電圧差によりＭ１、Ｍ５はオフされ前
記直列連結されたＭＯＳトランジスタＭ６及びＭ７は両
端にかかる電圧差によりスレショルド電圧以上にバイア
スされ電流Ｉ2 は指数関数的に増加する。
【００２３】その結果、前記第３電流ミラー手段２６の
作用により前記第２ＮＭＯＳトランジスタＭ８に流れる
電流は第１ＮＭＯＳトランジスタＭ７の電流Ｉ2 値と等
しくなりこの際、前記第２電流ミラー手段２５の第４Ｐ
ＭＯＳトランジスタＭ４にも前記第１ＮＭＯＳトランジ
スタＭ７の電流Ｉ2 が流れ又、前記第２電流ミラー手段
２５の作用により前記第３ＰＭＯＳトランジスタＭ３に
流れる電流も前記電流Ｉ2 の値と同一になる。
作用により前記第２ＮＭＯＳトランジスタＭ８に流れる
電流は第１ＮＭＯＳトランジスタＭ７の電流Ｉ2 値と等
しくなりこの際、前記第２電流ミラー手段２５の第４Ｐ
ＭＯＳトランジスタＭ４にも前記第１ＮＭＯＳトランジ
スタＭ７の電流Ｉ2 が流れ又、前記第２電流ミラー手段
２５の作用により前記第３ＰＭＯＳトランジスタＭ３に
流れる電流も前記電流Ｉ2 の値と同一になる。
【００２４】その結果前記第４ＰＭＯＳトランジスタＭ
４を通じて出力されるＶOUT は“ハイ”となり前記電流
Ｉ2 はキャパシタＣに充電される。前記ＭＯＳトランジ
スタＭ５とＭ６の接続端子に同期クロック信号の“ロ
−”が印加される際の動作を見ればＭＯＳトランジスタ
Ｍ６、Ｍ７の両端にかかる電圧がないので、Ｍ６、Ｍ７
はオフされ前記直列連結されたトランジスタＭ１、Ｍ５
は両端にかかる電圧差によりスレショルド電圧以上とな
りバイアスされ電流Ｉ 1 は指数関数的に増加する。
４を通じて出力されるＶOUT は“ハイ”となり前記電流
Ｉ2 はキャパシタＣに充電される。前記ＭＯＳトランジ
スタＭ５とＭ６の接続端子に同期クロック信号の“ロ
−”が印加される際の動作を見ればＭＯＳトランジスタ
Ｍ６、Ｍ７の両端にかかる電圧がないので、Ｍ６、Ｍ７
はオフされ前記直列連結されたトランジスタＭ１、Ｍ５
は両端にかかる電圧差によりスレショルド電圧以上とな
りバイアスされ電流Ｉ 1 は指数関数的に増加する。
【００２５】その結果、前記第１電流ミラー手段２４の
作用により第２ＰＭＯＳトランジスタＭ２の出力電圧Ｖ
OUT は“ハイ”となりＩ1 と同一の量の電流がキャパシ
タＣに充電される。前記ＭＯＳトランジスタＭ５とＭ６
の接続端子に入力される同期クロックが上昇する時と下
降する時の時間と電圧との関係を見れば図３に示した通
りクロック上昇及び下降により電圧が増減しこれにより
ＶDD／２の形成されるＴ1 及びＴ2の時間の間にはＶDD
／２の電圧がＭ５とＭ６の接続端子に入力され外部信号
入力端子２１に入力がない時と同一の作用でＶOUT が
“ロ−”に形成される。
作用により第２ＰＭＯＳトランジスタＭ２の出力電圧Ｖ
OUT は“ハイ”となりＩ1 と同一の量の電流がキャパシ
タＣに充電される。前記ＭＯＳトランジスタＭ５とＭ６
の接続端子に入力される同期クロックが上昇する時と下
降する時の時間と電圧との関係を見れば図３に示した通
りクロック上昇及び下降により電圧が増減しこれにより
ＶDD／２の形成されるＴ1 及びＴ2の時間の間にはＶDD
／２の電圧がＭ５とＭ６の接続端子に入力され外部信号
入力端子２１に入力がない時と同一の作用でＶOUT が
“ロ−”に形成される。
【００２６】これをＶOUT とＶSYNCの関係を示した図４
のグラフで見ればＶSYNCがゼロの際にＶOUT は“ハイ”
状態であり、ＶSYNCが増加するにつれＶDD／２区間で
“ロ−”状態となった後ＶSYNCの電圧が上昇するにつれ
“ハイ”となる。即ち、本発明による同期信号検出装置
は外部信号を選択するためのＶOUT の出力が前記入力さ
れるクロック信号が上昇及び下降する際変化する電圧が
ＶDD／２区間に達する至極短い区間を除いた区間で“ハ
イ”と形成され前記ＶOUT に出力される“ハイ”状態の
信号はインバータ−ＩＮＶの入力に印加され前記インバ
ータ−の作用により前記第２ＮＡＮＤゲートＮＡＮＤ２
の入力側の一方端子には“ロ−”が印加され第２ＮＡＮ
ＤゲートＮＡＮＤ２の他方端子と連結された内部クロッ
ク発生器２７の信号が第２ＮＡＮＤゲートＮ ＡＮＤ
２の出力は常に“ハイ”を保つ。
のグラフで見ればＶSYNCがゼロの際にＶOUT は“ハイ”
状態であり、ＶSYNCが増加するにつれＶDD／２区間で
“ロ−”状態となった後ＶSYNCの電圧が上昇するにつれ
“ハイ”となる。即ち、本発明による同期信号検出装置
は外部信号を選択するためのＶOUT の出力が前記入力さ
れるクロック信号が上昇及び下降する際変化する電圧が
ＶDD／２区間に達する至極短い区間を除いた区間で“ハ
イ”と形成され前記ＶOUT に出力される“ハイ”状態の
信号はインバータ−ＩＮＶの入力に印加され前記インバ
ータ−の作用により前記第２ＮＡＮＤゲートＮＡＮＤ２
の入力側の一方端子には“ロ−”が印加され第２ＮＡＮ
ＤゲートＮＡＮＤ２の他方端子と連結された内部クロッ
ク発生器２７の信号が第２ＮＡＮＤゲートＮ ＡＮＤ
２の出力は常に“ハイ”を保つ。
【００２７】一方、外部信号入力端子２１と連結された
前記第１ＮＡＮＤゲートＮＡＮＤ１の入力側の一方端子
には外部同期信号が印加され他方端子には前記キャパシ
タＣの出力による“ハイ”が印加されればその結果、第
１ＮＡＮＤゲートＮＡＮＤ１出力と連結された第３ＮＡ
ＮＤゲートＮＡＮＤ３の一方端子に前記外部同期信号が
印加され第２ＮＡＮＤゲートＮＡＮＤ２の出力と連結さ
れた第３ＮＡＮＤゲートＮＡＮＤ３の他方端子に印加さ
れた“ハイ”信号により前記外部同期信号が出力端子２
３を通じて出力される方法で前記外部同期信号及び内部
同期信号が選択的に出力される。
前記第１ＮＡＮＤゲートＮＡＮＤ１の入力側の一方端子
には外部同期信号が印加され他方端子には前記キャパシ
タＣの出力による“ハイ”が印加されればその結果、第
１ＮＡＮＤゲートＮＡＮＤ１出力と連結された第３ＮＡ
ＮＤゲートＮＡＮＤ３の一方端子に前記外部同期信号が
印加され第２ＮＡＮＤゲートＮＡＮＤ２の出力と連結さ
れた第３ＮＡＮＤゲートＮＡＮＤ３の他方端子に印加さ
れた“ハイ”信号により前記外部同期信号が出力端子２
３を通じて出力される方法で前記外部同期信号及び内部
同期信号が選択的に出力される。
【００２８】
【発明の効果】本発明による同期信号検出装置は所定の
ＭＯＳトランジスタの組合で構成され入力されるクロッ
ク信号の“ハイ”及び“ロ−”状態に関係なくＶOUT を
“ハイ”状態にしキャパシタＣが放電される時間を極小
化し小さい容量のキャパシタの使用を可能にすることに
より集積回路素子の容積の最小化し、同期信号の許容周
波数の範囲が大きく拡張され入力されるクロック信号の
デューティに関係なく安定した動作をする著しい効果が
ある。
ＭＯＳトランジスタの組合で構成され入力されるクロッ
ク信号の“ハイ”及び“ロ−”状態に関係なくＶOUT を
“ハイ”状態にしキャパシタＣが放電される時間を極小
化し小さい容量のキャパシタの使用を可能にすることに
より集積回路素子の容積の最小化し、同期信号の許容周
波数の範囲が大きく拡張され入力されるクロック信号の
デューティに関係なく安定した動作をする著しい効果が
ある。
【図１】従来の同期信号検出装置の回路図である。
【図２】本発明による同期信号検出装置の回路図であ
る。
る。
【図３】本発明による同期信号検出装置のクロック信号
とキャパシタ放電時間との関係を示した図である。
とキャパシタ放電時間との関係を示した図である。
【図４】本発明による同期信号検出装置の同期電圧によ
るＶOUT の波形図である。
るＶOUT の波形図である。
２１ 外部同期信号入力端子 ２４ 第１電流ミラー手段 ２５ 第２電流ミラー手段 ２６ 第３電流ミラー手段 ２７ 内部クロック発生器 ２２０ 放電手段
Claims (11)
- 【請求項１】 外部同期信号が入力される際は外部同期
信号をクロック信号として出力し、外部同期信号のない
時には内部クロック信号をクロック信号として出力する
出力選択手段と、 前記内部クロック信号を発生するための内部クロック発
生手段と、 前記外部同期信号のロ−期間に応答し第１電流信号を発
生する第１定電流回路手段と、前記外部同期信号のハイ
期間に応答し第２電流信号を発生する第２定電流回路手
段と、前記第１及び第２電流信号により充電され前記第
１及び第２電流信号のない時には放電する充放電回路手
段を具備して外部同期信号の入力有無を検出し前記出力
選択手段が選択的に前記外部同期信号及び内部発振信号
を出力するように制御信号を発生するための同期信号検
出手段を具備することを特徴とする同期信号検出装置。 - 【請求項２】 前記第１定電流回路手段は、 電源電圧に連結され電流をミラーするための第１電流ミ
ラー手段と、 前記第１電流ミラー手段と入力端子の間に連結された第
１抵抗手段を具備することを特徴とする請求項１記載の
同期信号検出装置。 - 【請求項３】 第１電流ミラー手段は、 電源電圧に連結されたソース電極及びゲート電極と共通
接続されたドレイン電極を有する第１ＰＭＯＳトランジ
スタと前記電源電圧に連結されたソース電極と前記第１
ＰＭＯＳトランジスタのゲート電極に連結されたゲート
電極を有する前記第１ＰＭＯＳトランジスタの電流をミ
ラーするための第２ＰＭＯＳトランジスタを含むことを
特徴とする請求項２記載の同期信号検出装置。 - 【請求項４】 第１抵抗手段は、 前記第１電流ミラー手段の第１ＰＭＯＳトランジスタの
ドレイン電極と連結されたドレイン電極と外部同期信号
の入力端子と連結されたソース電極を有する第３ＮＭＯ
Ｓトランジスタを含むことを特徴とする請求項２記載の
同期信号検出装置。 - 【請求項５】 前記第２定電流回路手段は、 前記電源電圧に連結され前記電流をミラーするための第
２電流ミラー手段と、 前記第１抵抗手段に直列連結された第２抵抗手段と、 前記第２抵抗手段と第２電流ミラー手段と接地電圧の間
に連結され前記電流をミラーするための第３電流ミラー
手段を含むことを特徴とする請求項１記載の同期信号検
出装置。 - 【請求項６】 第２電流ミラー手段は前記電源電圧に連
結されたソース電極とゲート電極と共通接続されたドレ
イン電極を有する第４ＰＭＯＳトランジスタと前記電源
電圧に連結されたソース電極と前記第４ＰＭＯＳトラン
ジスタのゲート電極に連結されたゲート電極を有する前
記第４ＰＭＯＳトランジスタの電流をミラーするための
第３ＰＭＯＳトランジスタを含むことを特徴とする請求
項５記載の同期信号検出装置。 - 【請求項７】 前記第２抵抗手段は前記第１抵抗手段の
第３ＮＭＯＳトランジスタのソース電極と連結され外部
同期信号を入力するソース電極と前記第３電流ミラー手
段の第１ＮＭＯＳトランジスタのドレイン及びゲート電
極と連結されたドレイン電極を有する第５ＰＭＯＳトラ
ンジスタを含むことを特徴とする請求項５記載の同期信
号検出装置。 - 【請求項８】 前記第３電流ミラー手段は接地電圧に連
結されたソース電極とゲート電極と共通接続されたドレ
イン電極を有する第１ＮＭＯＳトランジスタと前記第２
電流ミラー手段の第４ＰＭＯＳトランジスタのドレイン
電極に連結されたドレイン電極と前記接地電圧に連結さ
れたソース電極と前記第１ＮＭＯＳトランジスタのゲー
ト電極に連結されたゲート電極を有する前記第１ＮＭＯ
Ｓトランジスタの電流をミラーするための第２ＮＭＯＳ
トランジスタを含むことを特徴とする請求項５記載の同
期信号検出装置。 - 【請求項９】 前記第１及び第２抵抗手段は、 複数のトランジスタ、ダイオード又は抵抗より構成可能
であることを特徴とする請求項４又は７項記載の同期信
号検出装置。 - 【請求項１０】 前記充放電手段は、 充放電抵抗と前記抵抗と並列連結されたキャパシタを含
むことを特徴とする請求項１記載の同期信号検出装置。 - 【請求項１１】 同期信号入力端の入力電圧とグラウン
ドの間のトランジスタにかかる電圧差はスレショルド値
以下に形成されることを特徴とする請求項１記載の同期
信号検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024126A KR0168079B1 (ko) | 1992-12-14 | 1992-12-14 | 클럭발생장치 |
| KR1992P24126 | 1992-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318935A true JPH06318935A (ja) | 1994-11-15 |
| JP3408851B2 JP3408851B2 (ja) | 2003-05-19 |
Family
ID=19345405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31343493A Expired - Lifetime JP3408851B2 (ja) | 1992-12-14 | 1993-12-14 | 同期信号検出装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5479122A (ja) |
| EP (1) | EP0602929B1 (ja) |
| JP (1) | JP3408851B2 (ja) |
| KR (1) | KR0168079B1 (ja) |
| CN (1) | CN1053774C (ja) |
| DE (1) | DE69313085T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814919B1 (ko) * | 2006-06-12 | 2008-03-19 | 삼성전기주식회사 | 발진 안정화 검출회로 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413333B2 (ja) * | 1996-11-13 | 2003-06-03 | アルプス電気株式会社 | 信号検出回路 |
| KR100565192B1 (ko) * | 1999-07-06 | 2006-03-30 | 엘지전자 주식회사 | 전원 보호 회로 |
| CN100350505C (zh) * | 2002-07-12 | 2007-11-21 | 旺宏电子股份有限公司 | 用于存储器装置的时钟产生器 |
| US8956718B2 (en) * | 2009-06-19 | 2015-02-17 | Apple Inc. | Transparent conductor thin film formation |
| US8682667B2 (en) | 2010-02-25 | 2014-03-25 | Apple Inc. | User profiling for selecting user specific voice input processing information |
| US8618857B2 (en) * | 2012-03-27 | 2013-12-31 | Monolithic Power Systems, Inc. | Delay circuit and associated method |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3792361A (en) * | 1972-08-23 | 1974-02-12 | Itel Corp | High speed data separator |
| GB1452757A (en) * | 1973-12-03 | 1976-10-13 | Texas Instruments Ltd | Frequency responsive circuit |
| JPS57142051A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Clock pickup circuit |
| NL8101666A (nl) * | 1981-04-03 | 1982-11-01 | Philips Nv | Systeem voor het wederzijds synchroniseren van twee aktieve deelinrichtingen. |
| US4617480A (en) * | 1984-10-22 | 1986-10-14 | Motorola, Inc. | High speed data synchronizer which minimizes circuitry |
| JPH0770749B2 (ja) * | 1985-02-28 | 1995-07-31 | キヤノン株式会社 | 光パルス検出回路 |
| US4982116A (en) * | 1989-12-26 | 1991-01-01 | Linear Technology Corporation | Clock selection circuit |
| JPH04297118A (ja) * | 1991-01-21 | 1992-10-21 | Fujitsu Ltd | パルス発生回路及びパルス発生回路を備える半導体装置 |
| US5227672A (en) * | 1992-03-31 | 1993-07-13 | Astec International, Ltd. | Digital clock selection and changeover apparatus |
| US6194222B1 (en) * | 1998-01-05 | 2001-02-27 | Biosite Diagnostics, Inc. | Methods for monitoring the status of assays and immunoassays |
-
1992
- 1992-12-14 KR KR1019920024126A patent/KR0168079B1/ko not_active IP Right Cessation
-
1993
- 1993-12-10 US US08/164,856 patent/US5479122A/en not_active Expired - Lifetime
- 1993-12-14 EP EP93310059A patent/EP0602929B1/en not_active Expired - Lifetime
- 1993-12-14 CN CN93112843A patent/CN1053774C/zh not_active Expired - Fee Related
- 1993-12-14 DE DE69313085T patent/DE69313085T2/de not_active Expired - Fee Related
- 1993-12-14 JP JP31343493A patent/JP3408851B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814919B1 (ko) * | 2006-06-12 | 2008-03-19 | 삼성전기주식회사 | 발진 안정화 검출회로 |
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| DE69313085D1 (de) | 1997-09-18 |
| CN1092532A (zh) | 1994-09-21 |
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| CN1053774C (zh) | 2000-06-21 |
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