JPH0235695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0235695A JPH0235695A JP63186018A JP18601888A JPH0235695A JP H0235695 A JPH0235695 A JP H0235695A JP 63186018 A JP63186018 A JP 63186018A JP 18601888 A JP18601888 A JP 18601888A JP H0235695 A JPH0235695 A JP H0235695A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- clock
- booster circuit
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電気的書込み・消去可能な不揮発性半導体記憶
装置（以下、ＥＥＰＲＯＭと略す）に関し、特に信号制
御により周波数可変なクロック回路で駆動する昇圧回路
に間する。
装置（以下、ＥＥＰＲＯＭと略す）に関し、特に信号制
御により周波数可変なクロック回路で駆動する昇圧回路
に間する。
［従来の技術］
従来のＥＥＦＲＯＭは単一電源動作可能とするため、消
去・書込み時に必要な高電位を発生する昇圧回路を内蔵
している。昇圧回路は第９図に示すようなクロック回路
の出力φｐ、 １丁により駆動される。
去・書込み時に必要な高電位を発生する昇圧回路を内蔵
している。昇圧回路は第９図に示すようなクロック回路
の出力φｐ、 １丁により駆動される。
［発明が解決しようとする問題点］
上述した従来のＥＥＰＲＯＭでは昇圧回路を駆動するク
ロック回路の発振周波数はＬＳＩ製造時に作りこまれる
抵抗、容量の値で決まる。発振回路中の積分回路の時定
数はこの抵抗、容量値で決まり、その時定数に応じた周
波数で発振するのであるが、この周波数は昇圧回路の駆
動能力に影響を与え、また書き換え時の消費電流におい
てクロック部が大きな割合を占めている。
ロック回路の発振周波数はＬＳＩ製造時に作りこまれる
抵抗、容量の値で決まる。発振回路中の積分回路の時定
数はこの抵抗、容量値で決まり、その時定数に応じた周
波数で発振するのであるが、この周波数は昇圧回路の駆
動能力に影響を与え、また書き換え時の消費電流におい
てクロック部が大きな割合を占めている。
従って書換え時に必要な高電位ＶＰＰを早く立ち上げよ
うとすれば、大きな周波数のクロックを用いなければな
らず、消費電流が増大する。逆に消費電流を低く抑えよ
うとすれば、小さい周波数のクロックを用いることにな
るが、この場合ＶＰＰの立ち上がりが遅くなり、消去・
書込み時間が遅くなるという欠点がある。
うとすれば、大きな周波数のクロックを用いなければな
らず、消費電流が増大する。逆に消費電流を低く抑えよ
うとすれば、小さい周波数のクロックを用いることにな
るが、この場合ＶＰＰの立ち上がりが遅くなり、消去・
書込み時間が遅くなるという欠点がある。
［発明の従来技術に対する相違点］
上述した従来のＥ Ｅ Ｐ ＲＯｈｒに対し・、本発明
のＥＥＰＲＯＭは昇圧回路を駆動するクロックφＰ。
のＥＥＰＲＯＭは昇圧回路を駆動するクロックφＰ。
１丁の周波数を信号制御により変化させうるという相違
点を有する。
点を有する。
［問題点を解決するための手段］
本発明のＥＥＦＲＯＭは高電圧を発生する昇圧回路と、
昇圧回路を駆動する周波数可変なクロック回路と、クロ
ック回路の周波数を制御する制御回路を有している。
昇圧回路を駆動する周波数可変なクロック回路と、クロ
ック回路の周波数を制御する制御回路を有している。
［実施例］
゛第１図に本発明の第１実施例を示す。
制御回路２から出る制御信号Ｒ，Ｓｉを用いてクロック
回路１の出力φｐ、 １丁−の周波数を変更する。この
φｐ、、＠ｐが昇圧回路３を駆動し高電位■ＰＯを発生
する。ＶＰＯは消去／書込みに必要な電位より十分高い
電位に上昇するが、リミッタ４によって一定電位に抑え
られＶＰＰを得る。
回路１の出力φｐ、 １丁−の周波数を変更する。この
φｐ、、＠ｐが昇圧回路３を駆動し高電位■ＰＯを発生
する。ＶＰＯは消去／書込みに必要な電位より十分高い
電位に上昇するが、リミッタ４によって一定電位に抑え
られＶＰＰを得る。
第２図は第１図におけるクロック回路１の一例で、第３
図は出力波形、第４図は制御回路２の一例である。これ
らの動作を説明する。書換え信号Ｗが立ち上がると、発
振回路５は周波数ｆＯのクロック出力を発生し、ＳＯは
高レベル、Ｓｌは低レベルであるのてφｐ、 ｐは周波
数ｆて発振し、昇圧回路３を駆動する。この時第２の発
振回路６はＳＯによりリセット状態である。このように
してＶＰＰは電源電位より上昇し、時間ｔｌ後にリミッ
タによって抑えられる電圧に達する。デイレイ１１によ
フてｔｌより長い時間ｔ２後にＳＯは低レベル、Ｓｌは
高レベルに変化し、第１の発振回路５は止まり、ｆＯよ
り小さい周波数ｆ１を持つ第２の発振回路が昇圧回路を
駆動する。
図は出力波形、第４図は制御回路２の一例である。これ
らの動作を説明する。書換え信号Ｗが立ち上がると、発
振回路５は周波数ｆＯのクロック出力を発生し、ＳＯは
高レベル、Ｓｌは低レベルであるのてφｐ、 ｐは周波
数ｆて発振し、昇圧回路３を駆動する。この時第２の発
振回路６はＳＯによりリセット状態である。このように
してＶＰＰは電源電位より上昇し、時間ｔｌ後にリミッ
タによって抑えられる電圧に達する。デイレイ１１によ
フてｔｌより長い時間ｔ２後にＳＯは低レベル、Ｓｌは
高レベルに変化し、第１の発振回路５は止まり、ｆＯよ
り小さい周波数ｆ１を持つ第２の発振回路が昇圧回路を
駆動する。
第２実施例における制御回路を第５図に、クロック回、
路を第６図に示す。ここでは電圧検知回路１６でＶＰＰ
が、ある基準電圧ＶＲ以上になった時点を検知して、ク
ロック周波数を切り換える。
路を第６図に示す。ここでは電圧検知回路１６でＶＰＰ
が、ある基準電圧ＶＲ以上になった時点を検知して、ク
ロック周波数を切り換える。
クロック周波数の切り替えは、発振回路内の抵抗値を変
えることで実現させている。第７図はクロック回路内の
積分回路２４〜２６の回路例を示す。ＶＰＰがＶＲ以下
の時はＳは低レベルであるのでトランスファーゲート３
０はオンし、クロック周波数はＣＲＯで決まる時定数に
従う。ＶＰＰがＶＲ以上になるとＳは高レベルとなり、
トランスファー３０はオフし、時定数はＣ（ＲＯ＋Ｒ１
）に従うため、周波数は低くなる。第８図に動作波形を
示す。
えることで実現させている。第７図はクロック回路内の
積分回路２４〜２６の回路例を示す。ＶＰＰがＶＲ以下
の時はＳは低レベルであるのでトランスファーゲート３
０はオンし、クロック周波数はＣＲＯで決まる時定数に
従う。ＶＰＰがＶＲ以上になるとＳは高レベルとなり、
トランスファー３０はオフし、時定数はＣ（ＲＯ＋Ｒ１
）に従うため、周波数は低くなる。第８図に動作波形を
示す。
従って第１実施例と同様の効果を示すが、発振回路を１
つ備えるだけでよいという利点がある。
つ備えるだけでよいという利点がある。
［発明の効果コ
以上説明したように、本発明では書換え開始後ＶＰＰが
一定電位に達するまでは速い周波数のクロックで昇圧回
路を駆動し、一定電位に達した後はより遅い周波数のク
ロックで駆動するため、書換え時の消費電流を低く抑え
る一方で、ＶＰＰの立ち上がり時間が速いため、書換え
に要する時間は従来と変わらないという効果かある。
一定電位に達するまでは速い周波数のクロックで昇圧回
路を駆動し、一定電位に達した後はより遅い周波数のク
ロックで駆動するため、書換え時の消費電流を低く抑え
る一方で、ＶＰＰの立ち上がり時間が速いため、書換え
に要する時間は従来と変わらないという効果かある。
またＶＰＰが一定電位に達した後はリミッタに加わるス
トレスを抑えることができるので、リミッタの破壊によ
る不良の発生率を低下できるという効果もある。
トレスを抑えることができるので、リミッタの破壊によ
る不良の発生率を低下できるという効果もある。
第１図は本発明の第１実施例のブロック図、第２図は第
１図におけるクロック回路１の回路図、第３図は第１実
施例における各信号波形図、第４図は第１図における制
御回路２の回路図、第５図は第２実施例における制御回
路の回路図、第６図は第２実施例におけるクロック回路
の回路図、第７図は第６図における積分回路２４〜２６
の回路図、第８図は第２実施例における各信号波形図、
第９図は従来のクロック回路の回路図である。 １・・・・・・・・・・・・・・クロック回路、２・・
・・・・・・・・・・・・制御回路、３・・・・・・・
・・・・・・・昇圧回路、４・・・・・・・・・・・・
・・リミッタ、５，６・・・・・・・・・・・・発振回
路、７〜１０．３０・・・・・トランスファーゲート、
１１・・・・・・・・・・・・・デイレイ回路、１２〜
１５，１７〜２３゜ ２７〜２９．３４〜４１・・・・・インバータ、Ｉ６・
・・・・・・・・・・・・電圧検出回路、２４〜２６．
３１〜３３・・・・・・積分回路、ＲＯ，Ｒ１・ ・・
・・・・・・・・・抵抗、Ｃ・・・・・・・・・・・・
・・コンデンサ。 第２図
１図におけるクロック回路１の回路図、第３図は第１実
施例における各信号波形図、第４図は第１図における制
御回路２の回路図、第５図は第２実施例における制御回
路の回路図、第６図は第２実施例におけるクロック回路
の回路図、第７図は第６図における積分回路２４〜２６
の回路図、第８図は第２実施例における各信号波形図、
第９図は従来のクロック回路の回路図である。 １・・・・・・・・・・・・・・クロック回路、２・・
・・・・・・・・・・・・制御回路、３・・・・・・・
・・・・・・・昇圧回路、４・・・・・・・・・・・・
・・リミッタ、５，６・・・・・・・・・・・・発振回
路、７〜１０．３０・・・・・トランスファーゲート、
１１・・・・・・・・・・・・・デイレイ回路、１２〜
１５，１７〜２３゜ ２７〜２９．３４〜４１・・・・・インバータ、Ｉ６・
・・・・・・・・・・・・電圧検出回路、２４〜２６．
３１〜３３・・・・・・積分回路、ＲＯ，Ｒ１・ ・・
・・・・・・・・・抵抗、Ｃ・・・・・・・・・・・・
・・コンデンサ。 第２図
Claims (1)
- 電気的書込み・消去可能なメモリセルと、書込み・消去
時に必要な高電位を発生する昇圧回路と、昇圧回路を駆
動する周波数可変なクロック回路と、クロック回路の周
波数を制御する制御回路を含むことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186018A JPH0235695A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186018A JPH0235695A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235695A true JPH0235695A (ja) | 1990-02-06 |
Family
ID=16180950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186018A Pending JPH0235695A (ja) | 1988-07-26 | 1988-07-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313795A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH07226093A (ja) * | 1992-09-30 | 1995-08-22 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-07-26 JP JP63186018A patent/JPH0235695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313795A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH07226093A (ja) * | 1992-09-30 | 1995-08-22 | Toshiba Corp | 半導体集積回路装置 |
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