JPS5870491A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5870491A JPS5870491A JP56169245A JP16924581A JPS5870491A JP S5870491 A JPS5870491 A JP S5870491A JP 56169245 A JP56169245 A JP 56169245A JP 16924581 A JP16924581 A JP 16924581A JP S5870491 A JPS5870491 A JP S5870491A
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- cell
- data
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＲＯＭの書込回路に関し特に、書込時間の自
己制御機能を有する集積回路装置に関するものである。
己制御機能を有する集積回路装置に関するものである。
従来、この種のＦＲＯＭには紫外線消去型（ＵＶ−ＦＲ
ＯＭ） や電気的消去型（ＥＥ−ＰＲ，ＯＭ）などが
ある。現在、どのＦＲＯＭ セルにも同一書込時間かけ
て書込んでいる。
ＯＭ） や電気的消去型（ＥＥ−ＰＲ，ＯＭ）などが
ある。現在、どのＦＲＯＭ セルにも同一書込時間かけ
て書込んでいる。
そのため、十分書込れたセルにも、さらに書込んでいる
場合がある。これにより書込電源の負担を増し、不必要
な電流や高電圧をセルに加えダメージを与える可能性が
ある。
場合がある。これにより書込電源の負担を増し、不必要
な電流や高電圧をセルに加えダメージを与える可能性が
ある。
第１図は、従来使われている書込回路とその周辺回路で
ある。以下Ｎチャンネルを主体として説明する。ＢＵＳ
Ｉよりデータラッチ回路２にＤＡＴＡが取り込まれ、イ
ンバーター３を通してＮ６Ｒ回路４に導入される。この
ＮＯＲ回路４は入力信号５、入力信号１１そしてインバ
ーター３が全て低レベル（ＬＯＷ）の時高レベル（Ｈｉ
ｇｈ）となシスイッチ１４を導通さす。この時電源６が
高電圧ならＦ ＲＯＭセル９のゲート、ドレインに高電
圧がかかり書込まれる。この時入力信号１１はＬＯＷナ
ノテスイッチ１０はＯＮせずセンスアンプ１２には影響
を与えない。
ある。以下Ｎチャンネルを主体として説明する。ＢＵＳ
Ｉよりデータラッチ回路２にＤＡＴＡが取り込まれ、イ
ンバーター３を通してＮ６Ｒ回路４に導入される。この
ＮＯＲ回路４は入力信号５、入力信号１１そしてインバ
ーター３が全て低レベル（ＬＯＷ）の時高レベル（Ｈｉ
ｇｈ）となシスイッチ１４を導通さす。この時電源６が
高電圧ならＦ ＲＯＭセル９のゲート、ドレインに高電
圧がかかり書込まれる。この時入力信号１１はＬＯＷナ
ノテスイッチ１０はＯＮせずセンスアンプ１２には影響
を与えない。
このように、従来の回路では、第３図に示すように入力
信号５．入力信号１１そしてインバーター３による条件
だけで書込み時間が決定される欠点を持っていた。その
ため、先に述べた弱点を有していた。
信号５．入力信号１１そしてインバーター３による条件
だけで書込み時間が決定される欠点を持っていた。その
ため、先に述べた弱点を有していた。
本発明の目的は上記欠点を解決したＦＲＯＭを提供する
ことにある。
ことにある。
すなわち本発明は、センスアンプ部の出力と入力データ
とを比較する回路を持ち、一つの書込サイクルの内で書
込み（ＷＲＩＴＥ）モードと読み出しくＲＥＡＤ）モー
ドを交互に発生させることにより、書込電源の負担を減
らし、不必要な時間ＰＲＯＭセルに電流を流さず、又高
電圧をかけない、さらに、ＰＲＯＭセルに十分書込まれ
たかを判定する回路全提供するものである。
とを比較する回路を持ち、一つの書込サイクルの内で書
込み（ＷＲＩＴＥ）モードと読み出しくＲＥＡＤ）モー
ドを交互に発生させることにより、書込電源の負担を減
らし、不必要な時間ＰＲＯＭセルに電流を流さず、又高
電圧をかけない、さらに、ＰＲＯＭセルに十分書込まれ
たかを判定する回路全提供するものである。
これによυ、ＦＲＯＭを含む集積回路装置において、書
込の動作中に、書込むべきデータと指定された番地内に
書込れたデータを常に比較検出する手段を有し上記比較
検出する手段の出力により書込み動作を終了することを
特徴とする集積回路装置が得られる。
込の動作中に、書込むべきデータと指定された番地内に
書込れたデータを常に比較検出する手段を有し上記比較
検出する手段の出力により書込み動作を終了することを
特徴とする集積回路装置が得られる。
次に本発明の実施例について図面を参照して説明する。
これも同様にＮチャンネルを主体として説明する。第２
図は本発明の構成図であシ、第４図は用いるタイミング
波形である。
図は本発明の構成図であシ、第４図は用いるタイミング
波形である。
今、バス１５全通してデータラッチ回路１６にデータが
取り込まれる。ＰＲＯＭセル２５は初期状態ではＬＯＷ
であり入力信号２７がＨｉ ｇ ｈの期間にセンスアン
プ２８を通して出力バッファ２９にＰＲＯＭセル２５の
データが送り込まれる。
取り込まれる。ＰＲＯＭセル２５は初期状態ではＬＯＷ
であり入力信号２７がＨｉ ｇ ｈの期間にセンスアン
プ２８を通して出力バッファ２９にＰＲＯＭセル２５の
データが送り込まれる。
ここで、判定回路１８で出力バノファ２９とデータラッ
テ回路１６の値が比較され同じなら出力をＨｉ ｇ ｈ
とする。異れば出刃’ｅＬＯＷとする。そのため、
ＮＯＲ回路１９は入力信号２０判定回路１８、インバー
ター１７そして入力信号２７が全てＬＯＷの時Ｈｉ ｇ
ｈ となシスイッチ２１をＯＮさせ、電源２２が高電
圧になっていればＰＲＯＭセル２５に書込みが始まる。
テ回路１６の値が比較され同じなら出力をＨｉ ｇ ｈ
とする。異れば出刃’ｅＬＯＷとする。そのため、
ＮＯＲ回路１９は入力信号２０判定回路１８、インバー
ター１７そして入力信号２７が全てＬＯＷの時Ｈｉ ｇ
ｈ となシスイッチ２１をＯＮさせ、電源２２が高電
圧になっていればＰＲＯＭセル２５に書込みが始まる。
書込みが始っても入力信号２７はＨ４ｇｈ、ＬＯＷを繰
り返す事になるが、入力信号２７がＨｉ ｇ ｈの時回
路１９はＬＯＷとなりスイッチ２１はＯＦＦとなり書込
み状態は中止される。
り返す事になるが、入力信号２７がＨｉ ｇ ｈの時回
路１９はＬＯＷとなりスイッチ２１はＯＦＦとなり書込
み状態は中止される。
この期間にＰＲＯＭセル２５の書込れた状態をセンスア
ンプ２８全通して出力バッファ２９に取込む。そして又
、判定回路１８で比較する。このように、外部から電源
２２に高電圧が印加されている時間が一定であっても、
入力信号２７によりＷＲｉ ｔ ｅ モードとＲｅＡ
Ｄモードが第４図に示すように周期的に来る。
ンプ２８全通して出力バッファ２９に取込む。そして又
、判定回路１８で比較する。このように、外部から電源
２２に高電圧が印加されている時間が一定であっても、
入力信号２７によりＷＲｉ ｔ ｅ モードとＲｅＡ
Ｄモードが第４図に示すように周期的に来る。
そのため、たえずＰ Ｉ（０Ｍセル２５の書込状態は判
定回路１８全通して、書込データの自答と比較されてい
るわけである。
定回路１８全通して、書込データの自答と比較されてい
るわけである。
上記のように、早足回路１８全通して書込回路に周期的
に帰還をかけることにより、そのＰＲＯＭセルに見合っ
た書込時間が得られ、それ以降は書込モードにはならな
いため不必要な電流を流さず、又高電圧をかけずにすむ
。そのため書込電源の負担の軽減やＰＲＯＭセルに与え
るダメージの減少が得られる効果がある。
に帰還をかけることにより、そのＰＲＯＭセルに見合っ
た書込時間が得られ、それ以降は書込モードにはならな
いため不必要な電流を流さず、又高電圧をかけずにすむ
。そのため書込電源の負担の軽減やＰＲＯＭセルに与え
るダメージの減少が得られる効果がある。
第１図は、従来のＦＲＯＭのＩＢｉｔ分の書込回路の概
略図を示す。第２図は、本発明の一実７ｉＩｌｉ例を部
分的にブロック図で示したＩＢｉｔ分の書込５− 回路の概略図。第３図は第１図の回路を動作させるのに
必要なタイミング波形を示す。 第４図は第２図の回路を動作させるのに必要なタイミン
グ波形を示す。 いずれの波形も書込ＤＡＴＡは１としている。 １・・・・・・パス、２・・・・・・データラッチ回路
、３・・・・・・インバーター、４・・・・・・３ＮＯ
Ｒ回路、５・・・・・・入力信号、６・・・・・・電源
、７・・・・・・電源、８・・・・・・ダイオード、９
・・・・・・ＰＲＯＭセル、１ｏ・・団・スイッチ、１
１・・・・・・入力信号、１２・・印・センスアンプ、
１３・・・・・・用力ハッファー、１４・旧・・スイッ
チ、１５・・・・・・パス、１６・・・・・・データラ
ッチ回路、１７・・印・インバーター、１８・・・・・
・判定回路、１９・旧・・４ＮＯＲ回路、２０・・・・
・・入力信号、２１・・・・・・スイッチ、２２・・・
・・・電源、２３・・・・・・電源、２４・・・・・・
ダイオード、２５・・・・・・ＰＲＯＭセル、２６・・
・・・・スイッチ、２７・・・・・・入力信号、２８・
旧・・センスアンプ、２９・・・・・・出力バッファ−
１３０・・・・・・抵抗、３１・・・・・・抵抗 串３簡 黛４母
略図を示す。第２図は、本発明の一実７ｉＩｌｉ例を部
分的にブロック図で示したＩＢｉｔ分の書込５− 回路の概略図。第３図は第１図の回路を動作させるのに
必要なタイミング波形を示す。 第４図は第２図の回路を動作させるのに必要なタイミン
グ波形を示す。 いずれの波形も書込ＤＡＴＡは１としている。 １・・・・・・パス、２・・・・・・データラッチ回路
、３・・・・・・インバーター、４・・・・・・３ＮＯ
Ｒ回路、５・・・・・・入力信号、６・・・・・・電源
、７・・・・・・電源、８・・・・・・ダイオード、９
・・・・・・ＰＲＯＭセル、１ｏ・・団・スイッチ、１
１・・・・・・入力信号、１２・・印・センスアンプ、
１３・・・・・・用力ハッファー、１４・旧・・スイッ
チ、１５・・・・・・パス、１６・・・・・・データラ
ッチ回路、１７・・印・インバーター、１８・・・・・
・判定回路、１９・旧・・４ＮＯＲ回路、２０・・・・
・・入力信号、２１・・・・・・スイッチ、２２・・・
・・・電源、２３・・・・・・電源、２４・・・・・・
ダイオード、２５・・・・・・ＰＲＯＭセル、２６・・
・・・・スイッチ、２７・・・・・・入力信号、２８・
旧・・センスアンプ、２９・・・・・・出力バッファ−
１３０・・・・・・抵抗、３１・・・・・・抵抗 串３簡 黛４母
Claims (1)
- ＦＲＯＭを含む集積回路装置において、書込み動作中に
、書込むべきデータと指定された番地内に書込れたデー
タを比較検出する手段を有し上記比較検出する手段の出
力により書込み動作を制御するようにしたことを特徴と
する集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169245A JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169245A JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870491A true JPS5870491A (ja) | 1983-04-26 |
| JPS6223399B2 JPS6223399B2 (ja) | 1987-05-22 |
Family
ID=15882926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169245A Granted JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151697A (ja) * | 1984-08-21 | 1986-03-14 | Meidensha Electric Mfg Co Ltd | 不揮発性メモリへのデ−タストア方法 |
| JPS62503197A (ja) * | 1985-07-09 | 1987-12-17 | モトロ−ラ・インコ−ポレ−テツド | プログラマブル固定メモリに適合する行ドライバ回路 |
| JPH01273294A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 電気的書込み・消去可能型メモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6115882B1 (ja) * | 2016-03-04 | 2017-04-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
-
1981
- 1981-10-21 JP JP56169245A patent/JPS5870491A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151697A (ja) * | 1984-08-21 | 1986-03-14 | Meidensha Electric Mfg Co Ltd | 不揮発性メモリへのデ−タストア方法 |
| JPS62503197A (ja) * | 1985-07-09 | 1987-12-17 | モトロ−ラ・インコ−ポレ−テツド | プログラマブル固定メモリに適合する行ドライバ回路 |
| JPH01273294A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 電気的書込み・消去可能型メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223399B2 (ja) | 1987-05-22 |
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