JP2701696B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にメモリの読出しの高速化を図った半導体集積回
路に関するものである。

【０００２】

【従来の技術】図４は半導体集積回路によるメモリ装置
の概略構成を示すブロック図である。図４において、ア
ドレス信号２０１は一対のコンプリメンタリなクロック
信号１１２及び１１３によりアドレスレジスタ６１に取
込まれる。この取込まれたアドレス信号２０２はＲＡＭ
マクロ（メモリセルアレイ及びその周辺回路を含むもの
で、単独でＲＡＭの機能を有する構成のもの）６内のア
ドレスバッファ６２へ送出され、このＲＡＭマクロ６の
アドレス信号として用いられる。以上の構成から判る様
に、クロック信号１１２及び１１３と同期して、ＲＡＭ
マクロ６に対しアドレス信号が供給されるようになって
いる。

【０００３】この様なＲＡＭマクロ６は図５にその一部
回路を示す構成となっており、特に図５はメモリセル１
からの読出しデータの読出し電流部分の構成を示す回路
図である。

【０００４】基準電圧発生回路７は線１１１によりトラ
ンジスタ５３及び５４のベースに接続されている。トラ
ンジスタ５３及び５４のエミッタは夫々線１０８及び線
１０９により抵抗５７及び５８に接続されている。抵抗
５７及び５８の他方は、ＶEE電位１０３に共通に接続さ
れている。

【０００５】また、トランジスタ５３及び５４のコレク
タは、夫々トランジスタ５１及び５２のエミッタと接続
されている。トランジスタ５１及び５２のベースは線１
１０により共通に接続され、各コレクタはディジット線
１０１及び１０２に夫々接続されている。ディジット線
１０１及び１０２には、メモリセル１に含まれるトラン
ジスタ１１及び１２のエミッタが夫々接続されている。
また、ワード線１１９がメモリセル１に接続されてい
る。メモリセル１及び基準電圧発生回路７の詳細は、特
に必要ではないので省略する。

【０００６】動作の概要につき説明する。基準電圧発生
回路７は、トランジスタ５３，５４、抵抗５７，５８は
定電流源を構成しており、線１１１の基準電位によって
設定された一定の読出し電流がトランジスタ５３及び５
４（すなわち線１０６及び線１０７）から流れる。

【０００７】クロック１１２及び１１３に同期してアド
レスバッファ６２に入力されたアドレスにより、線１１
０がハイレベル電位になると、トランジスタ５１及び５
２から読出し電流が流れる。同時にアドレスによりワー
ド線１１９がハイレベル電位になると、メモリセル１が
選択され、トランジスタ１１または１２のどちらか一方
から読出し電流が流れ、データを読出すことができる。

【０００８】

【発明が解決しようとする課題】近年、装置の高速化に
より、図４に示す様にＲＡＭマクロ６とアドレスレジス
タ６１とを同一の集積回路素子に搭載し、レジスタ６１
からＲＡＭマクロ６までの遅延時間を短縮して装置全体
としての高速化を図る手法が用いられている。この場
合、レジスタ６１に対するセット信号としてクロック信
号１１２，１１３が入力されるが、従来はこのクロック
信号をＲＡＭマクロ６では使用しておらず、十分な高速
化が達成されていないとう問題があった。

【０００９】本発明の目的は、このクロック信号をデー
タ読出し時に積極的に用いてメモリアクセスの高速化を
図った半導体集積回路装置を提供することである。

【００１０】

【課題を解決するための手段】本発明による半導体集積
回路装置は、複数のメモリセルと、前記メモリセルの１
つを選択するためのアドレス信号をクロック信号に同期
して取込むアドレスレジスタと、前記アドレス信号によ
り選択されたメモリセルからの読出し電流を検出する読
出し電流検出手段と、前記クロック信号のアクティブへ
の遷移時に前記クロック信号に同期して前記読出し電流
の電流量を増加制御する制御手段とを含むことを特徴と
する。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の一実施例の回路図であり、
図２は本発明の一実施例のブロック図である。先ず、図
２を参照すると、アドレス信号２０１は一対のコンプリ
メンタリなクロック信号１１２及び１１３によりアドレ
スレジスタ６１にセットされる。このアドレスレジスタ
６１にセットされたアドレス信号は線２０２からＲＡＭ
マクロ６のアドレスバッファ６２に送出され、ＲＡＭマ
クロ６のアドレス信号として使用される。また、クロッ
ク信号１１２及び１１３はＲＡＭマクロ６内のクロック
バッファ２にも供給されている。

【００１３】次に、図１の回路について説明する。トラ
ンジスタ５１〜５４、抵抗５７及び５８、メモリセル１
から構成される部分は従来例と同様である。すなわち、
トランジスタ５３及び５４のエミッタは夫々線１０８及
び線１０９により抵抗５７及び５８に接続されている。
また、トランジスタ５３及び５４のコレクタは夫々トラ
ンジスタ５１及び５２のエミッタと接続されている。ト
ランジスタ５１及び５２のベースは線１１０により共通
に接続され、コレクタは夫々ディジット線１０１及び１
０２に接続されている。

【００１４】ディジット線１０１及び１０２には、メモ
リセル１に含まれるトランジスタ１１及び１２のエミッ
タが夫々接続されている。ワード線１０９がメモリセル
１に接続されている。

【００１５】基準電位発生回路４の出力は、線１０５に
よりトランジスタ５９のベースと接続されている。トラ
ンジスタ５９のコレクタはＧＮＤ電位１０４と接続さ
れ、エミッタ電位はトランジスタ５３，５４のベース電
位と共通に線１１１に接続されている。また、線１１１
にはダイオード５５のアノード側が接続されている。一
方、カソード側は線１１８を介して抵抗５６と接続され
ている。抵抗５６のもう一方の端子はＶEEレベル１０３
と接続されている。

【００１６】クロックバッファ２はクロック１１２及び
１１３を入力とし、その出力１１５は容量３を介して線
１１１と結合されている。クロック１１２及び１１３は
夫々トランジスタ２１及び２２のベースに接続されてい
る。トランジスタ２１及び２２のエミッタは共に線１１
６によってトランジスタ２３のコレクタに接続されてい
る。トランジスタ２３のベースには基準電位１１４が供
給されており、エミッタは線１１７により抵抗２５に接
続される。抵抗２５のもう一方の端はＶEEレベル１０３
に接続されている。

【００１７】トランジスタ２１のコレクタはＧＮＤレベ
ル１０４に接続されている。トランジスタ２２のコレク
タは線１１５により抵抗２４に接続されている。抵抗２
４のもう一方の端はＧＮＤレベル１０４に接続されてい
る。

【００１８】ディジット線１０１及び線１０２にはセン
スアンプ８が接続されており、ディジット線１０１及び
１０２に流れる電流―電圧変換を行い、出力１２０及び
出力１２１から、読出しデータとして出力する。

【００１９】以上の様な構成で、本発明の一実施例につ
いて更に説明を行う。尚、基準電圧発生回路４の構成、
センスアンプ８の内部の構成ならびにメモリセル１内部
の構成は、本発明においては本質的な特徴ではないの
で、説明を省略する。

【００２０】図３に本発明の一実施例のタイミング図を
示す。のクロック１１２及びクロック１１３によりア
ドレスレジスタ６１にアドレス２０１がセットされる
（）。セットされるタイミングはクロック１１２の立
下りである。尚、アドレス２０１はクロック１１２及び
１１３に対し、十分な時間的余裕があるものとする。こ
のアドレスにより、読出しデータがアクセスされる。

【００２１】一方、クロックバッファ２においては、ト
ランジスタ２３と抵抗２５とにより定電流源が構成され
ており、トランジスタ２１と２２のエミッタが共通に接
続されたいわゆる差動増幅回路が形成されている。すな
わち、クロック１１２がハイレベル，クロック１１３が
ローレベルであるときは、出力の線１１５はローレベル
となり、逆にクロック１１２がローレベル，クロック１
１３がハイレベルのときには、出力の線１１５はハイレ
ベル（この場合はＧＮＤレベル）となる。線１１５の波
形を図３に示す。

【００２２】メモリセル１、トランジスタ５１〜５４、
抵抗５７及び５８から構成される回路の動作は従来例と
同様である。すなわち定電圧発生回路４の出力線１０５
のレベルから、トランジスタ５７のＢ―Ｅ間電圧分だけ
降下した定電圧が線１１１に供給されているから、トラ
ンジスタ５３と抵抗５７、及びトランジスタ５４と抵抗
５８からなる回路は定電流源を構成している。

【００２３】ここで、クロック１１２及び１１３に同期
してアドレスバッファ６２に入力されたアドレスにより
線１１０がハイ電位になると、トランジスタ５１及び５
２から読出し電流が流れる。このとき、このアドレスに
より、ワード線１１９がハイ電位になると、メモリセル
１が選択され、トランジスタ１１または１２のどちらか
一方から読出し電流が流れる。

【００２４】これはメモリセル１の記憶保持状態により
異なるが、例えばトランジスタ１２の方から流れるとす
ると、一方の読出し電流はセンスアンプ８からディジッ
ト線１０１を通って流れ、もう一方の読出し電流はワー
ド線１１９からトランジスタ１２を通って流れ、センス
アンプ８からは流れない。

【００２５】センスアンプ８はディジット線１０１から
読出し電流が流れるときには出力１２０からローレベル
を出力し、流れないときにはハイレベルを出力する。こ
の関係はディジット線１０２と出力１２１でも同様であ
る。

【００２６】前述のように、定電圧発生回路４，トラン
ジスタ５９，ダイオード５５及び抵抗５６は定電圧源を
構成しており、ＧＮＤレベル１０４→トランジスタ５９
→ダイオード５５→抵抗５６→ＶEEレベル１０３の間で
非常に小さい電流パス（１００μＡ程度）を形成すると
共に、線１１１に基準電位を供給している。

【００２７】ところが、構成のところで説明したよう
に、線１１１は容量３を介してクロックバッファの出力
線１１５と結合されているから、この容量結合により、
線１１１の電位は、図３に示す様に、クロック１１２
に同期して上下に変動する。

【００２８】このため、トランジスタ５１及び５２に流
れる読出し電流もクロック１１２に同期して増減する。
図３に示す様に、クロック１１２の立下りに同期して
読出し電流は増加し（ａの部分）、立上りに同期して読
出し電流は減少する（ｂの部分）。アドレスがクロック
１１２によってレジスタ６１にセットされた直後の読出
し電流は通常より増大するから、図３に示す様に、セ
ンスアンプ８はクロックに同期しない通常のときよりも
速く反応し、読出し時間が短縮される。

【００２９】一方、読出し電流が減少するときは通常よ
りもセンスアンプ８の出力１２０及び１２１の振幅差は
やや小さくなる（ｃの部分）。

【００３０】尚、定電圧発生回路４と線１１１の間にト
ランジスタ５９が介在しているのは容量結合に対しての
反応を速くするためである。よって、トランジスタ５
９，ダイオード５５は小さいものを使用することにな
る。

【００３１】また、読出し電流の増減の割合及びその持
続時間は抵抗２４に生じる電位差及び容量３の容量値に
より任意に設定できる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
アドレスレジスタとＲＡＭマクロとを備え、アドレスレ
ジスタをセットするクロックに同期してＲＡＭマクロの
読出し電流を増加させる構成を有するので、アクセス時
間の高速化を達成することができる。

【００３３】また、読出し電流はクロックに同期して増
減を繰返すので、トータルとしての消費電力は増加しな
い。すなわち、今まで使用していなかったクロック信号
をＲＡＭマクロに用いることにより、同じ消費電力でメ
モリのアクセス時間が高速化されるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の実施例の回路図である。

【図２】本発明の実施例の全体ブロック図である。

【図３】本発明の実施例の動作タイムチャートである。

【図４】従来例の全体ブロック図である。

【図５】従来例の具体的回路図である。

【符号の説明】 １ メモリセル ２ クロックバッファ ３ 容量 ４，７ 基準電圧発生回路 ６ ＲＡＭマクロ ８ センスアンプ １１，１２ メモリセルトランジスタ ５１〜５４ 読出し用トランジスタ ６１ アドレスレジスタ １０１，１０２ ディジット線 １１９ ワード線 １１２，１１３ クロック信号（コンプリメンタリ） ２０１ アドレス信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、前記メモリセルの
   １つを選択するためのアドレス信号をクロック信号に同
   期して取込むアドレスレジスタと、前記アドレス信号に
   より選択されたメモリセルからの読出し電流を検出する
   読出し電流検出手段と、前記クロック信号のアクティブ
   への遷移時に前記クロック信号に同期して前記読出し電
   流の電流量を増加制御する制御手段とを含むことを特徴
   とする半導体集積回路装置。
2. 【請求項２】 前記読出し電流検出手段は、前記メモリ
   セルの一対のディジット線の電流を検出するセンスアン
   プを有し、前記制御手段は、前記一対のディジット線の
   電流量を前記クロック信号に同期して制御する様構成さ
   れていることを特徴とする請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 前記複数のメモリセルによってＲＡＭマ
   クロが構成されていることを特徴とする請求項１または
   ２記載の半導体集積回路装置。