JP2641904B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2641904B2 JP2641904B2 JP63148812A JP14881288A JP2641904B2 JP 2641904 B2 JP2641904 B2 JP 2641904B2 JP 63148812 A JP63148812 A JP 63148812A JP 14881288 A JP14881288 A JP 14881288A JP 2641904 B2 JP2641904 B2 JP 2641904B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- period
- precharge
- digit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミック型
のメモリセルと接続するディジット線をプリチャージす
る回路を備えた半導体記憶装置に関する。
のメモリセルと接続するディジット線をプリチャージす
る回路を備えた半導体記憶装置に関する。
従来、この種の半導体記憶装置においては、１メモリ
サイクル中にアクティブ期間とノンアクティブ期間とを
有し、ノンアクティブ期間中にディジット線の電位のバ
ランスとプリチャージを行なう必要がある。このときプ
リチャージのレベルは電源電圧VCCの1/2の電圧より若干
低い電圧に設定される。
サイクル中にアクティブ期間とノンアクティブ期間とを
有し、ノンアクティブ期間中にディジット線の電位のバ
ランスとプリチャージを行なう必要がある。このときプ
リチャージのレベルは電源電圧VCCの1/2の電圧より若干
低い電圧に設定される。
従来この種の半導体記憶装置の回路の一例を第４図に
示す。
示す。
また、この回路の各部信号の波形を第５図に示す。
次の、この回路の動作について説明する。
まず、アクティブ期間T1中にディジット線4A,4Bは各
々が高レベルと低レベルになっており、かつプリチャー
ジ指令信号φは低レベルである。
々が高レベルと低レベルになっており、かつプリチャー
ジ指令信号φは低レベルである。
ノンアクティブ期間T2に移行するとプリチャージ指令
信号φ１は高レベルに変化する。
信号φ１は高レベルに変化する。
するとプリチャージ制御回路２のＮ型のトランジスタ
Q21〜Q23が同時に導通状態となりディジット線4A,4Bの
バランス動作が行なわれディジット線4A,4Bのレベルは
それぞれ（VCC−０）/2となりバランスが完了する。
Q21〜Q23が同時に導通状態となりディジット線4A,4Bの
バランス動作が行なわれディジット線4A,4Bのレベルは
それぞれ（VCC−０）/2となりバランスが完了する。
しかしディジット線4A,4Bの必要な最終レベルは、VCC
/2から0.5V程度低い電圧とする必要があるため、電圧補
正回路６によりその補正を行う。
/2から0.5V程度低い電圧とする必要があるため、電圧補
正回路６によりその補正を行う。
今、電圧補正回路６のコンデンサC61の容量を記号と
同じC61とし、ディジット線4A,4Bの容量をCDとすると、
これらディジット線4A,4Bの最終レベルＶは、これら容
量による分割比で定められた次式のとおりとなる。
同じC61とし、ディジット線4A,4Bの容量をCDとすると、
これらディジット線4A,4Bの最終レベルＶは、これら容
量による分割比で定められた次式のとおりとなる。
このコンデンサC61を補正容量と呼び、この回路方式
を容量補正方式と呼んでいる。
を容量補正方式と呼んでいる。
前述した従来の半導体記憶装置は、容量補正方式によ
りディジット線4A,4Bの電圧を補正する構成となってい
るので、補正用のコンデンサC61の容量が大きくなり、
半導体チップ上でのコンデンサC61の占める面積が大き
くなるためにチップサイズが大きくなるという欠点があ
る。
りディジット線4A,4Bの電圧を補正する構成となってい
るので、補正用のコンデンサC61の容量が大きくなり、
半導体チップ上でのコンデンサC61の占める面積が大き
くなるためにチップサイズが大きくなるという欠点があ
る。
本発明の目的は、チップサイズを小さくすることがで
きる半導体記憶装置を提供することにある。
きる半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、第１及び第２のディジッ
ト線とそれぞれ接続する第１及び第２のメモリセルと、
第１及び第２の端子をそれぞれ対応する前記第１及び第
２のディジット線に接続し、プリチャージ指令信号によ
りこれら第１及び第２のディジット線を等電圧とするプ
リチャージ制御回路と、このプリチャージ制御回路の第
３の端子と接地電位端子との間に接続され前記プリチャ
ージ指令信号の前縁から第１の期間経過後第２の期間導
通状態となって前記第１及び第２のディジット線を所定
の電圧とする電圧補正回路とを有している。
ト線とそれぞれ接続する第１及び第２のメモリセルと、
第１及び第２の端子をそれぞれ対応する前記第１及び第
２のディジット線に接続し、プリチャージ指令信号によ
りこれら第１及び第２のディジット線を等電圧とするプ
リチャージ制御回路と、このプリチャージ制御回路の第
３の端子と接地電位端子との間に接続され前記プリチャ
ージ指令信号の前縁から第１の期間経過後第２の期間導
通状態となって前記第１及び第２のディジット線を所定
の電圧とする電圧補正回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１及び第２のディジット線4A,4Bと
それぞれ接続する第１及び第２のメモリセル1A,1Bと、
Ｎ型のトランジスタQ21〜Q23を備え、第１及び第２の端
子TM1,TM2をそれぞれ対応する第１及び第２のディジッ
ト線4A,4Bに接続し、プリチャージ指令信号Φ１により
これらディジット線4A,4Bを等電圧にするプリチャージ
制御回路２と、遅延回路31A,31B、インバータ32、AND型
のゲート回路33及びＮ型のトランジスタQ31を備え、プ
リチャージ制御回路２の第３の端子TM3と接地電位端子
との間に接続され、プリチャージ指令信号Φ１の前縁か
ら第１の期間（t1）経過後、第２の期間（t2）導通状態
となって第１及び第２のディジット線4A,4Bを所定の電
圧（VCC/2−△Ｖ）とする電圧補正回路３とを有する構
成となっている。
それぞれ接続する第１及び第２のメモリセル1A,1Bと、
Ｎ型のトランジスタQ21〜Q23を備え、第１及び第２の端
子TM1,TM2をそれぞれ対応する第１及び第２のディジッ
ト線4A,4Bに接続し、プリチャージ指令信号Φ１により
これらディジット線4A,4Bを等電圧にするプリチャージ
制御回路２と、遅延回路31A,31B、インバータ32、AND型
のゲート回路33及びＮ型のトランジスタQ31を備え、プ
リチャージ制御回路２の第３の端子TM3と接地電位端子
との間に接続され、プリチャージ指令信号Φ１の前縁か
ら第１の期間（t1）経過後、第２の期間（t2）導通状態
となって第１及び第２のディジット線4A,4Bを所定の電
圧（VCC/2−△Ｖ）とする電圧補正回路３とを有する構
成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
の波形図である。
の波形図である。
まず、アクティブ状態（T1）からノンアクティブ状態
（T2）に移行すると、プリチャージ指令信号Φ１が低レ
ベルから高レベルに変化するため、ディジット線4A,4B
のレベルDT,Ｔは（VCC−０）/2に変化する。
（T2）に移行すると、プリチャージ指令信号Φ１が低レ
ベルから高レベルに変化するため、ディジット線4A,4B
のレベルDT,Ｔは（VCC−０）/2に変化する。
次に、プリチャージ指令信号Φ１は遅延回路31Aによ
って時間t1だけ遅延されてゲート回路33の一方の入力端
に伝達されると共に遅延回路31Bに伝達され、この遅延
回路31Bとインバータ32を介してゲート回路３の他方の
入力端に伝達される。
って時間t1だけ遅延されてゲート回路33の一方の入力端
に伝達されると共に遅延回路31Bに伝達され、この遅延
回路31Bとインバータ32を介してゲート回路３の他方の
入力端に伝達される。
この結果、ゲート回路33の出力端にワンショットパル
スΦ２が発生し、このワンショットパルスΦ２によりＮ
型のトランジスタQ31が期間t2だけ導通状態となりディ
ジット線4A,4BのレベルDT,Ｔを△Ｖだけ下げて所定の
電圧（VCC/2−△Ｖ）とする。
スΦ２が発生し、このワンショットパルスΦ２によりＮ
型のトランジスタQ31が期間t2だけ導通状態となりディ
ジット線4A,4BのレベルDT,Ｔを△Ｖだけ下げて所定の
電圧（VCC/2−△Ｖ）とする。
第３図は本発明の第２の実施例の電圧補正回路の回路
図である。
図である。
この実施例の電圧補正回路3Aは、ゲート回路33AにNAN
D型回路を、またトランジスタQ32にｐ型のトランジスタ
を使用したものである。
D型回路を、またトランジスタQ32にｐ型のトランジスタ
を使用したものである。
なお、プリチャージ指令信号Φ１の前縁から期間t1経
過後、期間t2だけ導通状態となる電圧補正回路は、これ
ら実施例とは別の回路構成で、しかも大容量の容量素子
を含むことなく形成することができる。
過後、期間t2だけ導通状態となる電圧補正回路は、これ
ら実施例とは別の回路構成で、しかも大容量の容量素子
を含むことなく形成することができる。
このように、本発明による半導体記憶装置の電圧補正
回路は、大容量の容量素子を含んでいないので、チップ
サイズを小さくすることができる。
回路は、大容量の容量素子を含んでいないので、チップ
サイズを小さくすることができる。
以上説明したように本発明は、電圧補正回路によりデ
ィジット線と接地電位端子との間を所定の期間導通状態
とする構成とすることにより、従来のような大容量の容
量素子が不要となるので、チップサイズを小さくするこ
とができる効果がある。
ィジット線と接地電位端子との間を所定の期間導通状態
とする構成とすることにより、従来のような大容量の容
量素子が不要となるので、チップサイズを小さくするこ
とができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例の電圧補正
回路の回路図、第４図は従来の半導体記憶装置の一例を
示す回路図、第５図は第４図に示された半導体記憶装置
の動作を説明するための各部信号の波形図である。 1A,1B……メモリセル、２……プリチャージ制御回路、
3,3A……電圧補正回路、4A,4B……ディジット線、5A,5B
……ワード線、６……電圧補正回路、31A,31B……遅延
回路、32……インバータ、33,33A,61……ゲート回路、C
1,C2,C61……コンデンサ、Q1,Q2,Q21〜Q23,Q31,Q32,
Q61,Q62……トランジスタ。
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例の電圧補正
回路の回路図、第４図は従来の半導体記憶装置の一例を
示す回路図、第５図は第４図に示された半導体記憶装置
の動作を説明するための各部信号の波形図である。 1A,1B……メモリセル、２……プリチャージ制御回路、
3,3A……電圧補正回路、4A,4B……ディジット線、5A,5B
……ワード線、６……電圧補正回路、31A,31B……遅延
回路、32……インバータ、33,33A,61……ゲート回路、C
1,C2,C61……コンデンサ、Q1,Q2,Q21〜Q23,Q31,Q32,
Q61,Q62……トランジスタ。
Claims (1)
- 【請求項１】第１及び第２のディジット線とそれぞれ接
続する第１及び第２のメモリセルと、第１及び第２の端
子をそれぞれ対応する前記第１及び第２のディジット線
に接続し、プリチャージ指令信号によりこれら第１及び
第２のディジット線を等電圧とするプリチャージ制御回
路と、このプリチャージ制御回路の第３の端子と接地電
位端子との間に接続され前記プリチャージ指令信号の前
縁から第１の期間経過後第２の期間導通状態となって前
記第１及び第２のディジット線を所定の電圧とする電圧
補正回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148812A JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148812A JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023162A JPH023162A (ja) | 1990-01-08 |
| JP2641904B2 true JP2641904B2 (ja) | 1997-08-20 |
Family
ID=15461263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148812A Expired - Lifetime JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507680B2 (ja) * | 1990-07-02 | 1996-06-12 | 三田工業株式会社 | ソ―タ―制御装置 |
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
-
1988
- 1988-06-15 JP JP63148812A patent/JP2641904B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023162A (ja) | 1990-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4896297A (en) | Circuit for generating a boosted signal for a word line | |
| US4045783A (en) | Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry | |
| US4570242A (en) | Dynamic random-access memory | |
| JPS5848294A (ja) | Ｍｏｓダイナミツクメモリ | |
| JPH06215564A (ja) | 半導体記憶装置 | |
| US4731552A (en) | Boost signal generator with bootstrap means | |
| JP3228759B2 (ja) | 半導体記憶装置及びデータ処理装置 | |
| JPH0312397B2 (ja) | ||
| US4809230A (en) | Semiconductor memory device with active pull up | |
| JP2641904B2 (ja) | 半導体記憶装置 | |
| EP0058509B1 (en) | Semiconductor circuit for driving clock signal line | |
| US4513399A (en) | Semiconductor memory | |
| US4823322A (en) | Dynamic random access memory device having an improved timing arrangement | |
| US4532613A (en) | Semiconductor memory device | |
| JPS60115095A (ja) | メモリ装置 | |
| US4571503A (en) | Supply voltage level independent clock generator | |
| JPS6122396B2 (ja) | ||
| JPS6256599B2 (ja) | ||
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| JPH01162296A (ja) | Ｄｒａｍ | |
| JPS6161479B2 (ja) | ||
| JPH0458206B2 (ja) | ||
| JPH05298884A (ja) | 半導体記憶装置 | |
| JPS62239399A (ja) | 信号発生装置 | |
| JP2666184B2 (ja) | 集積可能な評価回路 |