JPS6122396B2 - - Google Patents
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- Publication number
- JPS6122396B2 JPS6122396B2 JP52127512A JP12751277A JPS6122396B2 JP S6122396 B2 JPS6122396 B2 JP S6122396B2 JP 52127512 A JP52127512 A JP 52127512A JP 12751277 A JP12751277 A JP 12751277A JP S6122396 B2 JPS6122396 B2 JP S6122396B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- circuit
- electrode
- potential
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Description
【発明の詳細な説明】
この発明は、タイミング信号によつてワード線
が駆動されるMIS（金属絶縁膜半導体）メモリ回
路に関し、例えば、ダイナミツクMIS（金属絶縁
膜半導体）メモリ回路に関する。
が駆動されるMIS（金属絶縁膜半導体）メモリ回
路に関し、例えば、ダイナミツクMIS（金属絶縁
膜半導体）メモリ回路に関する。
ダイナミツクMISメモリ回路は、記憶容量に蓄
積される電荷の有無を利用するものである。
積される電荷の有無を利用するものである。
この記憶容量には、ワード線で制御されるスイ
ツチングMISFETを介して、書き込みがなされ
るため、電源電圧側レベルの情報を書き込む際、
このMISFETにおけるしきい値電圧分だけ充電
電圧レベルが低下する（書き込みレベルとワード
線の制御レベルが同一のとき）。
ツチングMISFETを介して、書き込みがなされ
るため、電源電圧側レベルの情報を書き込む際、
このMISFETにおけるしきい値電圧分だけ充電
電圧レベルが低下する（書き込みレベルとワード
線の制御レベルが同一のとき）。
このため、特に、１トランジス型のメモリセル
で構成されるダイナミツクMISメモリ回路のよう
に、蓄積記憶レベルを直接読み出すものにおいて
は、電源電圧を高くして、上記電圧ロス分を補う
よう配慮されている。したがつて、低電源電圧
（例えば5V程度）で動作するダイナミツクMISメ
モリ回路は実用化できなかつた。
で構成されるダイナミツクMISメモリ回路のよう
に、蓄積記憶レベルを直接読み出すものにおいて
は、電源電圧を高くして、上記電圧ロス分を補う
よう配慮されている。したがつて、低電源電圧
（例えば5V程度）で動作するダイナミツクMISメ
モリ回路は実用化できなかつた。
この発明は、メモリセルを構成するスイツチン
グMISFETにおける電圧ロスを防止したダイナ
ミツクMISメモリ回路を提供するためなされた。
グMISFETにおける電圧ロスを防止したダイナ
ミツクMISメモリ回路を提供するためなされた。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例であるダイナミ
ツクMISメモリの要部を示す回路図である。
ツクMISメモリの要部を示す回路図である。
１は、ワードクロツク発生回路であり、ワード
線Ｗの選択パルスを形成する。この回路は、アド
レス情報a0〜a5が確定されたタイミングでワード
クロツクＸwcを発生させるため、チツプ非選択期
間にプリチヤージされた電荷によりオン動
作を保持している駆動MISFETQ5を、アドレス
情報a0，0のいずれかの立ち上りでMISFETQ2又
はＱsをオンさせることにより、オフさせてワー
ドクロツクＸwcを発生させる。
線Ｗの選択パルスを形成する。この回路は、アド
レス情報a0〜a5が確定されたタイミングでワード
クロツクＸwcを発生させるため、チツプ非選択期
間にプリチヤージされた電荷によりオン動
作を保持している駆動MISFETQ5を、アドレス
情報a0，0のいずれかの立ち上りでMISFETQ2又
はＱsをオンさせることにより、オフさせてワー
ドクロツクＸwcを発生させる。
２は、行系アドレスデコーダ回路群の一部を示
している。本図では説明の便宜上二つのＸ系アド
レスデコーダが示されている。アドレス情報a1，
1が確定した時、仮にMISFETQ9〜Q11のアドレ
ス入力が全てローレベルであつたとすると、これ
らのMISFETでなるアドレスデコーダの駆動
MISFETQ8がオンする。こうしてドレインに印
加されたワードクロツクＸwcをソース側に出力し
て、ワード線W1をハイレベルにする。
している。本図では説明の便宜上二つのＸ系アド
レスデコーダが示されている。アドレス情報a1，
1が確定した時、仮にMISFETQ9〜Q11のアドレ
ス入力が全てローレベルであつたとすると、これ
らのMISFETでなるアドレスデコーダの駆動
MISFETQ8がオンする。こうしてドレインに印
加されたワードクロツクＸwcをソース側に出力し
て、ワード線W1をハイレベルにする。
この時Ｘ系アドレスデコーダ回路群のQ6以外
の駆動MISFETはオフしている。
の駆動MISFETはオフしている。
ワード線駆動MISFETQ8，Q14のゲート・ソー
ス間には、ブートストラツプ用コンデンサを設
け、ゲート電圧をドレイン電圧より大とすること
により、ドレイン電圧をそのままソース側に出力
するよう考慮されている。
ス間には、ブートストラツプ用コンデンサを設
け、ゲート電圧をドレイン電圧より大とすること
により、ドレイン電圧をそのままソース側に出力
するよう考慮されている。
この選択されたワード線（上の例ではW1）にゲ
ートが接続されたメモリセル４，４′の書き込
み／読み出しMISFETQ20，Q21には、上記ワー
ドクロツクＸwcが印加されてオンするものであ
り、例えばハイレベルの書き込みのとき、デイジ
ツト線のハイレベルが上記MISFETQ20，Q21を
介して記憶容量Ｃa1，Ｃa2に書き込まれる。
ートが接続されたメモリセル４，４′の書き込
み／読み出しMISFETQ20，Q21には、上記ワー
ドクロツクＸwcが印加されてオンするものであ
り、例えばハイレベルの書き込みのとき、デイジ
ツト線のハイレベルが上記MISFETQ20，Q21を
介して記憶容量Ｃa1，Ｃa2に書き込まれる。
このとき、デイジツト線の電圧レベル≒ワード
線の電圧レベルであれば、書き込み電圧として
は、ワード線電圧レベル−MISFETQ20，Q21の
しきい値電圧となる。このため、書き込みレベル
が低下して、記憶容量Ｃsのリーク電流による放
電を考慮すると、前述のように、低電源電圧の下
でのメモリ動作が困難となる。
線の電圧レベルであれば、書き込み電圧として
は、ワード線電圧レベル−MISFETQ20，Q21の
しきい値電圧となる。このため、書き込みレベル
が低下して、記憶容量Ｃsのリーク電流による放
電を考慮すると、前述のように、低電源電圧の下
でのメモリ動作が困難となる。
そこで、この実施例においては、メモリセルの
スイツチングMISFETのしきい値電圧による書
き込み電圧ロスを防止するため、遅延回路３とブ
ートストラツプ容量ＣB1を図けるものである。
スイツチングMISFETのしきい値電圧による書
き込み電圧ロスを防止するため、遅延回路３とブ
ートストラツプ容量ＣB1を図けるものである。
すなわち、遅延回路３により、ワードクロツク
Ｘwcより所定時間ｔdだけ遅れたタイミング信号
Ｘwc′を形成し、一端がワードクロツク発生回路
１の出力端子に接続されたブートストラツプ容量
ＣB1の他端に上記タイミング信号Ｘwc′を印加す
る。
Ｘwcより所定時間ｔdだけ遅れたタイミング信号
Ｘwc′を形成し、一端がワードクロツク発生回路
１の出力端子に接続されたブートストラツプ容量
ＣB1の他端に上記タイミング信号Ｘwc′を印加す
る。
これにより、第２図に示すように、アドレス情
報a0又は0の立ち上りで立ち上るワードクロツク
Ｘwcにより、この出力端の寄生容量ＣST及びブー
トストラツプ容量に充電がなされた後、タイミン
グ信号Ｘwc′の立ち上りで、ブートストラツプ容
量の他端が持ち上げられるため、ワードクロツク
の電圧レベルは、ΔＶだけ大きくなる。
報a0又は0の立ち上りで立ち上るワードクロツク
Ｘwcにより、この出力端の寄生容量ＣST及びブー
トストラツプ容量に充電がなされた後、タイミン
グ信号Ｘwc′の立ち上りで、ブートストラツプ容
量の他端が持ち上げられるため、ワードクロツク
の電圧レベルは、ΔＶだけ大きくなる。
この電圧ΔＶは、コンデンサＣST，ＣSIの容量
比によるチヤージ分割で定められ、次式(1)で求め
られる。
比によるチヤージ分割で定められ、次式(1)で求め
られる。
ΔＶ＝ＣＢＩ／ＣＳＴ＋ＣＳＩＶφ………(1)
ここで、Ｖφは、ワードクロツク及びタイミン
グ信号の電圧レベルである。
グ信号の電圧レベルである。
したがつて、Ｖφ＝4.5V、ＣST＝ＣBIとおく
とΔＶは、2.25Vととなり、このブートストラツ
プ効果により、このときのワードクロツクＸwcの
電圧レベルを6.75V程度に高くすることができ、
ワード線駆動MISFETが、そのブートストラツ
プ効果により、ドレイン電圧であるワードクロツ
ク電圧をそのままソース側に出力するから、メモ
リセルの書き込み／読み出しMISFETのゲート
電圧は、このMISFETを非飽和動作させるに足
る値でデイジツト線の電圧より高くなり、記憶容
量には電圧ロスなしでデイジツト線の電圧が伝え
られる。
とΔＶは、2.25Vととなり、このブートストラツ
プ効果により、このときのワードクロツクＸwcの
電圧レベルを6.75V程度に高くすることができ、
ワード線駆動MISFETが、そのブートストラツ
プ効果により、ドレイン電圧であるワードクロツ
ク電圧をそのままソース側に出力するから、メモ
リセルの書き込み／読み出しMISFETのゲート
電圧は、このMISFETを非飽和動作させるに足
る値でデイジツト線の電圧より高くなり、記憶容
量には電圧ロスなしでデイジツト線の電圧が伝え
られる。
上記遅延回路３は、ダイナミツクインバータ
Q24，Q25及びQ26，Q27を直列方式で接続したも
ので、この回路による遅延時間t8は、上記ワード
クロツクＸwcの立ち上りに要する時間に少なくと
も接定することが、ブートストラツプ効果を高め
る上で望ましい。このことは、前記動作説明より
容易に理解されよう。この時間設定は、上記イン
バータのMISFETのコンダクタンス等により調
整できる。
Q24，Q25及びQ26，Q27を直列方式で接続したも
ので、この回路による遅延時間t8は、上記ワード
クロツクＸwcの立ち上りに要する時間に少なくと
も接定することが、ブートストラツプ効果を高め
る上で望ましい。このことは、前記動作説明より
容易に理解されよう。この時間設定は、上記イン
バータのMISFETのコンダクタンス等により調
整できる。
以上説明した、この実施例回路によれば、遅延
回路３とコンデンサを付加するだけで、メモリセ
ルへの書き込みレベルを高めることができる。
回路３とコンデンサを付加するだけで、メモリセ
ルへの書き込みレベルを高めることができる。
そして、これに伴なつて、メモリ回路の電源電
圧を低くすることも可能となり、TTC回路との
接続が容易になることの他、消費電力の大幅な削
減が期待できる。
圧を低くすることも可能となり、TTC回路との
接続が容易になることの他、消費電力の大幅な削
減が期待できる。
この発明は、前記実施例に限定されず、種々の
実施形態を採ることができる。
実施形態を採ることができる。
ブートストラツプ容量ＣBIは、ワードクロツク
出力線における寄生容量に対して、大きくすれば
するほど、(1)式より明らかなように電圧を高める
ことができるが、反面、ワードクロツクの立ち上
りが遅くなるため、必要にして最小の値を選ぶこ
とが望ましい。
出力線における寄生容量に対して、大きくすれば
するほど、(1)式より明らかなように電圧を高める
ことができるが、反面、ワードクロツクの立ち上
りが遅くなるため、必要にして最小の値を選ぶこ
とが望ましい。
また、遅延回路３は、伝送ゲートMISFETを
用いるもの等、種々変形することができる。
用いるもの等、種々変形することができる。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図である。 １……ワードクロツク発生回路、２……行系ア
ドレスデコーダ、３……遅延回路、４〜４……
メモリセル。
第２図は、その動作波形図である。 １……ワードクロツク発生回路、２……行系ア
ドレスデコーダ、３……遅延回路、４〜４……
メモリセル。
Claims (1)
- 【特許請求の範囲】 １ デイジツト線と、 情報記憶手段と、上記デイジツト線に結合され
た第１電極と上記情報記憶手段に結合された第２
電極とを持つMISFETとを有するメモリセル
と、 基準電位点と所定電位点との間に結合され、少
なくとも上記MISFETの第１電極がドレインと
して働き、上記MISFETの第２電極がソースと
して働いている期間において、基準電位点と上記
MISFETのゲートとの間に、基準電位点と上記
デイジツト線との間の電位よりも絶対値的に高い
電位を供給する手段とを含むことを特徴とする
MISメモリ回路。 ２ 上記手段は、上記MISFETのゲートに供給
される信号を形成する信号発生回路と、形成され
た信号の電位を昇圧せしめるブートストラツプ回
路とを含むことを特徴とする特許請求の範囲第１
項記載のMISメモリ回路。 ３ 上記ブートストラツプ回路は、一対の電極を
有し、かつ一方の電極が上記MISFETのゲート
に結合される容量素子と、上記容量素子の他方の
電極に所定のタイミング信号を供給するタイミン
グ信号発生回路とを含み、上記タイミング信号の
電位は、上記容量素子に所定の電荷が蓄積された
後に、基準電位から所定電位へと変化されること
を特徴とする特許請求の範囲第２項記載のMISメ
モリ回路。 ４ 上記情報記憶手段は、容量素子によつて構成
されていることを特徴とする特許請求の範囲第１
項、第２項又は第３項記載のMISメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12751277A JPS5461429A (en) | 1977-10-26 | 1977-10-26 | Dynamic mis memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12751277A JPS5461429A (en) | 1977-10-26 | 1977-10-26 | Dynamic mis memory circuit |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152902A Division JPS60121594A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
| JP59152898A Division JPS60121591A (ja) | 1984-07-25 | 1984-07-25 | 半導体記憶装置 |
| JP59152901A Division JPS60121593A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
| JP59152899A Division JPS60121592A (ja) | 1984-07-25 | 1984-07-25 | Ｍｉｓメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5461429A JPS5461429A (en) | 1979-05-17 |
| JPS6122396B2 true JPS6122396B2 (ja) | 1986-05-31 |
Family
ID=14961825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12751277A Granted JPS5461429A (en) | 1977-10-26 | 1977-10-26 | Dynamic mis memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5461429A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712484A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Differential amplifier |
| JPS5782284A (en) * | 1980-11-07 | 1982-05-22 | Hitachi Ltd | Memory device |
| JPS5792485A (en) * | 1980-11-28 | 1982-06-09 | Mitsubishi Electric Corp | Memory |
| JPS57133589A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Semiconductor circuit |
| JPH0715792B2 (ja) * | 1982-08-02 | 1995-02-22 | 株式会社日立製作所 | ブートストラップ回路 |
| JPS5891595A (ja) * | 1982-11-15 | 1983-05-31 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPS63247990A (ja) * | 1987-10-21 | 1988-10-14 | Hitachi Ltd | 半導体装置 |
| JPH0713875B2 (ja) * | 1990-02-23 | 1995-02-15 | 株式会社日立製作所 | 半導体集積回路 |
| TWI501226B (zh) * | 2011-05-20 | 2015-09-21 | Semiconductor Energy Lab | 記憶體裝置及驅動記憶體裝置的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
-
1977
- 1977-10-26 JP JP12751277A patent/JPS5461429A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5461429A (en) | 1979-05-17 |
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