JPS63247990A

JPS63247990A - 半導体装置

Info

Publication number: JPS63247990A
Application number: JP62263785A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Ryoichi Hori; 堀　陵一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-21
Filing date: 1987-10-21
Publication date: 1988-10-14
Also published as: JPH0381235B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速、高Ｓ／Ｎでチップ面積の縮少可能な半
導体メモリに関するものである。

〔従来の技術〕

今後半導体メモリが高集積・大容量化されるにつれて、
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる。

しかし従来方式では不充分であったが、この従来例を、
ｌトランジスタＭＯＳメモリを例に説明する。

第１図は、ＸとＹデコーダ（ＸＤＥＣ。

ＹＤＥＣ）をほぼ同じ位置に配慮することによって、後
述するような、ＸＤＥＣとＹＤＥＣを分離した方式に比
べてデコーダ部の面積を減少させた例である。しかし欠
点としては、■センスアップの制御信号φｙ用の線が、
第２図に示すようにメモリアレー内を途中で直角に曲が
ること、この制御線の材料が、ワード線とデータ線の材
料と同じなので、この制御線の分だけ、実効的なメモリ
セル面積が大となる。したがってデコーダ面積は小にな
っても、メモリアレー面積が大となり、結果的にチップ
面積の縮少は望めない、■デコーダの制御が複雑で、誤
操作の原因となる。■電気的に平衡すべきデータ対線り
。＋ＤＯが空間的に離れている方式のセル（ｏｐｅｎ　
ｄａｔ、ａ　１ｉｎｅ　ａｒｒａＢｅｍｅｎｊあるいは
ｌ交点セルと称す）なので雑音が大きい。

ことなどがあげられる。

〔発明が解決しようとする問題点〕

第３図は上記欠点を解消するための方式である。

すなわち、ＹＤＥＣとＸＤＥＣを分離し、センスアンプ
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φアが出力し、これでＳＡの出力を制御し、共通の出力
線Ｉ１０．Ｉ１０に出力させ方式である。しかし本方式
の欠点は、■ＶＤＦＣ。

Ｔ１０線、ＳＡを、メモリアレーＭＡＩとＭＡ２゜ある
いはＭＡ３とＭＡ４の中点にレイアウトするので、レイ
アウト困難である上に、レイアウト上からみて、データ
対称り。、Ｄｏに容量の不平衡が生じ易くなりＸｔ音が
大きくなる。■データ線の容量を小にして、ＳＡ入力端
への読み出し信号を大にする目的で、１本のデータ線を
２　ｎ分割（本図ではｎ＝２）すると、ＹＤＥＣ，Ｔ１
０線。

ＳＡともｎ組必要となり、ｎが大になるほど面積が増大
する。■ｌ交点セルなので雑音が大きい、ことなどがあ
げられる。第４図は、ＳＡとＹＤＥＣを近接してレイア
ウトすることの困難さを解消するために、ＹＤＥＣをチ
ップの片端に配置した例である。しかし欠点としては、
■ＳＡの出力を制御するφヶ用の制御線ＹＣは、第５図
に示すように、データ線り。、Ｄｏと同じ配線機で形成
され、このＹＣがＭＡＩ図を走るので、ＭＡｌの面積が
その分だけ大きくなる。■本来なら、ＹＣには、ＳＡを
制御するだけの機能をもてばよいなら、ＭＡ２例は不要
である。しかしり。。

Ｄｏの電気的平衡を保つために、ＭＡ２例にも必要とな
る。したがってＭＡ２もＭＡＬと同様に面積が大となる
、■ｌ交点セルなので雑音が大きい、■Ｉ１０線が２対
必要である、などがあげられる。

第６図は他の従来例である。データ対線が近接してレイ
アウトされているメモリセル（ｆｏｌｄｅｄｄａｔａ　
１ｉｎｅ　ａｒｒａｒｇｅｍｅｎｔ、、あるいは２交点
セルと称す）なので一般に高Ｓ／Ｎであり、またＳＡを
ＶＤＦＣとＴ１０線とは無関係にＭＡＩとＭＡ２の片端
に配線できるので、レイアウトが容易である。しかし欠
点としては、データ線の容量を小にして、ＳＡ入力端へ
の読み出し信号を大にする目的で、１本のデータ線を２
ｎ分割（本例ではｎ＝２）すると、Ｔ１０線とＳＡはｎ
組、ＹＤＥＣは一組必要となり、ｎが大になるほど、す
なわち高集積化、大容量化されるほど面積が大となる。

第７図は他の従来例である。利点としては、２交点セル
のレイアウトだから、データ線を２分割し、ＭＯ８Ｔ　
ＱＯ９Ｑ１．ＱＯ２Ｑｔで選択すれば、その中点でセン
スできる。したがってメモリセルＭＣからのＳＡ入力端
への読み出し信号は。

データ線の容量が分割によって半分となるから。

従来方式（第６図）の２倍にできる。欠点としては、■
レイアウトは２交点セルだが、動作はｌ交点セルなので
雑音が大きい。■Ｉ１０線のとり出しが片側なので、Ｍ
ＡＩ列のメモリセルＭＣへの書き込み動作が、Ｔ１０線
からＱ、とＱ。ならびにＱｌとＱ。を介して行われるの
で低速である、■読み出し時に、増幅された信号が、Ｑ
、とＱ　ｙ　。

ならびにＱ。とＱｙを介して、Ｉｌｏ、Ｉｌｏに出力さ
れるので低速である。■２２交セルのレイアウトでは、
データ線ピッチが１交点セルのほぼ２倍なので、ＹＤＥ
ＣとＴ１０線をＭＡＩとＭＡ２の中点であるＳＡ部に配
置できない。したがって上記のように低速になる。（■
ｒ／○線をＭＡＩ例からもとり出そうとすると、上記の
低速の欠点は解決できる。しかしＴ１０線とＹＤＥＣの
分だけ面積が増大する。などである。尚木従来例はＩ　
Ｅ　Ｅ　Ｅ　　Ｊ　、　５ｏｌｉｄ　−５ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ。

Ｖｏｌ、ＳＣ−１５，Ｎｏ、５．　Ｏｃｔ、　　１９８
０゜Ｐ、８３１に記載されている。

第８図は従来の他の例で、詳細はｒｓｓｃｃ８１　　Ｔ
ｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、　Ｐ、８４に記載さ
れている。利点は、２交点セルなので、低雑音である上
に、データ線を２分割し、その中点でセンスできる６す
なわちＳＡ入力端への読み出し信号は従来方式（第６図
）の２倍にできる、ことである。

しかし欠点としては、■Ｉ１０線のとり出しが片側タカ
ラ、ＭＡＩに属するメモリセルＭＣへの書きこみ動作が
、ＱｙとＱ、とＱ。、ならびにＱｙとＱｌとＱｏを介し
て行われるので低速である、■読み出し時に、増幅され
た信号が、Ｑ工とＱｙならびにＱ、とＱｙを介して、Ｔ
１０線に出力されるので、読み出し動作が低速である、
■２２交セルでは、データ線ピッチが１交点セルの２倍
なので、ＹＤＥＣとＴ１０線をＭＡＩとＭＡ′、の中点
であるＳＡ部に配置できない、したがって上記のように
低速となる、■Ｉ１０線をＭＡＩ例からもとり出そうと
すると、上記の低速の欠点は解決できる。しかしＩ１０
線とＹＤＥＣ分だけ面積が増大する。などがあげられる
。

本発明は上述した従来例の欠点をとり除くものである。

〔問題点を解決するための手段〕

上記目的を達成する為に本発明では、メモリアレーを多
数のアレーに分割し、各アレーに屈する複数のデータ線
に共通な共通信号線を有し、上記データ線と共通信号線
を接続する手段を有し、該手段を制御する制御線を有す
るものである。

〔作用〕

本発明の構成により、大規模半導体集積回路の構成が、
容易になり、メモリアレー分割及び、共通信号線らによ
り、高速化が達成され、その制御を制御線によって行う
ので、装置設計の百由度が増大する。

Ｃ実施例〕以下実施例で具体的に説明する。

第９図は本発明の概念を示したものである。すなわち、
ワード線Ｗとデータ線ＤＬＪでマトリクスを構成してメ
モリアレーを形成するメモリにおいて、１本のデータ線
を図示するようにり。０゜Ｄｏ！、Ｄｏ２．Ｄ、３のよ
うに分割し１分割した各データ線の一部に、Ｙデコーダ
とＹドライバ（図中ではＹＤＥＣ）による出力制御信号
ＶＣ０で制御されるスイッチＳＷｏ　ｏ　、　ＳＷｏ　
ｓ　。

ＳＷｏ　２−　ＳＷｏ　ａを設け、他に属する分割され
たデータ線（たとえばＤｚｏ）と共通な共通入出力線Ｉ
１０　（０）、Ｉｌｏ　（１）、Ｉｌｏ　（２）。

Ｉｌｏ　（３）との間でデータの授受を行うようにした
ものである。こうすることによって、データ線が細分化
されるために、Ｘデコーダとワードドライバ（図中では
ＸＤＥＣの総称）で選択ワード線Ｗに現われたワード電
圧によってメモリセルＭＣからデータ線り。０に高速で
高出力電圧の読み出し信号が得られる。本方式では細分
化することによるチップ面積の増加は抑えられる。すな
わち従来例（第３図）のように各スイッチの部分にＹＤ
ＥＣをレイアウトする必要がなく、細分化されたデータ
線に共通なＹＤＥＣまでに合うからである。

さらに第９図で、ＹＣをＤＩＪと異なる製造工程で形成
すれば、立体配線が可能となるから、メモリアレーの面
積増加はない。たとえばワード線をポリＳｉあるいはＭ
ｏなどの全屈で、Ｄ、、の主要部を第１層目のＡＱで、
ＶＣを第２層目のＡＱで形成することも考えられる。あ
るいはワード線を第１層目のＡＱで、Ｉ）ｔ、ｉの主要
部をｐｏｌｙＳｉあるいは拡散層で形成し、ＹＣを第２
層目のＡＱで形成することも考えられる。これは第１０
゜１１の１トランジスタセルに示すようにメモリセル（
第１０図は２交点セル、第１１図は］交点セル）によっ
て異なるわけであるが、要するに立体配線を行えばよい
。

即ち、第１２図に示すｌ交点セルの場合の従来例（ａ）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ａ　）（ｂ　）に於て、本発明ではＹＣ（図
中破線）をワード線Ｗやデータ線りを設ける層とは別の
層に設けることにより、レイアウト上の問題やＶＣを設
けることによるセル面積増大の問題を解決したのである
。

更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＶＣを共有する例である。

第１４図は同じサブアレー内の隣接対線と共有した場合
で、（ｂ）は（ａ）のデータ線を２分割してＩｌｏを中
間に配置した例である。第１５図は。

異なるサブアレー内の対線とＹＣを共有したもので、（
ｂ）は上記同様にデータ対線をさらに２分割した例であ
る。

また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す。すなわち第１６図は、データ対線、Ｄ　ｉ　Ｊ　＋
　Ｄ　ｉ　Ｊと他のデータ対線ＤｉＪ’＋Ｄ、。′に共
通にＳΔを配置した例である。ＳΔを共通にＸＤＥＣで
制御されるゲートコントロールＧ　Ｃを介してＤｉ、）
、ＤｉＪあるいはＤｉＪ’＋ＤｉＪ’　に結線し、いず
れか一方の、選択されたメモリセルＭＣに属するＧＣを
ＯＮにすれば、ＭＣからの読み出し信号電圧は第８図同
様に充分得ら九る。その信号電圧は各ＳＡで増幅され、
この増幅された信号は、Ｙ　ＩＤ　Ｅ　Ｃで制御されて
出力されるＹＣによって制御される。たとえばＹＣ８が
選択された結果、ＹＣｏにパルス電圧が現われると、Ｙ
ｃｏによって制御されるＳＡの出力だけが各Ｔ１０．１
１１０　（０）、Ｉｌｏ　（１）、　・−・・に現われ
、さらにリード／ライトコントロール回路（ＲＷＣ）に
よって、アドレス信号Ａと書き込み読み出し制御信号Ｗ
Ｅに制御されたデータ出力Ｆ）。Ｌｌ　ｔがチップ外部
にとり出される。書き込みも同様に、チップ外部からの
データ人力Ｄｉが選択されたＴ１０線に入力されて１選
択されたＭＣに入力されることによって行われる。

第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φ２によって全ノード（Ｄｏ、　ｒ）
ｏ、ＣＤｏ、ＣＤｏ、Ｄｏ’　、Ｄｏ’など）が高電位
にプリチャージされた後、Ｘｌ）ＥＣによってワード線
Ｗが選択されてワードパルスφいが出力されると、それ
に接続される全ト］Ｃが選択されて、それに対応したデ
ータ線（たとえばＤ　ｏ　）に、ＭＣの記憶容量Ｃ９と
データ線の容量とで決定される微小信号電圧が出力され
る。同時にダミーセルＤＣからも、φＤＷをＯＮするこ
とによってＣＤｏに参照電圧が発生する。尚、ワード線
が選択される以前に、選択されるＭＣが属さないゲート
コントロールＧＣ’は、ＧＣＬ’はプリチャージ時の高
レベルから低レベルにすることによってＯＦ　Ｆとなり
、ＧＣはＯＮのままとなっている。したがって、Ｄｏ、
ＣＤｏにはＭＣからの情報に対応した信号電圧が、ＤＯ
，ＣＤｏには［）Ｃからの参照電圧が現われる。この参
照電圧は。

ＢＤにの容量か　　にばれているために、ＭＣの情報ｒＬ
　Ｉ　ＩＩ　　１１０　ＩＮに対応してり。、（”、Ｄ
。に現われる読み出し電圧の中間に設定されるから、セ
ンスアンプＳＡの入力端には、情報ビｇ　　ＩＩ　ＯＩ
Ｉに対応した微妙な変動電圧が常に現われることになる
。

その後に起動パルスψ８によ−）でＳＡを動作させで」
・記の差動電圧を増幅する。その後でＹデコーダＹＤＥ
Ｃで選択されたＹＣにφｙが出力され。

増幅された差動電圧は、スイッチＳＷを経でＴ１０線に
差動でとり出される。本回路の特長は。

（Ｄ第８図のようにＩ　／　Ｏ、Ｍのとり出しが片側で
はなく、ＭＡとＭΔ′の中間になっているので高速に読
み出し耳き込み動作ができる。■プリチャージ回路ＩＪ
　Ｃや、■）ＣがＭＡ、ＭＡ’　に共通化されているの
でそれだけ面積が小になる、ことである。

もちろんこれらの回路を共通にせずに従来のように名Ｍ
Ａ、ＭΔ′しご配置することもできる。尚第１８図は電
源゛市圧Ｖｅｃ＝５Ｖの例であり、φ２゜Ｇ（二：１１
．　Ｇ　Ｃ１，、’が７．５人、１７なの１よ、データ
線Ｄｏ、Ｄｏに同じ電圧がブリナヤージされるように、
充分高電圧を与えるためである。また、φ７゜φＤ　Ｗ
を７．５ｖにしているのは、ワード線をコンデンサで７
　、　！’５　Ｖに昇圧することによって、メモリセル
からの読み出１．電圧を高くとるため“て１ある。この
ための具体的回路はよく知られでいるので図中には省略
しである。またφ３．が７．５■なのは、ＣＩＴ）　、
　、　Ｃ１，）。からＩｌｏ、Ｔ１０に高速に（コ号が
とり出せるように、Ｌ）　Ｗ内のＭ　ＯＳ　Ｔ、’のμ
を高めるためである。φアを７．５■に昇圧する方式は
、本発明の方式に特有なものなので第１９〜２１図に具
体的に示した。すなわち従来は。

第６図のようなデ・−夕線１）。、Ｄ。から高速で工／
゛０線に信号をとり出す為に第１５図のような回路が用
いられている。本回路の欠点はＱｔとＱ５のゲート電圧
が、非選択の場合にフローティング状態になることであ
る。しかしたとえフローティングになっていても、この
ゲートからの引出線は短いために、結合電圧が現われて
Ｑｌ、、Ｑ、。

が非選択のはずなのにＯＮになることはない。しかし１
．この回路を本発明にそのまま使うわけにはいかない。

なぜならＶ　Ｃはメモリアレー内をかなり長く走る配線
になり結合電圧も増大するからである、そこで第２０．
２１図の回路を用いればよい。

す、とＱ２により非選択ＶＣは低インピーダンスでアー
ス電位になるので結合電圧はＶ　Ｃにほとんど現才）れ
ない。

’Ｓ’；２２図は、第１７ｉ′Ａにおいて、ＹＣとデー
タ対線り。、Ｄｏとの結合容量を等しく、ＤｏとＤｏの
容量を等しくして等価的に雑音を減少させるための一実
施例である。２交点セルの場合には、第１０図に示すよ
うに、ＶＣをり。、Ｄｏの中間にレイアウトしたとして
も、層が異なるために、製造工程でおこるマスクずれに
よってり。ｅＤＯの容量が異なってしまい、これが雑音
源にもなる。

そこでマスクずれがおきても、ＶＣを対線（ＯａｔＤｏ
）内のいずれか一方のデータ線に奇数回交叉させる（図
では１回交叉）ことによって、Ｄ　Ｏ＋Ｄ。ともにＣ８
十Ｃ０の容量を等しく分かつことができる。第２３図は
他の一実施例で、対線同志を奇数回交叉させた例である
。

第２４図は、第１６．１７図の実施例において。

ＳＷがＹＣだけで制御されるのに対して、ＶＣとＸＤＥ
、Ｃによって制御されるＩＯＣで制御される例である。

すなわち選択されたＸとＹの交点に存在するＳＷのみが
ＯＮとなるから第１６図の■／○（０）　、　　Ｉｌｏ
　（１，）などに任意に出力をとり出すことができる。

これは前もってｌ１０（０）、Ｉｌｏ　（１）をデコー
ドできることを意味するから、ＲＷＣに簡略化された回
路が採用できる。

第２５図は、第２４図を拡張することによって。

ＶＣを各データ対線対応ではなく、２組のデータ対線対
応に設けた例である。こうすることはよってＶＣの配線
本数が半分、すなわち配線ピッチはこれまでの実施例の
２倍に拡がるのでＩｉＩ造が容易となる。本回路の動作
は、第２４図と同様に。

ＴＯＣ（０）、ＩＯＣ（１）とｙｃとの一致が取れたＳ
ＷのみがＯＮとなるが、ここでは、ｌ０Ｃ（０）とｌ０
Ｃ（１）にＸ系アドレス信号の他にＹ系アドレス信号の
情報が含まれている点で異なる。すなわち、データ線り
。ＩＤＯの対が選ばれるときは、ＩＯＣ（０）データ線
Ｄ□、Ｄ、の対が選ばれるときは、ＩＯＣ（０）がｘ　
（ｙ）ＤＥＣによって選択される（通常は信号′″ビ′
が出力される）。なお、上に述べたＸ系、Ｙ系アドレス
信号とは、単純に平面的な２次点の配置におけるＸ、Ｙ
を意味するものであり、メモリの論理的なアドレスとは
区別されるべきものであることは言うまでもない。

なお、ここでは２組のデータ対線対応にＶＣを設けたが
、任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない。

第２６図は、上記と同様ＶＣの配線ピッチをたとえば２
倍に拡げる別の実施例であり、ここでは。

ｌ１０線を２組設け、ＣＩ−）Ｏ，ｅＤＯにはｌ１００
、Ｉｌｏ　　０．ＣＤＩ、ＣＤ１はｌ１０−１゜ｌ１０
−１をＳＷによって接続し、外部との受信授受を行なう
構成になっている。この２組の１１０線は、たとえば第
９図に述べたＲＷＣによってそのいずれかを選択して、
Ｄｉ　Ｄｏｕｔ、と接続するが、この他に、Ｄｉ　ｆｌ
ｏｕｔを複数本設は選択動作なしに、直接Ｄ　ｉ　、　
ｒ）ｏｕｔ、どの接続することも可能である。

本実施例によっても、第２５図と同様にＹＣの配線ピッ
チを拡げることができ、製造が容具になる。

さてこれまでの実施例は、第９．ＩＧ、１７図を基本と
してきたが、第１図に示すようにＸ、Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ、Ｙデコーダを共用した例
を示したが。

他の実施例においても同様に適用可能なことは３うまで
もない。

同図のＸＤＦ、Ｃ，Ｙ−１）ＥＣは第２８図に示すよう
に４時間帯を分けてＸデコーダの動作（Ａ）およびＹデ
コーダの動作（Ｂ）を行なう。ＷＤ。

Ｖ　Ｄによってこの出力φｘｙとφＸ、φｙの一致がと
られ、Ｗ、ＹＣの出力が形成される。また第２７図でＷ
Ｄ、ＶＤは弔なる論理積の記号で示しであるが、具体的
にはたとえば第２０図に示すような回路のように構成さ
れる。以上のように形成された。Ｗ、ＹＤは既に述べた
他の実施例と同じように、配置、配線がなされ、所定の
動作を行なう。

本実施例においても第１図の従来技術で指摘した問題点
のうち、■のデコーダの制御性に関する問題点は残るが
、ＷとＶＣと異なる層の導体で形成し、また２交点形の
メモリセルを用いることにより、■、■の問題点は解決
でき、実用価値が高くなる。

なお、第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数以内であることを仮定したためであり、場合によって
は６部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また、ＷＤとＹ　Ｉ）をｊｌ／Ｃ
置して設計することが占有面積の関係で困難な場合には
、ＹＤの回路を複数のデコーダ部に分配して設計するこ
とも可能である。

第２９図Ｈ３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して、１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である。第２９図のＸＤＥＣの配置について
述べる。通常の２交点セルはワード線は比軟的抵抗の高
い配線機（たとえば、ｐｏｌｙ　Ｓｊ）が使用されるの
で、そのワード線遅延時間が問題となる。そこでその時
間を極力小さく抑えるために、第１６図のように、ワー
ド線を分割しその中心にＸデコーダやドライバ（Ｘ、Ｄ
ＥＣと総称して図示しである）を配置したわ目である。

これに対し、■交点セルではワード線が抵抗の低いＡＱ
で形成されているために、ワード線を分割する必要はな
く、第２９図のようにＸ　ｒ）　Ｅ　Ｃは一端に配置で
き、ドライバも片側１個でよいために面積が小にできる
。したがって使用するメモリセルに応じてＸ　Ｄ　Ｅ　
Ｃの位にも適宜変えることができる。

次に以−Ｈの実施例を用いて実際にチップ設計する場合
に問題となる周辺回路の配置について１本発明と直接関
連する具体的実施例を述べる。

メモリＬＳＩは汎用性が重視されるために　ｌｉｊ：界
標準のＤ　Ｉ　Ｐ　（Ｄｕａｌ、　Ｉｎ　Ｉ、ｉｍｅ　
Ｐ　ａｃｈａｇｅ）が用いられる。このＩ）　ｒ　Ｐに
は細長いチップ形状のものほど収容しやすい。−古本発
明では、データ線を細分化することに特長がある。しか
しデータ線を細分化するほどデータ線方向、つまりＹＣ
方向は長くなる。そこでＶＣ方向をチップ長辺方向に一
致させるようにメモリセルを配置すれば。

Ｉ）　Ｉ　Ｐに収容しやすいメモリを設計できることに
なる。第１６，１７図を用いたこの場合のチップの概念
図を第３１図に示す。ここでＰＲＣＩ。

ＰＲＣ２はアドレス３７７７回路やその他の制御回路を
示す。

第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や＠電線をＹＣと同じ層を用い
で配置した例である。たとえばこの信号が周辺回路ＰＲ
（１，Ｐｌ、ＩＣ２間のやりとりだけに関係するｍ号と
すれば、メモリア１ノー内をメモリアレーの面積を大き
くすることなく走らせることができるから、チップ面積
の低減になる。

〔発明の効果〕

以」ユから明らかなように１本発明によれば、高速、高
４ＪＳ積メモリが実現できる。

【図面の簡単な説明】

第１図乃至第８図は、従来例を説明するための図、第９
図は、本発明を説明するための概念図。第１０図及び第１１図は、メモリセルを説明するための
図、第１２図（ａ）は、本発明の一実施例（同図（ｂ）
）を説明するための比較対照用従来例、第１３図乃至第
３２図は本発明の一実施例もしくは一実施例の要部を示
す図である。Ｓ　Ａ・・・センスアンプ、ＹＣ・・・制御線、ＭＡ・
・・メモリアレー、Ｗ・・・ワード線、Ｄ・・・データ
線。Ｍ　Ｃ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセル。第２図察４図＄、／　　　　　　　　　”’′−゛ □ｔ察５０ｃｉ）〜　　　　　　　　　　　９竿７１図Ａ−Ａ’＠句箒１２１￥１￥１ｊ図箒／４圓（ａ−２（−１，〕一＝二１察１３目 η 華／テ図早２２目案２３目第２ＩＡ区竿２６圀収ぐ不ｚｇ図一一一一一一→−と手　　続　　補　　正　　書昭和　年　月　　日

Claims

【特許請求の範囲】

記憶情報の入出力線を、独立に記憶情報を処理できる複
数のサブ線に分割し、該サブ線に共通なデコーダで制御
された第１の信号で、該サブ線の入出力記憶情報を制御
した半導体メモリ装置。